JPH024954B2

JPH024954B2 -

Info

Publication number: JPH024954B2
Application number: JP16915181A
Authority: JP
Inventors: Masanori Mizoguchi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-10-22
Filing date: 1981-10-22
Publication date: 1990-01-31
Also published as: JPS5870359A

Description

【発明の詳細な説明】本発明は情報処理装置において、一連の演算処
理をデータ駆動制御方式で行う場合に、同一デー
タ名を持つデータの入力順位を計数し、入力した
データのデータ名を入力順位を引数すると関数に
よつて求められるデータ名に変更し入力データと
共に出力するデータ流制御回路に関するものであ
る。

従来のデータ駆動制御方式は、演算処理回路に
入出力する各々のデータに、そのデタが処理され
るべき方法を示す信号、或はそのデータが処理さ
れるべき方法が格納されているメモリから処理方
法を読み出すための信号（以下この信号をデータ
名と呼ぶ）をつけ加えることにより、バスから演
算処理回路にデータが入力されたときにそのデー
タのデータ名に対応した処理を始め、演算終了時
点で新しいデータ名をデータに付加し、再びバス
に出力することの繰り返しで演算が進行してゆく
制御方式のことである。

第１図は演算処理グラフの一例である。例え
ば、乗算処理回路はａというデータ名のデータと
ｂというデータ名のデータについてバスからの入
力を受け、演算に必要なａとｂとの２つのデータ
がそろつた時点で演算を開始し、その結果をデー
タ名ｆとしてバスに出力するというように処理が
進むものとする。ここに示した第１図には上記の
他にｃとｄの乗算からｇを求める演算、ｅのSIN
関数値ｈの演算、ｇとｈの乗算からｉを求める演
算、ｆとｉの加算及び減算からｊとｈを求める演
算というようにいくつかの演算処理が含まれるも
のとしてあるが、これらの演算処理を実行する演
算処理回路は個々に専用するようにしてあつても
あるいはまた全ての演算処理もしくはそれらのう
ちの幾つかの演算処理を一つの回路で共通処理す
るようにしてあつても勿論構わない。ただし同一
の処理回路を用いる場合には、データ名は演算の
相手方の指定だけでなく、演算の種類の指定にも
用いるようにしておくことになる。以上がデータ
駆動制御の原理であるが、その特徴として次のも
のがあげられる。

(1) 演算はバスから処理回路への入力に同期して
開始され、演算に必要とする情報はすべてデー
タ名により与えられるので、演算を中央で集中
制御する必要がない。

(2) 複数の演算回路をバスに接続することによ
り、多重処理（並列処理、並行処理とも呼ばれ
る）を複雑な制御をせずに行なうことができ
る。この場合データ名に加えてデステイネーシ
ヨン．タグ（行先識別信号）を用いる方法があ
る。ここで、デステイネーシヨン・タグの原理
について第１図に関連づけて説明すると、例え
ばSIN関数出力データがデータ名ｈと共にデス
テイネーシヨン・タグとしてその行先である乗
算処理回路を指定する信号を持つということで
ある。デステイネーシヨン・タグによつて各演
算処理回路は自己への入力データであるか否か
を容易に判定でき、すべてのデータ名について
の情報を蓄えておく必要がなく、効率よくハー
ドウエア資源を利用することができる。さらに
デステイネーシヨン・タグの異なるデータに
は、同一のデータ名を付けても混乱は生じない
ので、データ名信号線の数が同じであれば、バ
ス上を流れるデータの種類を増すことができ
る。

(3) 固有のデータに対する処理が、データ名に対
して１対１に決定されるので、同一のデータ名
のデータには常に同じ処理が行われる。このた
め多量のデータに同一の処理を加えるような所
謂パイプライン処理に適していると称されてい
る。

さて、ここで問題となるのは上記(3)の特徴であ
る。すなわち個々のデータ名を処理とが１対１に
対応するので、処理途中に出現するデータをすべ
て識別する必要があるわけだが、論理的な処理グ
ラフ中に現われるデータ名の種類の総数が膨大に
なつてハードウエア的な上限を超えてしまう場合
が生ずるのである。ここにハードウエア的な上限
の目安とは、一応データ名信号線のビツト数を
ｎ、バスに接続された処理回路の数をＮとしたと
きに2ⁿ・Ｎ程度である。

上記システムの扱えるデータ名数の制御に対す
るこれまで周知の対応手法としては、(イ)、データ
名信号線の増設、(ロ)演算処理回路の増設というハ
ードウエア的な手法と、(ハ)処理グラフを分割して
部分的な処理の組み合せにするというソフトウエ
ア的な手法と、が考えられていた。(イ)，(ロ)はハー
ドウエア的な変更であるため原理は簡単で確実な
方法であるが、ハードウエア量が膨大となること
と、システムの一部のハードウエアを改造するこ
とは困難であることとの理由で実施は難しく実現
には至つていない。(ハ)の原理は処理グラフをいく
つかに分割し、部分処理グラフごとの処理を順に
時分割方式で行うものであり、ある部分処理を行
う期間をステージと呼ぶと、異なるステージ間の
データは同時に演算処理されることがなくいくつ
かのステージの処理グラフ中のデータに対して同
一データ名を多重に割り当てても制御は混乱しな
いということである。しかしながらこの考えを実
行しようとするステージとステージの合間に各処
理回路に対してデータ名ごとの処理方法の設定を
行う手間が必要となり、総合的な処理量は上記の
設定に必要な分増加し、全体の処理時間も長くな
るという欠点があつた。

一般的に多数のデータ名を必要とするためにデ
ータ名数が不足するような処理がいくつかある。
この問題を解決するにはその詳細を具体的に検討
する必要がある。例えば第２図に示したものもそ
うした場合の一例であり、処理回路の階層構成化
システムとの関連を示している。図中符号１〜７
で示したものはそれぞれ演算処理回路（プロセツ
サ）を示し、１０，１１は各レベルの共通バスを
示している。この場合子プロセツサQ_A，Q_B，Q_C
へのデータがすべて親プロセツサP_Cを通過する
場合、バス１０はバス１１の少なくとも３倍のデ
ータ名が使用可能でなければならず、さもなけれ
ば従来技術としてすでに述べた(ハ)の方法により各
子プロセツサごとの処理に分割しなければならな
い。しかしシステムを設計する立場からはバス構
成はシステムとしては共通化する方が望ましく、
場所毎にバスの容量を変更することはやりたくな
いわけである。しかしもし何らかの方法で親プロ
セツサの所で子プロセツサに対するデータの振り
分けを行うことができれば、バス構成は共通化し
たままこの問題は解決できることになる。本発明
はこの何らかの方法に対する現実的な解答であ
る。

第３図はまた、第２図とは別の問題列を説明す
るためのものであり、繰り返しループによりメモ
リに蓄えられた４つの値ｍ(1)，ｍ(2)，ｍ(3)，ｍ(4)
の総和をとる処理フローを示している。この例で
は加算に対するデータ名はメモリ出力のデータ名
ｍとそれまでの累積値のデータ名ｎしか定義され
ておらずMEMORY出力の４つの値に対して多
重定義となつてしまう。このためメモリの読み出
しとループ回数の制御とにｉというデータ名のデ
ータを導入し、メモリ読み出しアドレスの更新と
加算回数との同期をとり４つのステージに分割し
ている。ここで前記４つの値を読み出す処理と総
和をとる処理が分離できる場合、例えば前記４つ
の値が同時に読み出すことができる場合には、第
４図に示す処理グラフにより順次的な加算によら
ず、各データに異なつたデータ名「０，１，２，
３」を与えることで並列演算可能な処理グラフと
することができる。しかしながら処理グラフ中に
出現するデータ名は増加している。すなわち加算
処理回路への入力データは第３図の場合はメモリ
出力のｍとそれまでの累積値ｎとの１組であつた
が、第４図では「０と１」，「２と３」，「４と５」
の３組にふえている。ところで４つの値の総和を
とる過程では３組の加算が必要で３つの演算結果
データが生ずるので、もし何らかの方法で３回目
の加算出力を最終結果として取り出すことができ
れば、それ以外の加算出力は再び加算入力に振り
分けるということが可能となり、加算処理のデー
タ名は１組で済みこの使用データ名数の増加とい
う問題は解決する。本発明はこの何らかの方法に
対する現実的な解答である。

本発明の目的はハードウエアの増設を最小限に
おさえ、また処理グラフの分割という手法の利用
を最小限におさえて、取り扱えるデータ名数を増
すことにある。この目的を達成するため、本発明
は入力側データバスから入力されるデータを、前
記データ中のデータ名が同一であるデータごとに
その入力数を計数する計数部と、前記各データ名
に対して設定するパラメータ値を記憶する記憶部
と、前記計数部で計数した入力数の値と前記パラ
メータ値とを比較し前記パラメータに従い前記計
数部の単位増加値と演算信号とを出力する比較部
と、を備え、前記データ名ごとの入力順位をｋ
（ｋ＝０，１，２，…）、前記入力側データバスか
ら入力される入力データ名をＩ、出力データ名を
O_kとして、前記パラメータ値との加減乗除算と
法（モジユラス）を用いる演算と切り捨てあるい
は切り上げの丸め演算とを含み入力順位の値と出
力データ名との対応を規定する１価周期関数F_Iと
により表わされる式 O_k＝F_I(k) （ただしF_I（ｋ＋N_I）＝F_I(k)、ここにN_Iは前記パ
ラメータ値により決定される定数）に従つて前記入力データ名Ｉを前記出力データ
名O_kに変更してデータと共に出力するようにし
たものである。以下に実施例について詳細に説明
する。

まず前記入力順位の値と出力データ名との対応
を表す１価周期関数については、前記の一般的に
データ名数が不足する場合の検討から有効である
と考えられる４つのモードに分類した。また唯一
の回路構成で上記４つのモードのどのモードの動
作も処理できる構成とした。上記の４つのモード
に対する１価周期関数を以下に示す。

モード０ F_I(k)＝Ｉ＋ｋｐモード１ F_I(k)＝１＋［ｋ／ｑ］ｐモード２ F_I(k)＝Ｉ＋｛ｋ（ｐ・ｑ＋１）｝
ｐ但しｋ（ｐ・ｑ＋１）≠ｐ・
ｑ） F_I(k)＝Ｉ＋ｐ（但しＫ（ｐ・ｑ＋１）＝ｐ・
ｑ）モード３ F_I(k)＝Ｉ＋［｛ｋ（ｐ・ｑ＋
１）｝／ｑ］（但しｋ（ｐ・ｑ＋１）≠ｐ・
ｑ） F_I(k)＝Ｉ＋ｐ（但しｋ（ｐ・ｑ＋１）＝
ｐ・ｑ）ただし上記数式中［α］はαを超えない最大の
整数を示し、αβはモジユラスβでαと合同な
βを超えない最大の整数を示す。またｐ・ｑは前
記パラメータ値である。

上記４つのモードについてその適用例を用いて
説明する。

モード０の動作を利用する処理グラフの一例を
第５図に示す。データ流制御回路（以下簡単のた
めフローコントローラとも呼ぶ）は図中FC（フロ
ーコントローラFLOK CONTROLLERの略）で
示されている。各R_iは演算処理回路を示してい
る。本発明によるデータ流制御回路においては、
異なる処理を行うデータであつて、演算処理回路
群R₁，R₂，…，R_Nへの入力データ名としてデー
タ名をＮ＋１種類使うことができない場合に、同
一データ名たとえば「０」で入力してしまつてよ
く、名データは自動的に到着順にデータ名をたと
えば「０，１，２，…，Ｎ」と変更して出力す
る。この際第５図に示すようにデータ名の変更だ
けでなく、デステイネーシヨン・タグの変更も含
めた分流制御を行う必要があれば、データ名とデ
ステイネーシヨンタグに関して例えばデータ名か
らデステイネーシヨン・タグを読み出すテーブル
メモリを加えた構成を備えることにより自動化し
える。

モード１の動作を利用する処理グラフの一例を
第６図に示す。本発明であるデータ流制御回路へ
の入力は同一データ名たとえば「０」であるが、
データの到着順にデータ名をたとえば「１，１，
１，…，２，２，２，…，Ｎ，Ｎ，…」のように
あらかじめ設定したパラメータ値に従つていくつ
かの連続したデータ群ごとにデータ名を変更して
出力すものである。

モード０、モード１は、第２図に示したような
階層的なシステム構成において子プロセツサへの
データの分配等に有効である。

次にモード２、モード３は、モード０、モード
１のそれぞれの分流動作に加えて最後に余分な１
データを分流する動作をとり入れたものである。

モード２の動作を利用する処理グラフの一例を
第７図に示す。

これは第４図の処理グラフにデータ流制御回路
を導入して、加算処理の入力データ名を第４図の
「０と１」，「２と３」，「３と４」の３組から「０
と１」の１組にしたものである。データ流制御回
路への入力データ名はすべて同一のデータ名でた
とえば「０」であるが、第１番から第６番までは
モード０と同じ動作で加算回路へたとえば「０，
１，０，１，０，１」と分流し、第７番目の入力
は演算終了結果として、データ名たとえば「２」
に変更して分岐させている。これは第７図を第８
図のように展開した処理グラフに表現すると理解
しやすい。

モード３は、モード１の分流にモード２と同様
な最終データ名の分岐をつけ加えたものである。
第９図にその処理グラフの一例を示す。ここで
G₁，G₂，G₃は処理プロセツサであり、たとえば
各データ名「０」，「１」，「２」に対する演算処理
を行うものとする。本発明のデータ流制御回路に
よりたとえば入力データ名は「０」、出力データ
名は「０，０，０，１，１，１，２，２，２」と
いう同じデータ数の３群に分流されるが、さらに
最後の１つの入力データをデータ名「３」に変更
するものである。モード３を用いればモード１の
分流動作に加えてある一連のデータ群のすべてが
到着したという情報をあらかじめ最終データ判別
用のデータをデータ群の最後につけ加えておき、
それをデータ流制御回路でとり出すことにより利
用できる。

以上まとめると、モード０とモード１は子プロ
セツサ群へのデータの分流に有効なものとして、
モード２はループ処理の終了判定に有効なものと
して、モード３は一連の分割処理のステージ間に
おいて、あるステージの終了を判定して次のステ
ージへ移るための制御を容易にするのに有効なモ
ードである。

本発明の１実施例についての構成を第１０図の
ブロツク図を用いて説明する。この実施例ではモ
ード０からモード３までを唯一の回路構成で実現
するため、データ名ごとに指定したモードとなる
ように、データ流制御回路への入力数の計数方式
を制御する構成をとつている。以下詳細に説明す
る。入力バス１００１から入力ラツチ１００に入
力されたデータは、データ信号１００３とデータ
名信号１００２に分かれる。設定値テーブルメモ
リ１０１は、データ名信号１００２によりモード
信号１００４および計数方式の制御に必要な２つ
の設定パラメータ値１００５，１００６を出力す
る。計数値メモリ１０２は各データ名ごとにそれ
までの到着数を２種類の計数値として保持してお
り、この２つの計数値を１００７，１００８に出
力する。さらに計数値ラツチ１０３を経た計数値
１００９，１０１０は前記設定パラメータ値１０
０５，１００６と比較回路１０４，１０５により
比較されると同時に、計数の更新のために算術論
理演算回路（Arithmetic Logic Unit略して
ALU）１０７，１０８にも入力される。比較回
路出力１０１１，１０１２はモード信号１００４
と共にPLA（Programable Logic Arrayの略、
例えばシグネテイクス社製82S100等が使用可）
１０６に入力される。PLA１０６は計数の更新
を行うALU１０７，１０８への更新増分値１０
１３，１０１５及び演算信号（フアンクシヨンコ
ード）１０１４，１０１６を出力する。ALU１
０７，１０８の更新計数値１０１７，１０１８は
再び計数値メモリ１０２に書き込まれるが、計数
値ラツチ１０３はこの際にメモリ書込動作による
メモリ出力の変化が書込データに影響しないよう
にするためのものである。一方変更出力データ名
信号１０１９は計数値１００９とデータ名信号１
００２とを加算回路１０９で加算して得られ、デ
ータ信号１００３とともに出力ラツチ１１０に入
力する。そしてこの変更したデータ名をもつデー
タを出力バス１０２０に出力することで１つの入
力データに対する処理が終了する。

本発明の基本構成は第１０図に基いた説明で網
羅されているが、バスからの入力部も含めてデー
タ駆動型の情報処理装置内において効果的な実施
例について更に詳しく説明する。

第１１図はシステムのバスがリング状バスのと
きの入出力バスインターフエースの構成ブロツク
図を示している。入力バス２００１Ａからデステ
イネーシヨン・タグ２００４を入力する入出力コ
ントロール部２５２は、リングバス入力ラツチ２
５１へのデータ信号２００２とデータ名信号２０
０３との入力制御信号２００５を出力する。また
入出力コントロール部２５２のもう１つの役割
は、リングバス２００１Ａからのデータと、出力
FIFO（First―in First―out serieal memoryの
略）２５７に蓄えられた出力待ちデータ２０１５
と、に対して何らかの優先順位を設定した上でリ
ングバスラツチ２５９への入力信号２０１６とし
てどちらをマルチプレクサ２５８で選択してリン
グバス２００１Ｂに出力をするか決定する制御信
号２００６も出力している。

さて前記の動作で入力ラツチ２５１に入力した
データのうち、データ名信号線２００７は内部デ
ータ名変換テーブルメモリ２５３に送られて内部
データ名と演算パラメータを読み出し２００９と
なつて出力され、データ信号２００８と共に演算
処理回路２６０への出力バツフアラツチ２５４に
入力する。本発明のデータ流制御回路はこの場合
演算処理回路２６０位置に接続されバスインター
フエースの出力バス２０１０からデータを入力す
ることになる。また演算処理回路２６０から戻さ
れるデータ及び内部データ名信号の２０１１は入
力バツフアラツチ２５５を経て、内部データ名信
号２０１２の方は出力データ名変換テーブルメモ
リ２５６に送られて対応する出力データ名とデス
テイネーシヨン・タグを読み出し、その読み出し
結果２０１４を出力FIFO２５７に送り、一方デ
ータ信号２０１３は直接出力FIFO２５７に送り
込む。

次に前記第１１図のバスインターフエースに接
続するのに好適な本発明の実施例の具体的構成を
第１２図に示す。第１２図における符号のつけ方
は第１０図の基本構成の説明に用いた符号と下２
桁が等しいもの同士が１対１に対応しているの
で、その部分についての説明は省略する。第１２
図においてはモード信号１１０４はデータ名信号
１１０２、データ信号１１０３と共に入力バス１
１０１から入力されるようになつている。

次に第１２図に関連づけてモード毎の計数方式
について詳しく説明する。２つの設定値出力１１
０５，１１０６の値がそれぞれｌ，ｋであると
し、データ名ごとのそれまでの入力数を示す２つ
の計数値出力１１０９，１１１０の値をそれぞれ
ｉ，ｊ（その初期値はともに零）とし、PLA２０
６の出力信号のうちALU２０７，２０８への更
新増分信号３１３，３１５の値をそれぞれ△ｘ，
△ｙとし、ALUの算術信号（フアンクシヨンコ
ード）を３１４，３１６の値をF_x，F_yとすれば、
たとえばPLA２０６のプログラムとしては第１
３図のようにすればよい。例えばモード０ではま
ず計数値ｉの数がデータ到着ごとに１ずつ増加
し、ｌ＋１個到着ごとにｉは零にクリアされ、計
数値ｊが１だけ増加するような計数方式となる。
また（ｌ＋１）×（ｋ＋１）番目のデータ入力では
計数値ｉ，ｊはともに零にクリアされて初期の状
態に戻ることになる。また例えばモード１では計
数値ｊの数が到着ごとに１ずつ計数され、計数値
ｉは（ｋ＋１）個の到着ごとに１ずつ計数され
る。モード２ではモード０の周期の最後にｉの計
数を１回多く行い、モード３でもモード１の周期
の最後にｉの計数を１回多く行うようしている。

第１２図で説明したデータ流制御回路を第１１
図のバスインターフエースに適用した場合には、
次に述べる組み合わせによる効果が得られる。す
なわちデータ流制御回路へ入力するデータ名はシ
ステムのリングバスから入力したデータ名そのも
のではなく、第１１図中の内部データ名変換テー
ブルメモリ２５３によつて内部データ名に変換
し、さらにリングバスへの出力時にはもう一度第
１１図中の出力データ名変換テーブルメモリ２５
６によつてデータ名を変換する為、リングバスか
らの入力データ名とリングバスへの出力データ名
との対応に柔軟性を持たせることができる。例え
ばリングバス上では異なるデータ名のデータを同
じ内部データ名としたり、出力データ名を内部デ
ータ名の連続値の系列から任意の系列に変換する
ことができる。さらに出力データ名変換テーブル
メモリでデステイネーシヨン・タグをも読み出す
のでデステイネーシヨン・タグも任意に変更でき
る。

次に第１４図はメモリ素子あるいは計数部の演
算素子の動作速度が遅い場合にパイプライン構成
にすることで速度性能の低下を避けるようにした
１つの具体的実施例を示している。図中の符号で
下２桁が第１０図と等しいものは対応関係にあ
る。この場合には計数値メモリ３０２の読み出し
と書き込みとがパイプラインの１ステージ内には
いらないので、読み出しと書込みを２ステージに
またがらせることにする。しかしそれでは連続し
て同一のデータ名のデータを入力した時の更新値
の読み出しが間に合わない。そこで入力データ名
信号１２０２とラツチ３１１に保持した１ステー
ジ前の入力データ名信号１３０２との比較を比較
回路３１４によつて行い、同一データ名が続いて
いるか否かの一致信号１２２１、それをラツチ３
１５によりパイプラインステージと同期させたセ
レクト信号１２２２によつてマルチプレクサ３１
７の入力切換を行い、計数値メモリを経由せずに
更新計数値１３１７，１３１８をバイパスさせて
計数値ラツチ３０３に入力する構成とした。ここ
にデータ保持に用いるラツチ３１２と設定値ラツ
チ３１３とはパイプラインステージの同期をとる
ためのものであり、マルチプレクサ３１６は時分
割で計数値メモリ３０２への入力データ名信号１
２０２と次のパイプラインステージでの更新計数
値書込用の１パイプラインステージ遅れの入力デ
ータ名信号１３０２との選択とを行つている。ま
た計数更新値ラツチ３１８は更新計数値１４１
７，１４１８を次のパイプラインステージでの計
数値メモリ３０２への書込タイミングまで保持す
るためのものである。

更に他の具体的実施例を第１５図，第１６図を
用いて説明する。

第１５図は時分割共通バス方式を用いた時のバ
スインターフエース部の１つの実施例を示してい
る。信号線３００１は時分割制御信号である。デ
ステイネーシヨン・タグ３００４を入力し、バス
入出力制御回路５５７は入力するデータか否かを
判定して、入力制御信号３００５を出力し、デー
タ信号とデータ名信号を３００３から入力バスラ
ツチ５５０に入力する。この入力データ信号とデ
ータ名信号からなる入力バスラツチ５５０の出力
３００７は入力FIFO５５１に送られる。一方バ
ツフアラツチ５５３は演算処理回路５５８から戻
されるデータ信号、デステイネーシヨン・タグ、
データ名信号からなる３０１０を入力し、デステ
イーシヨン・タグ３０１１を出力判定制御回路５
５４に送る。出力判定制御回路５５４は戻された
データを再び演算処理回路５５８にマルチプレク
サ５５２を経て送るべきか、出力FIFO５５５に
送るべきかを判定し、出力制御信号３０１４及び
入力制御信号３０１３を出力する。共通バスに出
力するデータ信号は３０１２により出力FIFO５
５５に送られる。そしてバス入出力制御回路５５
７は出力FIFO５５５のデータ蓄積状態信号３０
１６を入力して、出力バスラツチ５５６にデータ
を受けとり共通バス３００２に出力するか否かを
バスの空き状態を監視しながら判定し、出力制御
信号３００６を出力する。

次に第１６図は前記第１５図のバスインタフエ
ースと組み合せるのに好適な本発明データ流制御
回路の一つの実施例を示している。図中の符号の
うち第１０図の符号と下２桁が等しいものは対応
関係にある。テーブルメモリ５２１は入力したデ
ータ名信号１５２４から内部データ名信号１５０
２への変換とモード信号１５０４の読み出しとに
使用し、またテーブルメモリ５２２は出力データ
名信号１５２５とデステイネーシヨン・タグ１５
２６とを読み出すのに使用する。

本発明によればデータ駆動制御方式の情報処理
装置において問題となる使用可能なデータ名数の
不足に対し、データの到着順位を利用してデータ
の識別を行い、データ名の多重定義時においても
制御が可能となる。

【図面の簡単な説明】

第１図はデータ処理グラフの一例であり、ａ〜
ｋはデータ名を示す。第２図はデータ処理システ
ムが、いくつかの演算処理回路P_A，P_B，P_C，P_D，
Q_A，Q_B，Q_Cにより階層的に構成されていること
を示す。第３図はループ処理の処理グラフであ
る。第４図はループ処理をデータ駆動方式で並列
処理可能な形に展開した処理グラフである。第５
図，第６図，第９図の各図はデータ流制御回路を
用いててデータ流を分流する処理グラフを示して
いる。第７図は第４図の処理グラフにデータ流制
御回路を導入して使用データ名数を減らした処理
グラフである。第８図は第７図を展開した処理グ
ラフである。第１０図は本発明データ流制御回路
の一実施例のブロツク構成図である。第１１図は
リングバスインターフエースブロツク図である。
第１２図，第１４図は第１１図のリングバスイン
ターフエースに好適な本発明の一実施例のブロツ
ク図である。第１３図は第１０図，第１２図，第
１４図，第１６図中のPLAのプログラムの一例
を示す図である。第１５図は時分割バスインター
フエースブロツク図である。第１６図は第１５図
のバスインターフエースに好適な本発明の一実施
例のブロツク図である。第１０図，第１２図，第
１４図，第１６図において、１００，２００，３
００，５２０は入力ラツチ、１０１，２０１，３
０１，５０１は設定値テーブルメモリ、１０２，
２０２，３０２，５０２は計数値メモリ、１０
３，２０３，３０３，５０３は計数値ラツチ、１
０４，１０５，２０４，２０５，３０４，３０
５，５０５，５０６は比較回路、１０７，１０
８，２０７，２０８，３０７，３０８，５０７，
５０８はALU、１０６，２０６，３０６，５０
６はPLA、１０９，２０９，３０９，５０９は
加算回路、１１０，２１０，３１０，５２３は出
力ラツチを示し、１００１，１１０１，１２０
１，１５０１は入力バス信号、１００２，１１０
２，１２０２，１３０２，１５０２はデータ名信
号、１００３，１１０３，１２０３，１３０３，
１５０３はデータ信号、１００４，１１０４，１
２０４，１３０４，１５０４はモード信号、１０
０５，１００６，１１０５，１１０６，１２０
５，１２０６，１３０５，１３０６，１５０５，
１５０６は設定値、１００７，１００８，１１０
７，１１０８，１２０７，１３０７，１２０８，
１３０８，１５０７，１５０８及び１００９，１
０１０，１１０９，１１１０，１３０９，１３１
０，１５０９，１５１０、は計数値メモリ出力及
び計数値ラツチ出力、１０１３，１０１５，１１
１３，１１１５，１３１３，１３１５，１５１
３，１５１６はALUへの計数増分、１０１４，
１０１６，１１１４，１１１６，１３１４，１３
１６，１５１４，１５１６はALUの演算信号、
１０１１，１０１２，１１１１，１１１２，１３
１１，１３１２，１５１１，１５１２は比較結果
信号、１０１９，１１１９，１３１９，１５１９
は変更データ名信号、１０２０，１１２０，１２
２０，１５２７は出力バス信号、をそれぞれ示し
ている。

Claims

【特許請求の範囲】１入力側データバスから入力されるデータを、
前記データ中のデータ名が同一であるデータごと
にその入力数を計数する計数部と、前記各データ
名に対して設定するパラメータ値を記憶する記憶
部と、前記計数部で計数した入力数の値と前記パ
ラメータ値とを比較し前記パラメータ値に従い前
記計数部の単位増加値と演算信号とを出力する比
較部と、を備え、前記同一データ名ごとの入力順
位をｋ（ｋ＝０，１，２，…）、前記入力側データ
バスから入力される入力データ名をＩ、出力デー
タ名をOkとして、前記パラメータ値との加減乗
除算と法（モジユラス）を用いる演算と切り捨て
あるいは切り上げの丸め演算とを含み入力順位の
値と出力データ名との対応を規定する１価周期関
数F_Iと、により表わされる式 O_k＝F_I(k) （ただし、F_I（ｋ＋N_I）＝F_I(k)、ここにN_Iは前
記パラメータ値により決定される定数）に従つて前記入力データ名Ｉを前記出力データ
名O_kに変更してデータと共に出力するようにし
たことを特徴とするデータ流制御回路。