SU613401A1 - Запоминающее устройство - Google Patents
Запоминающее устройствоInfo
- Publication number
- SU613401A1 SU613401A1 SU762379679A SU2379679A SU613401A1 SU 613401 A1 SU613401 A1 SU 613401A1 SU 762379679 A SU762379679 A SU 762379679A SU 2379679 A SU2379679 A SU 2379679A SU 613401 A1 SU613401 A1 SU 613401A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- address
- register
- inputs
- memory
- block
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Logic Circuits (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО лиза, дешифратор 22, имеющий вход 23, третий 24, четвертый 25, п тый 26 и шестой 27 входы устройства. Входы 0лока 21 подключены соответственно к выходу дешифратора 22 и входу 16 устройства , а его выходы - к одним из входов элементов И-НЕ 17-20. Первые, вторые и третьи выходы регистра 2 соединены соответственно с входами регистра 7 и дешифратора 22 и другими входами элементов И- НЕ 17-20. Входы коммутаторов 8-12 нодключены соответственно к выходам элементов И-НЕ 17-20, четвертым выходам регистра 2, выходам регистра 7, шифратора 13 и блока 14, входам 24 и 25 устройства. Выхо-15 ды коммутаторов 8-12 соединены с адресньши входами блока 1 пам ти, входы 26 и 27 устройства подключены к входам шифратора Блок 21 анализа (фиг. 2) содержит эле- 20 менты И-НЕ 28, первые входы которых соединены с выходами дешифратора 22, другие .входы подключены к входу 16 устройства, а выходы соединены с шинами анализов 29-32. Кажда из шин анализов подключе- 25 на к одному из входов элементов И-НЕ 17-20 соответственно. Устройство работает следующим образом. Информаци считываетс из блока 1 пам ти на регистр 2. Часть разр дов регистра зо 2 отведена под задание адреса следующей чейки блока 1 пам ти (поле 4 следующего адреса). Адрес следующей чейки пам ти поступает на коммутаторы 8-12 и через них на адресные входы блока пам ти. Следую- з5 ща чейка блока пам ти будет выбрана по адресу, заданному в предыдущей чейке. Таким образом осуществл етс выборка микропрограммы при использовании данного запоминающего устройства дл микропрограм-40 много управлени . Задание начального адреса последовательности чеек может быть осуществлено с нескольких направлений. При нажатии кнопки на пульте (на фиг. 1 н 2 не показан) сигнал через вход 26 поступает на щифратор 13. Последний вырабатывает адрес начала микропрограммы , который через коммутаторы 8- 12 поступает на адресные входы блока пам ти . Начинает выбиратьс последовательность JQ чеек, выполн ющих заданное с пульта действие (пультовую микропрограмму). Если устройство выполн ет команды системы команд, то начальный адрес последовательности чеек определ ет код команды. 55 При работе устройства код команды загружаетс по входу 15 на блок 14. По завершении предыдущей команды по сигналу из блока 14 начальный адрес микропрограммы данной команды, который может быть численно равен коду команды, подаетс через коммутаторы 8-12 на адресные входы блока 1 пам ти . Начинает выбиратьс последовательность чеек, определ юща действи дл выполнени данной команды. 5 10 45 50 65 Последовательность выборки чеек может быть изменена дл прерывани действий по выполнению команд. Возникает необходимость срочно прервать нормальное течение микропрограммы при различных программных ошибках, таких, как нарушение заш,иты пам ти, обраш,ение по несуш ,ествующему адресу, неверное задание адресов команд и т. д. Сигнал прерывани по входу 27 поступает на шифратор 13. Последний в зависимости от характера прерывани вырабатывает тот или иной адрес, который определ ет микропрограмму обработки соответствующей ситуации. Адрес передаетс на коммутаторы 8-12 и по сигналу из шифратора 13, поступающему на входы коммутаторов 8-12, он принимаетс на блок 1 пам ти . При этом поступление прочих адресов через коммутаторы блокируетс . При необходимости вызвать какую-либо чейку блока -пам ти вручную с пульта управлени ее адрес, набранный на клавиатуре пульта, к входу 24 подаетс одновременно с управл ющим сигналом на коммутаторы 8- 12. Нужна чейка вызываетс из блока пам ти . Другой вход 25 устройства служит дл управлени работой запоминающего устройства извне, например от другого запоминающего устройства.-Дл диагностики неисправностей другое запоминающее устройство подает через вход 25 устройства адреса микрокоманд дл активизации тех или иных цепей объекта управлени . Последовательность чеек блока пам ти может представл ть собой какую-либо подпрограмму , к которой обращаетс р д программ . При этом вход в данную подпрограмму определ етс адресом ее начала и может быть указан в программе, а адрес выхода из подпрограммы в каждом конкретном случае разный и определ етс видом программы, Следовательно при входе в подпрограмму необходимо заранее задать адрес выхода. В устройстве возврат осуществл етс следующим образом: перед входом в подпрограмму на регистр 7 с регистра 2, а именно с части его разр дов, называемых полем 3 констант, загружаетс адрес возврата. Кажда подпрограмма в последней своей чейке содержит приказ приема адреса с регистра 7. Адрес с регистра 7 через коммутаторы 8- 12 поступает на блок пам ти дл продолжени программы. Адрес перехода может быть использован вместе с аппаратурой ветвлени . котора описана ниже. При выполнении какой-либо микропрограммы часто возникает необходимость произвести ветвление в зависимости от выполнени или невыполнени р да условий. При этом может быть ветвление на 2, 4, 8 и т. д. направлений. В каждом конкретном случае провер етс свой набор условий. И хот число таких проверок достаточно велико и уелоВИЯ разнообразны, набор условий, провер емых одновременно, ограничен.
При вынолнении ветвлений устройство работает следующим образом: так называемый базовый адрес задаетс из регистра 2 полем 4 следующего адреса и поступает на все коммутаторы 8-12. Номер провер емого набора условий задаетс частью разр дов регистра 2 (полем 6 анализов) и дешифрируетс на дешифраторе 22. Все возможные провер емые услови по входу 16 подключены к блоку 21. (Работа блока по сн етс фиг. 2). По сигналу дещифратора 22 возбуждаетс одна из линеек элементов И-НЕ 28, соответствующа номеру анализа. На другие входы указанных элементов подаютс провер емые услови .
На выходах элементов И-НЕ 28 оказываетс логический «О или «1 в зависимости от выполнени или невыполнени провер емого услови . На шины 29-32 анализа принимаетс код, соответствующий состо нию провер емых условий на момент анализа. Таким образом, на шинах 29-32 анализа возможно 2 комбинаций, где. п - число щин анализа. В линейку объедин ютс те услови , проверка которых необходима в один момент времени. Данное условие может быть подключено и к другой линейке, т. е. проверка его может быть объединена с Другими услови ми. Количество комбинаций, провер емых блоком анализов, может быть
К ::2-т,(1)
где т - число кодов пол 6 анализов регистра 2.
Код с шин анализов блока 21 через элементы И-НЕ 17-20 поступает на коммутаторы 8-12 и подмен ет часть разр дов базового адреса, подаваемого по другим входам коммутаторов, например младшие. Через коммутатор 12 проход т на вход блока 1 неизмен емые разр ды адреса, например старшие. Таким образом осуществл етс ветвление на 2 направлений в пределах «страницы блока 1 пам ти (группы разр дов , адресуемой неизменной частью адреса).
Однако ветвление каждый раз на 2 направлений неудобно и требует большого количества чеек пам ти, ноэтому количество направлений ветвлени может быть ограничено с помощью других разр дов регистра 2 (полем 5 признаков). Наличие единицы в разр де пол 5 признаков разрешает через элементы И-НЕ 17, 18, 19 или 20 подключение в качестве разр да следующего адреса одного из выходов блока 21. Отсутствие признака в соответствующем разр де блокирует прием адреса с блока 21 и разрешает поступление в этом разр де базового адреса с другого выхода регистра 2. При одной единице в поле 5 признаков разрешаетс ветвление на два направлени , при двух единицах- на четыре и т. д. Таким образом, использование одного сигнала анализа (возбуждение одной линейки элементов И-НЕ
28 блока 21) в сочетании с признаками позвол ет выполн ть видов проверок (нулевой код признака - отсутствие анализа).. При количестве анализов, равном т, количество проверок
/С т().(2)
При этом сохран етс удобство задани проверки, экономно используютс чейки
блока пам ти, а количество св зей и элементов И-НЕ достаточно мало.
Поскольку выработка адреса следующей чейки осуществл етс одновременно с нескольких направлений, то коммутаторы 8-12
вл ютс также и приоритетными схемами. На выходе их может быть только один адрес , отвечающий коду, подаваемому с самого приоритетного на данный момент направлени . Адрес с пульта управлени имеет наивысший приоритет-оператор может вмешиватьс в любое врем . Адрес из диагностики по входу 24 блокирует все прочие направлени . Адрес шифратора 13 запрещает прием адреса с регистра 2, так как передает управление на более приоритетные программы. И, наконец, наличие признака ветвлени запрещает прием соответствующего разр да адреса с регистра 2 или с регистра 7. Предлагаемое устройство повышает функциональные возможности устройства, сокращает оборудование дл ветвлений, экономит чейки блока пам ти и сокращает их разр дность по сравнению с известным, где дл ветвлени используютс 24 разр да регистра
информации. Дл задани 896 видов проверок в предлагаемом устройстве затрагиваютс 10 разр дов. Таким образом, достигаетс сокращение разр дности в 2,4 раза. Значительно повышаетс функциональна
возможность устройства, по вл етс возможность выбирать чейки пам ти, использу в качестве источников адреса различные блоки устройства, причем выборка производитс с наиболее приоритетного направлени . Значительно эконом тс чейки пам ти за счет задани оптимального дл случа количества ветвлений, т. е. повышаетс эффективна емкость устройства.
Claims (2)
1.АвторскоесвидетельствоСССР № 419893, кл. G 06F 9/16, 1972.
2.Хассон С. Микропрограммное управление . Вып. Я, М., «Мир, 1974, с. 179.
26 7
J
J5
/
(Риг./
ff7 fS, pus. 2
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762379679A SU613401A1 (ru) | 1976-07-07 | 1976-07-07 | Запоминающее устройство |
US05/811,788 US4122535A (en) | 1976-07-07 | 1977-06-30 | Storage device |
GB27729/77A GB1541771A (en) | 1976-07-07 | 1977-07-01 | And others data processor control device |
IN1009/CAL/77A IN147586B (ru) | 1976-07-07 | 1977-07-05 | |
RO7790948A RO76000A (ro) | 1976-07-07 | 1977-07-06 | Dispozitiv memorie |
PL1977199418A PL109527B1 (en) | 1976-07-07 | 1977-07-06 | Storage system |
FR7720794A FR2357983A1 (fr) | 1976-07-07 | 1977-07-06 | Dispositif de memoire |
JP8049377A JPS5328343A (en) | 1976-07-07 | 1977-07-07 | Memory |
DE19772730796 DE2730796A1 (de) | 1976-07-07 | 1977-07-07 | Speichereinrichtung |
BG7736828A BG29546A1 (en) | 1976-07-07 | 1977-07-07 | Storage apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762379679A SU613401A1 (ru) | 1976-07-07 | 1976-07-07 | Запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU613401A1 true SU613401A1 (ru) | 1978-06-30 |
Family
ID=20668227
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762379679A SU613401A1 (ru) | 1976-07-07 | 1976-07-07 | Запоминающее устройство |
Country Status (10)
Country | Link |
---|---|
US (1) | US4122535A (ru) |
JP (1) | JPS5328343A (ru) |
BG (1) | BG29546A1 (ru) |
DE (1) | DE2730796A1 (ru) |
FR (1) | FR2357983A1 (ru) |
GB (1) | GB1541771A (ru) |
IN (1) | IN147586B (ru) |
PL (1) | PL109527B1 (ru) |
RO (1) | RO76000A (ru) |
SU (1) | SU613401A1 (ru) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4510582A (en) * | 1981-06-01 | 1985-04-09 | International Business Machines Corp. | Binary number substitution mechanism |
US4472772A (en) * | 1981-08-03 | 1984-09-18 | Burroughs Corporation | High speed microinstruction execution apparatus |
US4644464A (en) * | 1984-06-05 | 1987-02-17 | Burroughs Corporation | Graph manager for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes |
US4615003A (en) * | 1984-06-05 | 1986-09-30 | Burroughs Corporation | Condition concentrator and control store for a reduction processor evaluating programs stored as binary directed graphs employing variable-free applicative language codes |
US5440476A (en) * | 1993-03-15 | 1995-08-08 | Pentek, Inc. | System for positioning a work point in three dimensional space |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
BE789583A (fr) * | 1971-10-01 | 1973-02-01 | Sanders Associates Inc | Appareil de controle de programme pour machine de traitement del'information |
US4011547A (en) * | 1972-07-17 | 1977-03-08 | International Business Machines Corporation | Data processor for pattern recognition and the like |
US3900835A (en) * | 1973-09-24 | 1975-08-19 | Digital Equipment Corp | Branching circuit for microprogram controlled central processor unit |
-
1976
- 1976-07-07 SU SU762379679A patent/SU613401A1/ru active
-
1977
- 1977-06-30 US US05/811,788 patent/US4122535A/en not_active Expired - Lifetime
- 1977-07-01 GB GB27729/77A patent/GB1541771A/en not_active Expired
- 1977-07-05 IN IN1009/CAL/77A patent/IN147586B/en unknown
- 1977-07-06 PL PL1977199418A patent/PL109527B1/pl unknown
- 1977-07-06 FR FR7720794A patent/FR2357983A1/fr active Granted
- 1977-07-06 RO RO7790948A patent/RO76000A/ro unknown
- 1977-07-07 DE DE19772730796 patent/DE2730796A1/de not_active Ceased
- 1977-07-07 BG BG7736828A patent/BG29546A1/xx unknown
- 1977-07-07 JP JP8049377A patent/JPS5328343A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
FR2357983B1 (ru) | 1980-03-07 |
JPS5328343A (en) | 1978-03-16 |
RO76000A (ro) | 1981-02-28 |
PL199418A1 (pl) | 1978-04-24 |
DE2730796A1 (de) | 1978-01-19 |
US4122535A (en) | 1978-10-24 |
IN147586B (ru) | 1980-04-26 |
PL109527B1 (en) | 1980-06-30 |
FR2357983A1 (fr) | 1978-02-03 |
BG29546A1 (en) | 1980-12-12 |
GB1541771A (en) | 1979-03-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3470542A (en) | Modular system design | |
US3876987A (en) | Multiprocessor computer systems | |
US3980839A (en) | Maintenance monitor for telephone switching systems | |
SU613401A1 (ru) | Запоминающее устройство | |
US3387262A (en) | Diagnostic system | |
JPS6226734B2 (ru) | ||
US5327362A (en) | System for detecting a runaway of a microcomputer | |
US3699322A (en) | Self-checking combinational logic counter circuit | |
KR860006732A (ko) | 명령감시 구성을 갖는 컴퓨터 시스템 | |
US4064399A (en) | Electronic calculator having keyboard for entering data | |
GB2032661A (en) | Computer with added writeable control store | |
US4150430A (en) | Information selection device | |
US5293572A (en) | Testing system of computer by generation of an asynchronous pseudo-fault | |
US3779458A (en) | Self-checking decision logic circuit | |
JPS59123933A (ja) | アドレス比較方式 | |
JPH0376508B2 (ru) | ||
JP2710777B2 (ja) | 中間制御装置のテスト回路 | |
SU469972A1 (ru) | Система обработки данных | |
KR960016407B1 (ko) | Mcu내의 인터럽트 신호 발생회로 | |
SU1645960A1 (ru) | Устройство дл контрол хода программ | |
KR930004423B1 (ko) | 한글 모드 변환장치 | |
SU605217A1 (ru) | Устройство дл переключени резервных блоков системы | |
JPS5878233A (ja) | マイクロプログラム制御装置 | |
SU413484A1 (ru) | ||
JPH0276036A (ja) | 情報処理装置 |