JPS63250738A

JPS63250738A - デ−タ処理用プロセツサ

Info

Publication number: JPS63250738A
Application number: JP62084614A
Authority: JP
Inventors: Fumie Hamame; 羽豆　文江
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-04-08
Filing date: 1987-04-08
Publication date: 1988-10-18
Anticipated expiration: 2011-07-03
Also published as: JP2513219B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はソフトウェア制御によりデータを処理する際に
ビット並び換えの操作を効率良く実行できる、データ処
理用プロセッサに関するものである。

〔従来の技術〕

通信では、バーストエラーによる一時的な誤り率増加を
防ぐために、ビットインターリーブというデータのビッ
ト並び順を入れ換える手法が知られている。この手法に
よればバーストエラーをランダムエラーとみなすことが
できるので、誤りを分散することが可能となる。よく用
いられるビットインターリーブ処理の一つを第３図を用
いて説明する。第３図は、３０１で示すデータ長８ビツ
トのシリアルデータＡ、Ｂ、　　・・・、Ｈがビットイ
ンターリーブ処理された結果、３０２に示すようなシリ
アルデータＰ、　　Ｑ、　　・・・、Ｗに変換される様
子を表している。ここで行っている処理は、それぞれの
データから、第１ビツト目（ａ＋、ｂ＋、・・・、ｈ＋
）の値を順に取り出して新しい８ビットのデータＰを作
り、次に各データの第２ビツト目。

第３ビット目、・・・、第８ビツト目に対して同様の操
作を繰り返し、８個の新しいデータを作るというもので
ある。このようなビットインターリーブを含むデータ処
理をハードウェアで実現する方法もあるが、システム仕
様変更に柔軟に対応できるソフトウェア制御のプロセッ
サによる実現が適している。

第４図は、このようなデータ処理用に用いられる従来の
一般的なプロセッサのブロック図を示したものであり、
バスに接続された入出力回路（ＳＯ，Ｓ　Ｉ）　１０８
．メモリ回路１０５．算術論理演算回路１０６、インス
トラクション用リードオンリメモリ（ＩＲＯＭ）４０８
を有し、Ｉ　ＲＯＭ２Ｏ３にはプログラムカウンタ（Ｐ
Ｃ）４０９が接続されている。

メモリ回路１０５は、データ用ランダムアクセスメモリ
　（Ｄ　ＲＡ　Ｍ）　４０４．データ用リードオンリメ
モリ　（Ｄ　ＲＯＭ）　４０５．テンポラリレジスタ（
ＴＲ）４０６から構成され、算術論理演算回路１０６は
、選択回路（Ｓ　Ｅ　Ｌ）　４０７．７キユムレータ（
Ａ　ＣＣ）４０２、算術論理演算器（Ａ　Ｌ　Ｕ）　４
０１．シフトレジスタ（Ｓ　Ｉ　ＦＴ）　４０３から構
成される。

従来はこのようなプロセッサを用いて、ＤＲＡＭ４０４
から入力データを読み出し、シフトと論理和、論理積の
組み合わせによって必要なビットだけを取り出し、これ
を各データ毎に繰り返して必要なピントを集め、新しい
データを作るという手順でビットインターリーブ等のデ
ータ処理を行っていた。

〔発明が解決しようとする問題点〕

しかしながら、従来のプロセッサを用いてデータ処理を
行うと特にビットインターリーブのような処理を行う場
合、各データから必要なビットを抽出して編集する操作
に多くのステップを必要とし、効率的な処理が行えなか
った。例として、所要ステップ数評価のために第４図に
示した従来の一般的なプロセッサを用いて、前述のビッ
トインターリーブ処理を８ビツトのデータについて行っ
た時の処理プログラムを第１表に示す。

第１表において、左の数字は処理番号、（）内はその時
にレジスタやアキュムレータが持っているデータの値で
ある。Ａ−ＢはＢからＡへのデータの転送、ＡＡＢはＡ
とＢとの論理積、Ａ　ＶＢはＡとＢとの論理和を表して
いる。ＡＣＣ＜ＳＨｌ、　Ｆ　Ｔ　ｎ　＞はシフトレジ
スタ（Ｓ　Ｉ　ＦＴ）　４０３によってアキュムレータ
（ＡＣＣ）４０２内の値をｎビット右にシフトする操作
を表している。例えば（１０００）がＡ　ＣＣ４０２に
入っている場合、ＡＣＣ＜５ＨＩＦＴＩ＞を行うと出力
は（０１００）となる。また、〔〕内はＤ　ＲＡ　Ｍ２
Ｏ３，Ｄ　ＲＯＭ２Ｏ３のアドレスを表し、簡単のため
、ＤＲＡＭ、ＤＲＯＭのアドレスポインタは１つデータ
を読み出すと自動的に次のアドレスを指すものとする。

なお、ここでシフトレジスタ（Ｓ　Ｉ　ＦＴ）　４０３
は任意のビット数を１命令でシフトできるものとする。

以下にこのような論理演算を用いて前述した８ビツトデ
ータのビットインターリーブを行ってみる。

第２表はＤ　ＲＡ　Ｍ２Ｏ３，Ｄ　ＲＯＭ２Ｏ３内にデ
ータが書き込まれている様子である。Ｄ　ＲＡ　Ｍ２Ｏ
３にはビット並び換えを受けるデータＡ、Ｂ、　　・・
・。

Ｈが書き込んである。各データは８ビット長であり、た
とえばデータＡはビット列で表すと（ａ＋ａｚａ３ａ４
ａ５ａ６ａｔａａ）で表される。データＢ、Ｃ。

・・・、Ｈも同様に表記する。Ｄ　ＲＯＭ　４０５には
ビット並び換えに必要なデータ（１０００００００）　
、　（０１００００００）　、　（００１０００００）
　、　　・・・、　（０００００００１）がこの順に書
き込まれている。

第ＲＡＭＲＯＭ第１表の処理プログラムを説明する。まず、ステップ１
で、Ｄ　ＲＡ　Ｍ２Ｏ３に書き込まれているデータの中
からデータＡ　（ａＩａｚａｓａａａｓａｂａｔａｌ＋
）をＡＣＣ４０２に読みだす。ステップ２で、ＡＣＣ４
０２とＤ　ＲＯＭ２Ｏ３内の１番目のデータ（１０００
００００）との論理積（ａ　、　０００００００）を求
め、ステップ３で得られた値をＴＲ４０６に転送する。

次にステップ４で、Ｄ　ＲＡ　Ｍ２Ｏ３からデータＢ　
（ｂ＋ｂｚｂ　３ｂ　ａ　ｂ　ｓ　ｂ　ｂ　ｂ　？　ｂ
　ｓ　）をＡ　ＣＣ４０２に読み出し、ステップ５でこ
れをシフトレジスタ４０３により１ビツト右にシフトし
て、得られた（Ｏｂ　、　ｂ　、　ｂ　、　ｂ　。

ｂ　、ｂ　ｂ　ｂ　？）をＡ　ＣＣ４０２に入れる。次
にステップ６で、Ｄ　ＲＯＭ２Ｏ３内のデータ（０１０
０００００）とＡＣＣ４０２内のデータ（Ｏｂ　、　ｂ
　２ｂ　、　ｂ　４ｂ　、　ｂ　、　ｂ　７）の論理積
（Ｏｂ　、００００００）を求め、ステップ７で、ＴＲ
４０６内の値（ａ　、０００００００）と、ＡＣＣ４０
２の値（Ｏｂｌｏｏｏｏｏｏ）との論理和（ａ　、　ｂ
　、００００００）を求める。このようにして得られた
値はデータＡの第１ビツト目とデータＢの第１ビツト目
を抜き出して順に並べたものとなる。以下、同様にデー
タＣ−データＨまで順に読みだして、ステップ４からス
テップ８の操作を繰り返すと、最後はステップ３６，３
７．３８に示すようになり、データＡからデータ■］ま
での第１ビツト目の値が順に並べられたデータ（ａ、ｂ
。

ｃｕｄ、ｅ、ｆ＋ｇ＋ｈ＋）を得ることができる。この
場合に必要なステップ数は３８ステツプとなる。従って
これと同様の処理を第２ビット目、第３ビット目、・・
・、第８ビツト目と操り返して、データＡからデータＨ
までの第８ビツト目の値を並べたデータ（ａａｂａｃｅ
ｄｓｅａｆｓｇａｈｓ）を得るには３０４ステツプを要
する。

この様に従来の一般的なプログラムをを用いて８ビツト
データの簡単なビットインターリーブを行った場合でも
、３０４ステツプもの演算を行うことから、より複雑な
ビットインターリーブを行った場合にはさらに多くのス
テップ数が必要となることが容易に推測できる。このた
め、本来の目的以外のデータ処理に費やす時間が長くか
かり、全体の処理時間も長くなるという問題や、ビット
インターリーブを行っている間は算術論理演算器ＡＬｔ
Ｊ４０１が占有されていて、ビット並び換え以外の処理
を行うことができないという問題などがある。

本発明の目的は、このように、従来のデータ処理用プロ
セッサでは非常に多くのステップ数を必要としたビット
インターリーブ処理を、ソフトウェア制御を用いて効率
良く実行できるデータ処理用プロセッサを提供すること
にある。

〔問題点を解決するための手段〕

本発明は、入出力回路、メモリ回路、算術論理演算回路
、プログラム制御回路がそれぞれバス接続されたデータ
処理用プロセッサにおいて、前記入出力回路、前記メモ
リ回路、前記算術論理演算回路、前記プログラム制御回
路とともにバス接続された複数のテンポラリレジスタと
、これらテンポラリレジスタに格納されているそれぞれ
のデータが入力されるビット選択回路と、このビット選
択回路に対して前記テンポラリレジスタから入力された
それぞれのデータのどのビットを選択するかをバスを介
して入力されたデータに基づいて指定するビット指定レ
ジスタと、前記ビット選択回路により選択されたビット
を集めて作られたデータを格納し、バスに出力するレジ
スタとを有することを特徴とする。

〔作用〕

本発明のデータ処理用プロセッサでは、従来のプロセッ
サに対して、複数のテンポラリレジスタ。

ビット指定レジスタ、ビット選択回路などからなる簡単
なハードウェアを追加することにより、ビットインター
リーブを行う際必要となるプログラムのステップ数を大
幅に減らし、ソフトウェアの負荷を軽減することが可能
となっている。つまり、テンポラリレジスタにピントイ
ンターリーブを行う入力データを一個ずつ読み出してス
トアしておき、あとはビット指定レジスタに選択すべき
ビットを指定しさえすれば、ビット選択回路において各
テンポラリレジスタ内のデータの指定ビットが集められ
た新しいデータを即座に得ることが可能となる。従って
、従来、−個ずつのデータに対してＡＬＵを用いて繰り
返し行っていた多くの演算処理が不必要となり、短時間
でビットインターリーブ処理を行うことができる。

〔実施例〕

本発明の一実施例を第１図に示す。破線外は従来の一般
的プロセソサの例として第４図と同様のものを用いてお
り、破線内がビット並べ換えを行う部分である。破線内
は、バスに並列に接続された複数のテンポラリレジスタ
（ＴＲ１”ＴＲｎ）１０１　と、テンポラリレジスタ１
０１すべてに接続されたビット選択回路１０３と、ビッ
ト選択回路１０３が選択すべきビットを指定するため接
続されたビット指定レジスタ１０２と、ビット選択回路
１０３により得られたデータを格納するレジスタ（ＲＥ
Ｇ）１０４とから構成されていて、他の部分同様プログ
ラム制御回路１０７により制御される。

第１図の破線内部の詳しい構成を第２図に示す。

ここでは、８ビツトのデータを例にし、テンポラリレジ
スタ（ＴＲ）も８個持っているとする。また、ビット選
択回路１０３はデコーダ２０１　と８個のセレクタ（Ｓ
ＥＬＩ〜５ＥＬ８）２０２とから構成されている。各デ
ータの同じ位置の１ビツトを集める場合は、各セレクタ
（Ｓ　Ｅ　Ｌ）共通に３ビツトのビット選択命令を与え
れば良いが、第２図では、各データから任意の１ビツト
を集めることもできるように、各ＳＥＬ毎に３ビツトの
ビット選択命令を与えられるようにしている。さらにこ
こでは、デコーダ２０１とＳＥＬ　１〜８との間は３ビ
ツト、ＳＥＬ　１〜８とＲＥＧ１０４との間は１ビツト
としているが、別のビットインターリーブで任意の位置
から任意のビット数を集める場合はこれに対応してデコ
ーダ２０１　と、ＳＥＬ　１〜８との間、ＳＥＬ　１〜
８とＲＥＧ１０４との間のビット数を変えれば良い。テ
ンポラリレジスタＴＲＩ〜８は、各々セレクタＳＥＬ　
１〜８に接続されている。各ＳＥＬはビット指定レジス
タ１０２の命令を受けたデコーダ２０１によって制御さ
れる。ビット指定レジスタ１０２にはどのテンポラリレ
ジスタの第何番目のビットを選ぶかというデータが入力
され、デコーダ２０１を介してそれぞれのＳＥＬ　１〜
８に、どのビットを選ぶかを指示する。こうして５ＥＬ
１〜８は８個のＴＲＩ〜８内のデータからビット指定レ
ジスタ１０２によって指示されたビットの値を選んで、
それぞれレジスタ（ＲＥＧ）１０４に出力する。゛レジ
スタ１０４では、ＴＲＩ〜８のデータから選ばれた全部
で８ビツトの値を、順に並べて新しいデータとする。

ここで、第１図にあるプロセッサを用いて、８ビツトの
データを例に、先にステップ数評価に用いたのと同様の
ビットインターリーブ処理を行った場合の処理プログラ
ムを第３表に示し所要ステップ数を調べてみる。

第３表［トまず、ステップ１〜ステツプ８では、メモリ回路１０５
からバスを介してテンポラリレジスタＴＲ１に８個のデ
ータをセットする。次にステップ９でビット指定レジス
タ１０２に全データの第１ビット目を選択するような命
令がセントされ、ステ・ノブ１０では、ビット指定レジ
スタ１０２により、ビット選択回路１０３でそれぞれの
テンポラリレジスタＴＲのデータから第１ヒ゛ツト目の
ａＩ、ｂｌ、・・・。

ｈｌという値が選ばれてレジスタＲＥＧ１０４に出力さ
れ、ここで（ａｌｂｌｃ、ｄｌｅｌｆ　２ｇ＋ｈ＋）と
いう８ピントのデータができる。ステップＩＯで得られ
た値（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ＋ｇ＋ｈ＋）をメモリ回
路１０５に書き込み、１個のデ・−夕が作られる。以下
は、ステップ９，１０を繰り返すことによって順次デー
タが作られるので、第８ビツト目の値を集めた（ａｅｂ
ａｃｓｄｓｅｅｆｓｇａｈｅ）までの８個データを作り
終わるまでの全体の処理ステップ数は２４ステツプとな
る。

このように、従来技術では３０４ステツプが必要であっ
たのと比べると、ステップ数で言うと２８０ステツプの
演算量が削減でき、当然この２８０ステツプ分に相当す
る演算時間の短縮を図れることがわかる。

さらに、ここでは各々のデータから第１番目。

第２番目、・・・、第８番目と順に取り出す場合を例に
上げたが、各データから別々のビットを取り出すなどの
複雑なデータ処理に関しても、同様に入力データをすべ
てテンポラリレジスタに読み出しておけば、あとはビッ
ト指定レジスタで指定することによってビット選択回路
により必要なビットを集めて新しいデータを得ることが
できる。

〔発明の効果〕

このように、ビットインターリーブを行う際、本発明を
用いれば従来技術に比べ約８０％ものステップ数の削減
が図れる。さらに、ビットインターリーブを行っている
間算術論理演算器ＡＬＵがこの処理のために占有される
ということがなくなるため、ビットインターリーブを行
いながら他の処理を同時に行う事も可能なので非常に効
率的である。また、すべてプログラムで制御されている
ので、これまで例として用いたものだけでなく、様々な
種類のビットインターリーブ処理を行うことが可能であ
る。また、プログラムを変えることによって他の処理を
用いることもできる。

【図面の簡単な説明】

第１図は本発明の一実施例であるデータ処理用プロセッ
サの構成を示す図、第２図は第１図に破線で囲んだ部分の詳細な構成を示す
図、第３図はビットインターリーブの摸作を説明するための
図、第４図は従来型プロセッサの構成を示す図である。１０１　　・・・・・・テンポラリレジスタ１０２　　
・・・・・ピント指定レジスタ１０３　・・・・・ビッ
ト選択回路１０４　　・・・・・レジスタ１０５　・・・・・メモリ回路１０６　・・・・・算術論理演算回路１０７　・・・・・プログラム制御回路１０日　　・・
・・・入出力回路２０１　・・・・・デコーダ２０２　　・・・・・セレクタ３０１　　・・・・・入力データ３０２　　・・・・・ビットインターリーブによって作
られた値４０１　　・・・・・算術論理演算器４０２　　・・・・・アキュムレータ４０３　　・・・・・シフトレジスフ４０４　・・・・・データ用ＲＡＭ４０５　・・・・・データ用ＲＯＭ４０６　　・・・・・テンポラリレジスタ４０７　　・
・・・・選択回路

Claims

【特許請求の範囲】

（１）入出力回路、メモリ回路、算術論理演算回路、プ
ログラム制御回路がそれぞれバス接続されたデータ処理
用プロセッサにおいて、前記入出力回路、前記メモリ回
路、前記算術論理演算回路、前記プログラム制御回路と
ともにバス接続された複数のテンポラリレジスタと、こ
れらテンポラリレジスタに格納されているそれぞれのデ
ータが入力されるビット選択回路と、このビット選択回
路に対して前記テンポラリレジスタから入力されたそれ
ぞれのデータのどのビットを選択するかをバスを介して
入力されたデータに基づいて指定するビット指定レジス
タと、前記ビット選択回路により選択されたビットを集
めて作られたデータを格納し、バスに出力するレジスタ
とを有することを特徴とするデータ処理用プロセッサ。