JPH03217112A - デジタル信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

「産業上の利用分野」 この発明はデジタルオーディオ機器等に用いて好適なデ
ジタル信号処理回路に関する。 「従来の技術」 所定周期毎に１ワードずつ到来するデジタル信号を順次
記憶し、当該時点に至るまでの所定期間内に記憶された
各デジタル信号の畳み込み演算を行うＤＳＰ（デジタル
信号処理回路）が知られている。この種のＤＳＰは、デ
ジタル信号に対するフィルタ処理、残響付与処理等、多
彩な信号処理に用いられる。信号処理の種類が固定なＤ
ＳＰあるいは小規模な畳み込み演算を行うＤＳＰの場合
、予め畳み込み演算用の係数をＲＯＭ（リードオンリメ
モリ）に記憶しておき、このＲＯＭから順次係数を読み
出して畳み込み演算を行うようにした構成のものが多い
。 ４ ［発明が解決しようとする課題Ｊ ところで、例えば残響効果付与等を行う音響用ＤＳＰに
おいては、音響空間の条件に対応して畳み込み演算用の
係数の変更が必要である。同様に、他の各種用途におい
ても、畳み込み演算用の係数の変更が要求されることが
多い。このような要求に応えることが可能なＤＳＰとし
て、畳み込み演算用係数の記憶手段としてＲＡＭ（ラン
ダムアクセスメモリ）を備えた構成のものがある。この
種のＤＳＰによれば、ＲＡＭに記憶する係数を変更する
ことにより、各種信号処理を行うことができる。しかし
、この場合、各係数毎にＲＡＭの書き込み先アドレスを
指定する必要があり、係数設定操作が面倒であるという
問題があった。また、大規模な畳み込み演算を行うＤＳ
Ｐを実現しようとする場合、ＤＳＰを複数のＬＳＩに分
割して実現することがある。この場合、一連の畳み込み
演算用係数を各ＬＳＩに分配し、かつ、分配された個々
の係数毎にＤＳＰ外部のコントロール回路が係数書込の
制御を行う必要があった。 この発明は上述した事情に鑑みてなされたもので、畳み
込み演算用係数を容易に書き込むことができ、各種信号
処理を行うことが可能なＤＳＰを提供することを目的と
している。 「課題を解決するための手段」 第１の発明は、順次入力される入力データのサンプル列
を過去一定時間分記憶し、該記憶された入力データのサ
ンプル列に所定の係数データ列を畳み込むデジタル信号
処理回路において、前記係数データ列の各データ値を変
更可能に記憶する記憶手段と、 前記記憶手段におけるデータ入出力形式を先入先出形式
あるいは循環形式のいずれかに切換制御する制御手段と
、 前記記憶手段におけるデータ入出力形式が循環形式であ
る時、前記記憶された入力データのザンブル列に該記憶
手段から順次出力される係数データ列を畳み込む演算手
段と、 前記記憶手段におけるデータ入出力形式が先入先出形式
である時、当該記憶手段と外部との間の係数データ列の
入出力を媒介する外部入出力手段と を具備することを特徴としている。 また、第２の発明は、順次入力される入力データのサン
プル列を過去一定時間分記憶し、該記憶された入力デー
タのサンプル列に所定の係数データ列を畳み込むデジタ
ル信号処理回路において、複数の記憶セルを有し、係数
データが循環シフトするように各記憶セルの人出力制御
を行うようにしたシフトレジスタと、 前記循環シフトを行う記憶セル数を切り換える切換回路
と、 前記シフトレジスタの所定の記憶セルから前記係数デー
タを順次読み出し、該読み出された係数データ列と前記
記憶された入力データのサンプル列との畳み込みを行う
演算回路と、 外部から与えられる係数データを前記シフトレジスタの
所定の記憶セルに書き込む書込回路と、前記シフトレジ
スタの所定の記憶セルに記憶された係数データを外部に
出力する出力回路と一７ を具備することを特徴としている。 また、第３の発明は、順次入力される入力データのサン
プル列を過去一定時間分記憶し、該記憶された入力デー
タのサンプル列に所定の係数データ列を畳込むデジタル
信号処理回路において、前記係数データ列の各データ値
を記憶するランダムアクセスメモリと、 前記ランダムアクセスメモリのデータ書込続出アドレス
を制御し、該ランダムアクセスメモリにおけるデータ入
出力形式を先入先出形式あるいは循環続出形式のいずれ
かに切換制御する制御回路と、 前記記憶された入力データのサンプル列に前記ランダム
アクセスメモリから順次循環読出される係数データ列を
畳み込む演算回路と、 前記ランダムアクセスメモリにおけるデータ入出力形式
が先入先出形式である時、当該ランダムアクセスメモリ
と外部との間の係数データ列の入出力を媒介する外郎入
出力回路と を具備することを特徴としている。 −８ 「作用」 上記第１及至第３の発明によれば、外郎から供給される
係数データを順次取り込んで記憶することができ、該記
憶された係数データ列を過去一定期間に亙って記憶した
入力データ列に畳み込むことができる。また、該記憶さ
れた係数データ列を順次外郎に出力することができる。 「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。

【第１実施例】 第１図はこの発明の第１実施例によるＤＳＰの構成を示
すブロック図である。このＤＳＰでは、時間的に連続し
て入力されるｎ個の入力デジタル信号に対する畳み込み
演算処理が行イっれる。第１図には、ｎ個の入力デジタ
ル信号に対する畳み込み演算を行う畳み込み演算部ＩＯ
と、この畳み込み演算部１０に畳み込み演算用の乗算係
数を供給する係数制御部２０と、畳み込み演算用の乗算
係数の入出力を制御する係数入出力制御部３０とが図示
されている。 まず、畳み込み演算郎夏０について説明する。 データシフトレジスタＤＳＲは、外郎から入力されるデ
ジタル信号列を記憶するものであり、ｎ個の記憶領域を
有する。このＤＳＰでは、サンプリング周期毎に入力デ
ジタル信号が１ワードずつ取り込まれ、順次、データシ
フトレジスタＤＳＲに入力され、既にデータシフトレジ
スタＤＳＲに書き込まれた情報は後段にシフトされる。 第１図には、あるサンプリング周期内において、データ
シフトレジスタにｎ個のデジタル信号列Ｘｓ〜Ｘ　ｍ−
ｎ＋＋が記憶された状態が図示されている。そして、当
該サンプリング周期内に、データソフトレジスタＤＳＲ
に記憶されたｎ個のデジタル信号Ｘ　ｍ＝　Ｘ　ｍ−ｎ
＋，の各々と、係数制御郎２０から順次供給される各乗
算係数とが、乗算器ＭＸによって順次乗算され、各乗算
結果が累算器ＡＣＣによって累算される。このように、
デジタル信号列Ｘｍ〜Ｘ　ｍ−ｎ＋１に対する畳み込み
演算処理が、時分割で実行され、演算結果Ｙｍが出力さ
れる。そして、１０ 当該サンプリング周期における畳み込み演算が終了する
と、次のサンプリング周期における畳み込み演算に備え
て累算器ＡＣＣがクリアされる。 このＤＳＰでは、データシフトレジスタＤＳＲの最終段
？こ記憶されたデータ（第１図ｊこ図示された状態では
Ｘ　ｍ−ｎ十〇および畳み込み演算結果Ｙｍが図示しな
い出力手段によってＤＳＰ外部に出力されるようになっ
ている。また、図示しない加算器により、畳み込み演算
結果Ｙｍに外部からの入力情報を加算して出力すること
ができるようになっている。従って、各ＤＳＰのデータ
シフトレジスタＤＳＲの最終段の記憶情報が次段のＤＳ
ＰのデータシフトレジスタＤＳＲの第１段に入力される
と共に、各ＤＳＰの畳み込み演算結果が次段のＤＳＰに
入力されて次段の畳み込み演算結果と加算されるように
カスケード接続することにより、高次の畳み込み演算回
路を構成することができる。 次に係数制御郎２０について説明する。係数シフトレジ
スタＣＳＲはｎ個のレジスタＭ１〜Ｍｎがカスケード接
続されてなり、各レジスタＭ，−Ｍｎには畳み込み演算
郎１０に供給するための乗算係数が記憶される。第１図
にはレジスタＭｒｒ−Ｍ　に畳み込み演算用乗算係数Ｃ
，〜Ｃｎが各々記憶された状態が図示されている。この
係数シフトレジスタＣＳＲには、マスタクロツクＭ　Ｃ
　Ｌ　Ｋがシフトクロツクとして供給される。萌述した
畳み込み演算部１０における乗算器ＭＸの乗算処理もマ
スタクロックＭＣＬＫに同期して行われる。 係数レジスタＣＳＨの第１段目のレジスタＭにはセレク
タＳＥＬ　Ｉの出力が供給される。また、係数レジスタ
ＣＳＲの最終段レジスタＭｎの出力はセレクタＳＥＬ２
の第０入力端に供給される。 これらのセレクタＳＥＬ　ｌおよびＳ　Ｅ　Ｌ　２の各
セレクト端子Ｓには、制御信号ＴＭ，およびＴＭ，がセ
レクト情報として供給される。これらの制御信号ＴＭ．
およびＴＭｔは、このＤＳＰに外部から係数変更指示が
あった場合に、　係数人出力制御部３０によって切り換
えられる。 レジスタＲＥＧ２には、インターフェース回路ＩＰ＋を
介して外郎からの係数データが入力される。なお、イン
ターフェース回路ＩＦＩについては後述する。この係数
データは、マスタクロックＭＣＬＫに同期してレジスタ
ＲＥＧ２に書き込まれる。そして、セレクタＳＥＬ２に
おいては、信号ＴＭ，が“０”の時はレジスタＭｎの出
力が選択され、“１”の時はレジスタＲＥＧ２の出力が
選択されて出力される。そして、セレクタＳＥＬ２の出
力は、畳み込み演算部！０の乗算器ＭＸに入力され、か
つ、　レジスタＲＥＧＩ　　およびセレクタＳＥＬ　Ｉ
の第０入力端に入力されると共に、インターフェース回
路ＩＦ２を介してＤＳＰ外部に出力される。なお、イン
ターフヱース回路ＩＰ２については後述する。ここで、
セレクタＳＥＬ　ｌの出力信号は、マスタクロツクＭＣ
ＬＫに同期してレジスタＲＥＧＩに書き込まれる。そし
て、セレクタＳＥＬ　１において、信号ＴＭ，が“０”
の時はセレクタＳＥＬ　２の出力が、“１”の時はレジ
スタＲＥＧＩの出力が選択され、レジスタＭ１に供給さ
れる。 このＤＳＰの内部では、１ワード単位でバラレルにデー
タ伝送が行われるのに対し、畳み込み演算を行うデジタ
ル信号あるいは畳み込み演算用乗算係数等は、外部から
１ビットずつシリアルに供給される。また、データシフ
トレジスタＤＳＲの記憶データ、畳み込み演算結果、あ
るいは畳み込み演算用係数等を外部へ出力する場合も各
データは１ビットずつシリアルに出力される。このため
、ＤＳＰ内部と外部とのデータの授受はインターフェー
ス回路を介して行われる。インターフェース回路ＩＦ’
ｌには、新たに畳み込み演算用乗算係数として用いる係
数データが１ビットずつシリアルに供給される。このシ
リアルデータは、シフトレジスタＳＦＩによって１ワー
ド分蓄積され、パラレルデータとして出力される。同様
に、インターフェース回路ＩＰ２には、パラレルデータ
を１ビットずつシリアルデータとして出力するためのシ
フトレジスタＳＦ２が設けられている。 シフトレジスタＳＦＩには、　マスタクロツクＭＣＬＫ
に同期したシフトクロックＳＣＬＫが供給される。また
、シフトレジスタＳＦＩのクロツクインヒピット端子Ｃ
Ｉのレベルは、係数入出力制御郎３０によって切り換え
られ、端子ＣＩのレベルが“０”の場合はシフト動作が
許可され、“１”の場合はシフト動作が禁止される。 シフトレジスタＳＦ２も、シフトレジスタＳＦ１と同様
、シフトクロツタＳ　ＣＬＫが入力される。また、シフ
トレジスタＳＦ２のシフト制御端子Ｓ／Ｌのレベルは係
数入出力制御部３０によって切り換えられる。そして、
端子Ｓ／Ｌのレベルが“０”の場合、セレクタＳＥＬ２
の出力がシフトクロツクＳＣＬＫに同期してシフトレジ
スタＳＦ２にパラレルに書き込まれ、“１”の場合、シ
フトレジスタＳＦ２に記憶されたデータがシフトクロツ
クＳＣＬＫに同期して１ビットずつ外部に出力される。 第２図はこのＤＳＰの動作を説明するタイムチャートで
ある。また、第３図（ａ）〜（ｈ）は、第２図のタイミ
ングチャートに示された期間（ａ）〜（ｈ）の各々にお
ける係数制御部２０の各レジスタ類の記憶内容を示す図
である。以下、これらの図を参照し、このＤＳＰの動作
を説明する。 〈通常の畳み込み演算時の動作〉 通常の畳み込み演算処理を行う場合、係数入出力制御郎
３０によって、制御信号ＴＭ．およびＴＭ２は″０”に
保たれる。このため、レジスタＭｎの出力がセレクタＳ
ＥＬ２によって選択され、セレクタ２の出力がセレクタ
ＳＥＬ　Ｉによって選択されてレジスタＭ，に入力され
、係数シフトレジスタＣＳＲ，セレクタＳＥＬ２および
ＳＥＬＩは循環型シフトレジスタとして動作する。 第２図のタイムチャートにおいて、サンプリング周期が
Ｔｍに切り換わり、第１発目のマスククロツクＭＣＬＫ
が立ち上がることにより、係数シフトレジスタＣＳＨの
各段に係数Ｃ　＋　＝　Ｃ　１　ｈ＜各々記憶された状
態になったとするＣ第２図（ａ）および第３図（ａ）｝
。これらの係数は、マスタクロツクＭＣＬＫに同期して
係数シフトレジスタＣＳＲの各段をシフトし、Ｃ．Ｃｔ
，・・・の順にセレクタＳＥＬ２を介し、畳み込み演算
部１０に供給されると共に、さらにセレクタＳＥＬ　Ｉ
を介して係数シフトレジスタＣＳＨの第１段目のレジス
タＭ１に与えられる。そして、サンプリング周期Ｔｍが
終了して、新たなサンプリング周期Ｔ　ｍ　＋　＋に切
り換わると、この間にｎ発のマスタクロツクＭＣＬＫが
供給されるので、係数シフトレジスタＣＳＨの記憶内容
は再びＣ１〜Ｃｎとなる

【第２図（ｄ）および第３図（
ｄ））。 一方、畳み込み演算部ＩＯでは、上述したように、乗算
器ＭＸに入力されるデジタル信号が１サンプリング周期
の間にＸｍ＋Ｘｍ−＋＋・・・，　Ｘ　ｍ−ｎ＋１と切
り換えられる。そして、これと同期してセレクタＳＥＬ
　ｌから係数Ｃ，，Ｃｔ，・・・，Ｃｎが供給されるの
で、結局、当該サンプリング周期の終了時には、下記式
（１）に示す畳み込み演算結果Ｙｍが累算器ＡＣＣに得
られる。 Ｙｍ一　Σ　Ｃ　ｋ−Ｘ　ｍ−ｋ”＋、−・・・＝　（
　＋　）ｋ＝１ そして、次のサンプリング周期に切り換わると、データ
シフトレジスタＤＳＲに、新たなデジタル信号Ｘｍ”＋
が入力され、デジタル信号列Ｘ　ｍ＋１〜Ｘ　ｍ−ｎ＋
ｔと係数シフトレジスタＣＳＨに記憶された係数Ｃ＋−
Ｃｎとの畳み込み演算が行われる。 〈係数を書き込む場合の動作〉 外部から係数シフトレジスタＣＳＨに新たな係数データ
を書き込む場合、係数変更指示が係数人出力制御部３０
に入力される。この結果、サンプリング周期に同期した
タイミングでシフトレジスタＳＦ’ｌのクロツクインヒ
ビット端子ＣＩのレベルが“０”に切り換えられ、外部
あるいは前段のＤＳＰからの係数データＣ。が、シフト
クロックＳ　Ｃ　Ｌ　Ｋに同期してシフトレジスタＳＦ
Ｉに１ビットずつ順次書き込まれる。そして、Ｉワード
分の入力が終わると、クロツクインヒビット端子ＣＩの
レベルは“Ｉ”に切り換えられ、シフト動作が停止され
る。 また、係数変更指示が入力されることにより、サンプリ
ング周期の切り換わりタイミングに同期して制御信号Ｔ
Ｍ，が切り換えられ、１サンプリング周期に亙って“１
”となる（第２図におけるＴｍ十〇。この結果、レジス
タＲＥＧＩの出力かセレクタＳＥＬ　ｌによって選択さ
れる。そして、サンプリング周期Ｔｎ＋＋＋において、
上述の係数データＣ０の入力動作と並行し、係数シフト
レジスタＣＳＲおよびレジスタＲＥＧからなるｎ＋１段
の循環シフトレジスタによって係数の循環が行われ、Ｃ
，，Ｃｔ，・・・の順にセレクタＳＥＬ２から係数が出
力される｛第２図（ｄ）〜（ｆ）および第３図（ｄ）〜
（ｆ）｝。 そして、期間（『）になると、レジスタＭ　ｎ　＝　Ｍ
　＋の記憶内容はＣ　ｎ，　Ｃ　ｎ，　Ｃ　Ｉ＋〜Ｃ　
ｎ−＋となり、セレクタＳＥＬ　２からは係数Ｃｎが出
力される。また、この時、シフトレジスタＳＦ２のシフ
ト制御端子Ｓ／Ｌは“θ″となっており、係数Ｃｎがシ
フトクロツクＳＣＬＫに同期してシフトレジスタＳＦ２
にパラレルに書き込まれる。 そして、新たなサンプリング周期Ｔ　ＩＩｌ＋ｔに切り
換わると、制御信号ＴＭ．が“０”に切り換えられると
共に、制御信号Ｔ　Ｍ　ｔが“１”に切り換えられる。 この時、サンプリング周期Ｔｍ”ｅにおける第１発目の
マスタクロックＭＣＬＫが立ち上がることにより、レジ
スタＭ　ｎ　＝　Ｍ　＋の各記憶内容はＣｎ，Ｃ，〜Ｃ
　ｎ−．となる｛第３図（ｇ）参照｝。また、レジスタ
ＲＥＧ２には、サンプリング周期Ｔｍ＋．の終わりまで
に係数データＣ。が書き込まれている。 ここで、制御信号Ｔ　Ｍ　ｔが“１”であることから、
レジスタＭｎの出力Ｃｎは無視され、レジスタＲＥＧ２
に記憶された新たな係数データＣ。がセレクタＳＥＬ　
２によって選択される。そして、セレクタＳＥＬ　２に
よって選択された係数Ｃ。は、畳み込み演算郎１０に供
給されると共に、セレクタＳＥＬＩを介してレジスタＭ
，に与えられる。 そして、サンプリング周期Ｔ　ｍ＋ｖにおける第２発目
のマスタクロツクＭＣＬＫが立ち上がると制御信号ＴＭ
，は“０”に切り換えられる。この時、セレクタＳＥＬ
　Ｉから出力される係数Ｃ。がレジスタＭ，に読み込ま
れ、レジスタＭ　ｎ　＝　Ｍ　＋の記憶内容はＣ　Ｉ＋
　Ｃ　ｔ．−　，　Ｃ　ｎ−＋＋　Ｃ　ｏとなり、畳み
込み演算部１０には係数Ｃ，が供給される。そして、以
後、係数シフトレジスタＣＳＲ，セレクタＳＥＬ２およ
びＳＥＬ　ｌによって、係数列の循環シフトが行われ、
係数Ｃｔ，・・・，Ｃｎ−＋が畳み込み演算部■０に順
次供給される。 また、サンプリング周期Ｔ　ｍ＋，において、シフトレ
ジスタＳＦ’２のシフト制御端子Ｓ／．Ｌは“１″に切
り換えられ、係数データＣｎがシフトクロツクＳＣＬＫ
に同期して１ビットずつ出力される。 そして、このＤＳＰの後段に他のＤＳＰが接続されてい
る場合、後段のＤＳＰでは係数データＣｎがインターフ
ェース回路ＩＦＩ相当の回路によって取り込まれ、上述
と同様、係数列の変更が行われる。 そして、サンプリング周期Ｔ　ＩＩ１＋，が終了して新
たなサンプリング周期に切り換わると、このＤＳＰでは
、係数シフトレジスタＣＳＨの各段の記憶内容は，Ｃｏ
，Ｃ１，・・・，Ｃト．となり、以後、サンプリング周
期Ｔ　ＩＩ１＋２と同様、Ｃ．，Ｃ，，−，Ｃｎ−，の
順に畳み込み演算部ｌＯへの係数供給が行われると共に
これらの係数列の循環シフトが行われる。 このようにして、係数変更指令を入力すると共に、新た
に書き込む係数データを入力することにより、新規係数
データが既に記憶された係数列の２ｌ 先頭の係数（サンプリング周期切り換わり後、最初に乗
算器ＭＸに供給される係数）として追加され、最後尾の
係数（サンプリング周期の最後に乗算器ＭＸに供給され
る係数）が削除される。また、新規係数の入力によって
削除された係数がインターフェース回路ＴＦ２を介して
出力される。従って、このＤＳＰをカスケード接続した
場合には、第１段目のＤＳＰに新規係数を書き込む際に
、それによって削除される係数を第２段目のＤＳＰにシ
フトすることができる。従って、第１段目のＤＳＰに対
して新規係数を書き込む動作を繰り返し行うことにより
、カスケード接続された全ＤＳＰに一連の係数列を書き
込むことができる。 【第２実施例】 第４図はこの発明の第２実施例によるＤＳＰの構成を示
すブロック図である。なお、同図において、前述した第
１図と対応する部分には同一の符号を付し、その説明を
省略する。 このＤＳＰは、前述した第１実施例と同様、複数カスケ
ード接続して高次の畳み込み演算回路を構成することが
できるようになっている。また、このＤＳＰを複数力ス
ケード接続して畳み込み演算回路を構成した場合、第１
実施例の場合と同様、畳み込み演算用の係数を第１段目
のＤＳＰ→第２段目のＤＳＰ→・・・というように正方
向にシフトすることができる他、第ｎ段目のＤＳＰ→第
ｎ−１段目のＤＳＰ→・・・というように逆方向へも畳
み込み演算用の係数をシフトすることができるようにな
っている。また、畳み込み演算用の係数列の任意の位置
の係数を新たな係数に置き換えることができるようにな
っている。 係数制御部２０ａには、前述した第１実施例の構成に加
えて、後段のＤＳＰからシフトされてくる係数データを
取り込むためのインターフェース回路ＩＰ３、および前
段のＤＳＰに係数データを供給するためのインターフェ
ース回路ＩＦ４が設けられている。インターフェース回
路ＩＦ３は、インターフェース回路ＩＦ＋と同様、外郎
から供給されるシリアルデータをパラレルデータに変換
するためのシフトレジスタＳＦ３を有する。インターフ
ェース回路ＩＰ４は前段のＤＳＰに対して係数を出力す
るために設けられたものであり、レジスタＲＥＧ４およ
びシフトレジスタＳＦ４を有する。レジスタＲＥＧ４の
ロード端子ＬＤには図示してない係数入出力制御部から
制御信号ＴＭ３が供給され、クロツク端子にはマスタク
ロツクＭＣＬＫが供給される。また、シフトレジスタＳ
Ｆ４のクロツク端子にはンフトクロツクＳ　ＣＬＫが供
給され、シフト制御端子Ｓ／Ｌのレベルは図示してない
係数入出力制御部によって切り換えられる。 また、第１図におけるセレクタＳＥＬＩがセレクタＳＥ
Ｌ　３に置き換えられており、このセレクタＳＥＬ３の
出力が係数シフトレジスタＣＳＲの第１段目レジスタＭ
１に入力されるようになっている。セレクタＳＥＬ３は
、第０〜第３までの４つの入力端を有しており、第０入
力端にはセレクタＳＥＬ４の出力が、第１入力端にはレ
ジスタＲＥＧＩの出力が、第２入力端には係数シフトレ
ジスタＣＳＨの第（ｎ−１）段目レジスタＭｎ−＋の出
力が、第３入力端にはレジスタＲＥＧ３の出力が、各々
、供給される。また、セレクタＳＥＬ３のセレクト端子
Ｓ，，Ｓ．には、図示してない係数入出力制御部から出
力される制御情報’ｒＭ＋ｂ．’ｒＭ＋ａが、セレクト
情報として各々供給される。レジスタＲＥＧ３のクロツ
ク端子にはマスタクロツクＭＣＬＫが供給され、ロード
端子ＬＤには制御信号ＴＭ３が与えられる。この制御信
号Ｔ　Ｍ　３は、図示してない係数入出力制御部によっ
て切換制御が行われ、“０”に切り換えられると、シフ
トレジスタＳＦ３の記憶内容がマスタクロツクＭＣＬＫ
に同期してレジスタＲＥＧ３に書き込まれる。セレクタ
ＳＥＬ４には、セレクタＳＥＬ２の出力および外郎から
の係数データが入力される。これらのデータは、セレク
ト端子Ｓに供給される制御情報ＴＭ．に対応して選択さ
れる。 以下、このＤＳＰの動作を説明する。 〈通常の畳み込み演算動作〉 通常の畳み込み演算動作を行う場合、制御信号Ｔ　Ｍ　
＋　ａ　，　Ｔ　Ｍ　＋　ｂ　，　Ｔ　Ｍ　ｅ　，　Ｔ
　Ｍ　４か共に“０″とされる。 この結果、係数レジスタＣＳＨの最終段レジスタ２５ Ｍｎの出力は、セレクタＳＥＬ２，ＳＥＬ４，ＳＥＬ３
を介して係数レジスタＣＳＨの第１段目レジスタＭ，に
入力される。従って、前述の第１実施例と同様、係数レ
ジスタＣＳＨに記憶された係数列は、１サンプリング周
期毎に一巡し、畳み込み演算部１０に供給される。 〈係数列の先頭に新たな係数を付加する場合〉この場合
、前述の第１実施例と同様の動作が行われる。まず、制
御信号ＴＭ．ａが１サンプリング周期に亙って“ｌ”と
される。この間、レジスタＲＥＧＩの出力がセレクタＳ
ＥＩ，３によって選択されるので、係数シフトレジスタ
ＣＳＲおよびレジスタＲＥＧＩからなるｎ＋１段のレジ
スタによって係数列０１〜Ｃｎの循環シフトが行われる
。そして、新たなサンプリング周期に切り換わると、制
御信号Ｔ　Ｍ　ｔがマスククロツクＭＣＩ，Ｋの１周期
相当の期間”１”とされ、この時点でインターフェース
回路ＩＦＩを介してレジスタＲＥＧ２に書き込まれた係
数データＣ。がセレクタＳＥＬ　２によって選択され、
畳み込み演算部１０に供給されると２６ 共にセレクタＳＥＬ４およびＳＥＬ３を介し係数レジス
タＣＳＨの第１段目レジスタＭ，に入力される。そして
、次のマスタクロツタＭＣＬＫの立ち上がりに同期して
係数データＣ。が係数シフトレジスタＣＳＨに書き込ま
れる。 く係数列の最後尾に新たな係数を付加する場合〉第５図
は、係数列の最後尾に新たな係数を付加する場合におけ
る係数制御部２０ａの動作を説明するタイムチャートで
ある。また、第６図（ａ）〜（ｌ）は、第５図のタイム
チャートの期間（ａ）〜（ｉ）における係数制御部２０
ａの各部の状態を示したものである。この動作を行う場
合、制御信号ＴＭ，およびＴＭ４のレベルは常に“０”
に保たれる。このため、セレクタＳＥＬ２では常に係数
シフトレジスタＣＳＨの最終段レジスタＭｎの出力が選
択され、セレクタＳＥＬ２の出力は常にセレクタＳＥＬ
４を介してセレクタＳＥＬ３に入力される。 なお、第６図（ａ）〜（ｉ）においては、セレクタＳＥ
Ｌ４の図示が省略されている。以下、第５図および第６
図を参照し、係数制御部２０ａの動作を説明する。 係数変更指示が係数入出力制御部に入力されると、サン
プリング周期の切り換わりタイミングに同期して、シフ
トレジスタＳＦ３のクロツクインヒビット端子ＣＩのレ
ベルが“０”に切り換えられ、後段のＤＳＰからの係数
データＣ　ｎ＋，が１ビットずつシリアルにシフトレジ
スタＳＦ３に書き込まれる（サンプリング周期Ｔｍ）。 そして、ｌワード分の入力が終了すると、端子ＣＩのレ
ベルは“Ｉ”に切り換えられ、シフト動作が停止される
。 新たなサンプリング周期Ｔｌｌｌ”ｌに切り換わり、第
１発目のマスタク口ツタＭＣＬＫが入力されると、レジ
スタＭ　ｎ　＝　Ｍ　＋の記憶内容は、各々、ＣＩ〜Ｃ
ｎとなる｛第６図（ｄ）参照｝。また、この時、制御信
号Ｔ　Ｍ　＋　ｂが“１”に切り換えられ、制御信号Ｔ
Ｍ３が“０“に切り換えられる。 そして、制御信号ＴＭ３はマスタクロックＭＣＬＫの１
周期相当の期間〔期間（ｄ）｝“０”に保たれ、レジス
タＲＥＧ３およびＲＥＧ４におけるパラレルデータ書込
動作がスタンバイされる。そして、マスタクロツクＭＣ
ＬＫが立ち上がると、シフトレジスタＳＦ３に取り込ま
れた後段のＤＳＰからの係数データＣｎ＋＋がレジスタ
ＲＥＧ３に書き込まれる｛第６図（ｅ月と共に期間（ｄ
）においてセレクタＳＥＬ　２から出力されていた係数
データＣ１がレジスタＲＥＧ４に書き込まれる。そして
、制御情報ＴＭ３は“ｌ”に復帰し、以後、マスタクロ
ツクＭＣＬＫが入力されても、レジスタＲＥＧ３は係数
データＣｎ＋＋を保持し、レジスタＲＥＧ４は係数デー
タＣ，を保持する。また、この時点においてシフトレジ
スタＳＦ４のシフト制御端子Ｓ／Ｌのレベルは“０”で
あり、レジスタＲＥＧ４に書き込まれた係数データＣＩ
は、その後のシフトクロツクＳＣＬＫに同期してシフト
レジスタＳＦ４に書き込まれる。 一方、制御信号ＴＭ，ｂは、サンプリング周期Ｔ　ｍ　
＋　＋の間“ビに保たれる。また、サンプリング周期Ｔ
ｍ＋＋における第１発目〜第ｎ−１発目のマスククロツ
クＭＣＬＫが入力される期間｛期間（ｄ）〜（『）｝は
、制御信号Ｔ　Ｍ　＋　ａが“０”に保たれる。従つて
、この期間｛（ｄ）〜（ｆ）｝、レジスタＭｎ−，の出
力がセレクタＳＥＬ３によって選択されてレジスタＭ，
に入力される。ここで、期間（ｄ）においてセレクタＳ
ＥＬ　２から出力される係数０１は、レジスタＭ１に入
力されず、係数列からは除外される。 そして、期間（ｄ）〜（ｆ）において、レジスタＭ，〜
Ｍ　ｎ　−　ＩおよびセレクタＳＥＬ３によって構成さ
れるｎ−１段の循環型シフトレジスタによって、係数列
Ｃ２〜Ｃｎの循環シフトが行イっれる。また、この間、
レジスタＭｎ−，の出力がレジスタＭｎによってマスタ
クロツクＭＣＬＫの１周期相当遅延され、セレクタＳＥ
Ｌ　２を介して畳み込み演算郎１０に出力される。そし
て、期間Ｃｆ）において、レジスタＭ　ｎ　−　，　〜
Ｍ　，の記憶内容は、Ｃ　ｎ，　Ｃ　，〜Ｃ　ｎ−，と
なる。 そして、第ｎ発目のマスタクロツクＭ　Ｃ　Ｌ　Ｋが立
ち上がることにより、レジスタＭ　ｎ　−　，〜Ｍ１の
記憶内容は、０２〜Ｃｎとなる｛期間（ｇ）｝。また、
この時、制御信号ＴＭ，ａが“１″に切り換えられる。 この結果、レジスタＲＥＧ３の出力がセレクタＳ３０ ＥＬ３によって選択され、レジスタＲＥＧ３に記憶され
た係数データＣ　ｎ＋，がレジスタＭ１に与えられる。 　そして、新たなサンプリング周期Ｔ　Ｉｌｌ＋２に切
り換わるき、第１発目のマスタクロツクＭＣＬＫが立ち
上がると共に制御信号ＴＭ＋ａおよびＴＭ．ｂは共に“
０”に切り換えられる。この時、係数データＣｎ＋，が
レジスタＭ，に書き込まれ、結局、レジスタＭ　ｎ　＝
　Ｍ　ｌの各記憶内容は、Ｃ，〜Ｃ　ｎ　＋　＋となる
｛第６図（ｈ）参照｝。そして、以後、係数シフトレジ
スタＣＳＲ，セレクタＳＥＬ４およびＳＥＬ３によって
構成されるｎ段の循環型シフトレジスタによって、係数
列Ｃ，〜Ｃ　ｎ＋，の循環シフトが行われ、畳み込み演
算部１０に供給される。また、サンプリング周期Ｔ　ｒ
ｎ＋ｐにおいて、シフトレジスタＳＦ４のシフト制御端
子Ｓ／Ｌのレベルは“Ｉ”に切り換えられ、係数データ
Ｃ，が１ビットずつシリアルに前段のＤＳＰに送られる
。そして、前段のＤＳＰでは、上述と同様の動作が行わ
れ、係数データＣＩが係数列の最後尾に付加される。 〈係数列の任意の位置を新たな係数に置き換える場合〉 このＤＳＰでは、係数列における所望の位置の係数を外
部からの入力情報によって置き換えることができる。こ
の場合、外部からの入力された係数がセレクタＳＥＬ４
の第Ｉ入力端に与えられる。 そして、制御信号ＴＭ＋ａ，ＴＭ＋ｂ　ＴＭｔおよびＴ
Ｍ４を共に“Ｏ”に保った状態で係数の循環シフトが行
われ、該循環シフト動作中、係数置き換えを行う位置に
対応したタイミングで制御信号ＴＭ．が“１”に切り換
えられ、セレクタＳＥＬ４およびＳＥＬ３を介して新た
な係数がレジスタＭ．に書き込まれる。 例えば、係数列Ｃ　＋−Ｃ　ｎの内、係数０２を外部か
らの係数、例えばＣａによって置き換える場合、第６図
（ｂ）に示すように、係数シフトレジスタＣＳＲの最終
段レジスタＭｎの記憶内容がＣ，となる期間に制御信号
Ｔ　Ｍ　４を“１”とし、係数Ｃ，の代わりに係数Ｃａ
がセレクタＳＥＬ４によって選択されるようにする。こ
のようにすることで、係数Ｃａが係数Ｃ，の後の係数と
して係数シフトレジスタＣＳＨに書き込まれる。

【第３実施例】 第７図はこの発明の第３実施例によるデジタル信号処理
回路の構成を示すブロック図である。 第７図において、１０１は外部から入力される畳み込み
演算用係数を一時記憶するＲＡＭ（ランダムアクセスメ
モリ）である。また、１０２は、前述の第１実施例およ
び第２実施例において、係数シフトレジスタＣＳＲによ
って行われた係数シフト動作を行うために設けられた記
憶容量ｎ（ｎは整数）ワードのＲＡＭである。 セレクタＳＥＬ　６は、第０および第１入力端に「０」
、第２入力端に「＋１」、第３入力端に「−１」が入力
されると共に、図示しない係数入出力制御部によって発
生される制御信号ＴＭ．およびＴ　Ｍ　２がセレクタ情
報として入力される。加算器ＦＡＩにはセレクタＳＥＬ
　６の出力が被加算入力Ａとして入力される。レジスタ
ＲＥＧＩＩは、ロード端子ＬＤに同期信号ＳＹＮＣが入
力され、加算器ＦＡＩの出力が入力データとして入力さ
れる。同期信号ＳＹＮＣは、図示しない係数入出力制御
部によって、サンプリング周期の切り換わり毎にアサー
トされ、この結果、加算器ＦＡＩの出力がマスタクロッ
クＭＣＬＫに同期してレジスタＲＥＧＩ１に取り込まれ
る。そして、レジスタＲＥＧＩＩの保持データは加算器
ＦＡＩに被加算入力Ｂとして入力される。カウンタＣＮ
ＴはマスタクロツクＭＣＬＫをカウントするｎ進カウン
タであり、同期信号ＳＹＮＣによってカウント値がクリ
アされる。レジスタＲＥＧＩＩの保持データとカウンタ
ＣＮＴのカウント値は加算器ＦＡ２によって加算される
。ここで、加算器ＦＡ２における加算結果は「０」〜ｒ
ｎ　−　Ｉ　Ｊの範囲に制限されて出力される。 すなわち、加算結果がｎ，ｎ＋１，・・・である場合、
加算器ＦＡ２の出力は「０」、「ｌ」、・・となり、加
算結果が「一１」、「−２」、・・・である場合は出力
はｒｎ　−　Ｉ　Ｊ、ｒｎ　−　２　Ｊ、・・・となる
。そして、加算器ＦＡ２の出力がアドレス情報ＡＤＨと
してＲＡＭ　＋０２に供給される。 ＲＥＧ　１　２は前段のＤＳＰからインターファース回
路ＩＦＩを介してシフトされてくる係数データを取り込
むためのレジスタ、ＲＥＧＩ３は次段のＤＳＰからイン
ターファース回路ＩＦ３を介してシフトされてくる係数
データを取り込むためのレジスタである。 ＲＡＭＩＯ＋，１０２およびレジスタＲＥＧ　１２，Ｒ
ＥＧ１３は、各々、イネーブル端子ＯＥを有しており、
各出力端は共通接続され、畳み込み演算郎１０における
乗算器ＭＸ（第１図参照）の入力端に接続されると共に
、インターフェース回路ＩＰ２およびＩＦ４の各入力端
に接続される。そして、デコーダＤＥＣおよびＮＯＲゲ
ートＮＲＩにより、ＲＡＭＩＯ＋，１０２およびレジス
タＲＥＧ　Ｉ　２，ＲＥＧ　Ｉ　３の各出力は、　　制
御信号ＴＭ＋ａおよびＴＭ，ｂの状態に応じて排他的に
イネーブル状態となるように制御される。 すなわち、制御信号（　Ｔ　Ｍ　＋　ｂ　，　Ｔ　Ｍ　
ｌａ）が（０．０）の場合、デコーダＤＥＣの第０出力
端が“０”になってＲＡＭ１０２のみが出力イネーブル
状態、他は出力はハイインピーダンス状態となる。この
場合、ＮＯＲゲートＮＲＩの出力は“１”となり、ＲＡ
Ｍ１０２は読出モードとなる。　　　また、制御信号（
Ｔ　Ｍ　，ｂ，　Ｔ　Ｍ　Ｉ８）が（０　．　１　）の
場合はＲＡＭ　Ｉ　０　１のみが出力イネーブル状態と
なり、（１．０）の場合はレジスタＲＥＧ　Ｉ　２のみ
が出力イネーブル状態となり、（１．１）の場合はレジ
スタＲＥＧ　ｌ　３のみが出力イネーブル状態となる。 これらの場合、ＮＯＲゲートＮＲＩの出力は“０“とな
り、レジスタＲＥＧ・１２、ＲＥＧ　Ｉ　３、　　ある
いはＲＡＭ１０１のいずれかの出力データがＲＡＭＩＯ
２に書き込まれる。 他の各部は前述の第２実施例と同様な構成である。ただ
し、インターフェース回路ＩＦ’４におけるレジスタＲ
ＥＧ４のロード端子ＬＤには制御信号ＴＭ．が入力され
、インターフェース回路ＩＦ２におけるシフトレジスタ
ＳＦ２のシフト制御端子Ｓ／Ｌには同期信号ＳＹＮＣが
入力される。 以下、このＤＳＰの動作を説明する。 〈通常の畳み込み演算動作〉 各サンプリング周期において、第１発目のマスタクロツ
クＭＣＬＫが出力される１周期相当の期間、制御信号Ｔ
Ｍ．が“０”とされる。この結果、その時点においてＲ
ＡＭ　Ｉ　０　２から出力される係数がインターフェー
ス回路ＩＰ４のレジスタＲＥＧ４に取り込まれ、その後
、シフトレジスタＳＦ４によって前段のＤＳＰにシリア
ル転送される。 また、各サンプリング周期において、第ｎ発目のマスタ
クロックＭＣＬＫが出力される１周期相当の期間、同期
信号ＳＹＮＣが“０”とされる。この結果、その時点に
おいてインターフェース回路ＩＦ３に取り込まれた次段
のＤＳＰからの係数がレジスタＲＥＧ　Ｉ　３に書き込
まれる（以上、第８図および第９図参照）。これらの動
作は、通常の畳み込み演算モードの場合のみでなく、後
述するＲＡＭＩ０２の係数列を変更する各動作モードの
いずれにおいても共通に行われる。 さて、通常の畳み込み演算動作を行う場合、制御信号Ｔ
　Ｍ　Ｉａ＋　Ｔ　Ｍ　．ｂは共に“０”とされ、ＲＡ
Ｍ１０２は続出モードとされる。また、制御情報ＴＭ，
．ＴＭ３が共に“０”とされ、セレクタＳＥＬ　６によ
って「０」が選択されて加算器ＦＡＩ入力される。この
ため、レジスタＲＥＧＩ１は常に一定値（例えば「０」
）を保持する。そして、各サンプリング周期毎に、カウ
ンタＣＮＴのカウント値は「０」〜ｒｎ−Ｉ　Ｊを繰り
返し、このカウント値が加算器ＦＡ２を介してアドレス
情報ＡＤＨとしてＲＡＭ１０２に供給される。このため
、各サンプリング周期毎に、ＲＡＭ１０２の第０番地〜
第ｎ−１番地に記憶された係数Ｃ＋−Ｃｎが順次読み出
され、乗算器ＭＸに供給される。 く係数列の先頭に新たな係数を付加する場合〉この場合
の動作を第８図に示すタイムヂャートを参照して説明す
る。なお、以下の説明では、初期状態において、レジス
タＲＥＧＩ＋には「０」が保持され、ＲＡＭ　Ｉ　０　
２の第０番地〜第ｎ−ｌ番地には、係数Ｃ，〜Ｃｎが記
憶されているものとする。 上述したように、各サンプリング周期の第ｎ発目のマス
タクロックＭＣＬＫが出力される１周期において、その
時点におけるＲＡＭＩ０２の出力がインターフェース回
路ＩＦ２に取り込まれ、次段のＤＳＰのインターフェー
ス回路ＩＦＩに転送される。この場合、当該時点におけ
るアドレス情報ＡＤＨはｒｎ　−　Ｉ　Ｊであるので、
係数Ｃｎが次段のＤＳＰへと送られる。 さて、サンプリング周期Ｔｍにおける第ｎ発目のマスタ
クロックＭＣＬＫが出力される１周期の期間、制御信号
Ｔ　Ｍ　ｔおよびＴＭ３が共に“ビとされると、セレク
タＳＥＬ　６によって「−１」が選択されて加算器ＦＡ
Ｉに入力され、加算器ＦＡＩの出力が１−１」となる。 次にサンプリング周期Ｔｍ＋＋に切り換わると、加算器
ＦＡＩの出力「−１」がマスククロツタＭＣＬＫに同期
してレジスタＲＥＧＩＩに取り込まれる。また、制御信
号’ｒＭ，，ＴＭｓは共に“０”に戻り、加算器ＦＡＩ
の被加算入力Ａは「０」になる。 そして、以後、レジスタＲＥＧＩＩはデータ「１」を維
持する。 また、サンプリング周期Ｔ　ｍ　＋　＋において、第１
発目のマスタクロックＭＣＬＫが立ち上がると、制御信
号ＴＭ１ｂが“１”とされ、レジスタＲＥＧ１２がイネ
ーブルされると共にＲＡＭｌ０２が書込モードとなる。 この結果、その時点においてインターフェース回路ＴＦ
’ｌを介してレジスタＲＥＧｌ２に取り込まれていた前
段のＤＳＰからの係数Ｃ。が、乗算器ＭＸに供給される
と共に、ＲＡＭ１０２に書き込まれる。また、この時点
でカウンタＣＮＴのカウント値が「０」であるため、係
数ＣｏがＲＡＭｌ０２の第ｎ−１番地に書き込まれる。 そして、サンプリング周期Ｔ　ｒａ＋ｔ以降、アドレス
情報ＡＤＲがｒｎ　−　Ｉ　Ｊ、「０」、・・・、ｒｎ
　−　２　Ｊと切り換えられ、係数列Ｃ。％ＣＩ、・・
・、Ｃｎ−＋が順次乗算器ＭＸへ供給される。 〈係数列の最後尾に新たな係数を付加する場合〉この場
合の動作を第９図を参照して説明する。 なお、以下の説明においても、初期状態において、レジ
スタＲＥＧＩＩには「０」が保持され、ＲＡＭ１０２の
第θ番地〜第ｎ−１番地には、係数０１〜Ｃｎが記憶さ
れているものとする。 上述したように、サンプリング周期Ｔｍの第１発目のマ
スタクロツクＭＣＬＫが出力される期間、その時点にお
けるＲＡＭ　ｌ　０　２の出力がインターフェース回路
ＩＦ４に取り込まれ、前段のＤＳＰに転送される。この
場合、当該時点におけるアドレス情報ＡＤＨが「０」で
あるので、係数Ｃ。が萌段のＤＳＰへと送られる。 そして、サンプリング周期Ｔｍにおける第ｎ発目のマス
ククロツクＭＣＬＫが出力される１周期の期間、制御信
号ＴＭ３が“！”とされると、セレクタＳＥＬ６によっ
て「＋１１が選択されて加算器ＦＡＩに入力され、加算
器ＦＡＩの出力が「＋１」となる。 次にサンプリング周期Ｔｍ＋，に切り換わると、加算器
Ｆ’ＡＩの出力「＋Ｉ」がマスタクロツクＭＣＬＫに同
期してレジスタＲＥＧＩＩに取り込まれる。また、制御
信号ＴＭ．は“０”に戻り、加算器ＦＡＩの被加算入力
Ａは「０」になる。そして、以後、レジスタＲＥＧＩ１
はデータ「＋Ｉ」を維持する。従って、サンプリング周
期Ｔｍ＋＋において、マスククロツクＭＣＬＫの第１発
目から第ｎ−１発目までが出力される期間、アドレス情
報ＡＤＨは、ｒｌＪ、「２」、・・・、Ｉｎ　−　Ｉ　
Ｊと切り換えられ、ＲＡＭ１０２から係数Ｃ２〜Ｃｎが
順次読み出され、乗算器ＭＸに供給される。 そして、マスタクロツクＭＣＬＫの第ｎ発目が立ち上が
ると、制御信号ＴＭＩａおよびＴＭＩｂが共に“１”と
され、レジスタＲＥＧ　Ｉ　３がイネーブルされると共
にＲＡＭ　ｌ　０　２が書込モードとなる。 この結果、その時点においてインターフェース回路ＩＦ
３を介してレジスタＲＥＧ　Ｉ　３に取り込まれていた
次段のＤＳＰからの係数Ｃ　ｎ＋＋が、乗算器ＭＸに供
給されると共に、ＲＡＭ＋０２に書き込まれる。また、
この時点において、アドレス情報ＡＤＨは「０」となっ
ており、係数Ｃｎ＋＋がＲＡＭｌ０２の第０番地に書き
込まれる。 そして、サンプリング周期Ｔｍ＋２以降、アドレス情報
ＡＤＨがｒｌＪ、「２」、・・・、Ｉｎ−．ＩＪ、「０
」と切り換えられ、係数列Ｃ，、・・・、Ｃ　ｎｚ　Ｃ
　ｎ＋，が順次乗算器ＭＸへ供給される。 く係数列の任意の位置を新たな係数に置き換える場合〉 この場合、係数変更を行おうとする位置に応じたタイミ
ングで制御信号ＴＭ，ｂが“０”、Ｔ　Ｍ　＋　ａが“
１”に切り換えられる。この結果、ＲＡＭＩＯＩがイネ
ーブルされ、ＲＡＭＩＯＩの続出データが、その時点に
おいてアドレス情報ＡＤＨによって指定されるＲＡＭＩ
０２の記憶番地に、新たな係数として書き込まれる。

【応用例】

このＤＳＰは係数シフトレジスタＣＳＲへの係数入力が
容易であるため、畳み込み演算以外の各種信号処理への
応用が可能である。 第１の応用として、シミュレーションへの応用が挙げら
れる。この場合、予めシミュレーションを行おうとする
回路にインパルスを入力し、その応答波形をサンプリン
グ後、Ａ／Ｄ変換し、インパルス応答のサンプルデータ
ｈ（ｋ）（ｋ＝　１　−ｎ）｛ただし、この場合、ｈ（
１）がインパルス入力後の最初のサンプルデータである
。｝を予め得ておく。 そして、このサンプルデータｈ（ｋ）（ｋ−　１　−ｎ
）を、このＤＳＰに係数配列として書き込む。ただし、
この場合、ｈ（１）〜ｈ（ｎ）が各々係数Ｃ，〜Ｃｎと
して書き込まれるように、サンプルデータｈ　（ｋ）　
（ｋ１＝ｎ）を時間の流れと逆の方向に対応した配列で
ＤＳＰに書き込む（係数列の先頭に係数を付加していく
場合）。このようにすることで、このＤＳＰではインパ
ルス応答のサンプルデータｈ（！）〜ｈ（ｎ）による畳
み込み演算が行われ、インパルス応答を採取した元の回
路と同等の信号処理が行われる。 また、第２の応用として、自己相関係数の算出への応用
が挙げられる。この場合、自己相関を行おうとする信号
系列ＸＩ，Ｘ２，・・・を、このＤＳＰに対し、畳み込
み演算用の乗算係数Ｃ，，Ｃｔ，・・・として転送した
後、同じ信号系列を今度は畳み込み演算を施す入力デジ
タル信号として入力する。このようにすることで、同一
の信号系列同志の畳み込み演算が行われ、該演算結果、
すなわち、自己相関係数が求められて出力される。 「発明の効果」 以上説明したように、この発明によれば、畳み込み演算
用係数を容易に書き込むことができ、各種信号処理に柔
軟に対応し得るＤＳＰを実現することができるという効
果がある。また、この発明によるＤＳＰを複数カスケー
ド接続した場合、畳み込み演算用係数を各ＤＳＰ間でシ
フトさせることができるので、大規模であり、かつ、係
数変更が容易な畳み込み演算装置を実現することができ
るという効果が得られる。

【図面の簡単な説明】

第１図はこの発明の第１実施例によるデジタル信号処理
回路の構成を示すブロック図、第２図は同実施例の動作
を示すタイムチャート、第３図は同実施例の動作時にお
けるレジスタ類の記憶内容を示す図、第４図はこの発明
の第２実施例によるデジタル信号処理回路の構成を示す
ブロック図、第５図は同実施例の動作を示すタイムチャ
〒ト、第６図は同実施例の動作時におけるレジスタ類の
記憶内容を示す図、第７図はこの発明の第３実施例によ
るデジタル信号処理回路の構成を示すプロック図、第８
図および第９図は同実施例の動作を示すタイムチャート
である。 １０・・・・・・畳み込み演算部、２０，２０ａ・・・
・・・係数制御部、ＣＳＲ・・・・・・係数シフトレジ
スタ、３０・・・・・・係数入出力制御部、ｒＦＩ〜Ｉ
Ｆ４・・・・・・インターフェース回路、１０２・・・
・・・ＲＡＭ，ＳＥＬ６・・・・・セレクタ、ＦＡＩ，
ＦＡ２・・・・・・加算器、ＲＥＧＩ１，ＲＥＧ１２，
ＲＥＧ１３・・・・・・レジスタ、ＣＮＴ・・・・・・
カウンタ、ＤＥＣ・・・・・・デコーダ。

Claims (3)

【特許請求の範囲】
1. （１）順次入力される入力データのサンプル列を過去一
   定時間分記憶し、該記憶された入力データのサンプル列
   に所定の係数データ列を畳み込むデジタル信号処理回路
   において、前記係数データ列の各データ値を変更可能に
   記憶する記憶手段と、 前記記憶手段におけるデータ入出力形式を先入先出形式
   あるいは循環形式のいずれかに切換制御する制御手段と
   、 前記記憶手段におけるデータ入出力形式が循環形式であ
   る時、前記記憶された入力データのサンプル列に該記憶
   手段から順次出力される係数データ列を畳み込む演算手
   段と、 前記記憶手段におけるデータ入出力形式が先入先出形式
   である時、当該記憶手段と外部との間のを具備すること
   を特徴とするデジタル信号処理回路。
2. （２）順次入力される入力データのサンプル列を過去一
   定時間分記憶し、該記憶された入力データのサンプル列
   に所定の係数データ列を畳込むデジタル信号処理回路に
   おいて、 複数の記憶セルを有し、係数データが循環シフトするよ
   うに各記憶セルの入出力制御を行うようにしたシフトレ
   ジスタと、 前記循環シフトを行う記憶セル数を切り換える切換回路
   と、 前記シフトレジスタの所定の記憶セルから前記係数デー
   タを順次読み出し、該読み出された係数データ列と前記
   記憶された入力データのサンプル列との畳み込みを行う
   演算回路と、 外部から与えられる係数データを前記シフトレジスタの
   所定の記憶セルに書き込む書込回路と、前記シフトレジ
   スタの所定の記憶セルに記憶された係数データを外部に
   出力する出力回路とを具備することを特徴とするデジタ
   ル信号処理回路。
3. （３）順次入力される入力データのサンプル列を過去一
   定時間分記憶し、該記憶された入力データのサンプル列
   に所定の係数データ列を畳込むデジタル信号処理回路に
   おいて、 前記係数データ列の各データ値を記憶するランダムアク
   セスメモリと、 前記ランダムアクセスメモリのデータ書込読出アドレス
   を制御し、該ランダムアクセスメモリにおけるデータ入
   出力形式を先入先出形式あるいは循環読出形式のいずれ
   かに切換制御する制御回路と、 前記記憶された入力データのサンプル列に前記ランダム
   アクセスメモリから順次循環読出される係数データ列を
   畳み込む演算回路と、 前記ランダムアクセスメモリにおけるデータ入出力形式
   が先入先出形式である時、当該ランダムアクセスメモリ
   と外部との間の係数データ列の入出力を媒介する外部入
   出力回路とを具備することを特徴とするデジタル信号処
   理回路。