JPH0767063B2 - デジタル信号処理回路 - Google Patents
デジタル信号処理回路Info
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- JPH0767063B2 JPH0767063B2 JP2013387A JP1338790A JPH0767063B2 JP H0767063 B2 JPH0767063 B2 JP H0767063B2 JP 2013387 A JP2013387 A JP 2013387A JP 1338790 A JP1338790 A JP 1338790A JP H0767063 B2 JPH0767063 B2 JP H0767063B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
Description
「産業上の利用分野」 この発明はデジタルオーディオ機器等に用いて好適なデ
ジタル信号処理回路に関する。 「従来の技術」 所定周期毎に１ワードずつ到来するデジタル信号を順次
記憶し、当該時点に至るまでの所定期間内に記憶された
各デジタル信号の畳み込み演算を行うDSP（デジタル信
号処理回路）が知られている。この種のDSPは、デジタ
ル信号に対するフィルタ処理、残響付与処理等、多彩な
信号処理に用いられる。信号処理の種類が固定なDSPあ
るいは小規模な畳み込み演算を行うDSPの場合、予め畳
み込み演算用の係数をROM（リードオンリメモリ）に記
憶しておき、このROMから順次係数を読み出して畳み込
み演算を行うようにした構成のものが多い。 「発明が解決しようとする課題」 ところで、例えば残響効果付与等を行う音響用DSPにお
いては、音響空間の条件に対応して畳み込み演算用の係
数の変更が必要である。同様に、他の各種用途において
も、畳み込み演算用の係数の変更が要求されることが多
い。このような要求に応えることが可能なDSPとして、
畳み込み演算用係数の記憶手段としてRAM（ランダムア
クセスメモリ）を備えた構成のものがある。この種のDS
Pによれば、RAMに記憶する係数を変更することにより、
各種信号処理を行うことができる。しかし、この場合、
各係数毎にRAMの書き込み先アドレスを指定する必要が
あり、係数設定操作が面倒であるという問題があった。
また、大規模な畳み込み演算を行うDSPを実現しようと
する場合、DSPを複数のLSIに分割して実現することがあ
る。この場合、一連の畳み込み演算用係数を各LSIに分
配し、かつ、分配された個々の係数毎にDSP外部のコン
トロール回路が係数書込の制御を行う必要があった。 この発明は上述した事情に鑑みてなされたもので、畳み
込み演算用係数を容易に書き込むことができ、各種信号
処理を行うことが可能なDSPを提供することを目的とし
ている。 「課題を解決するための手段」 第１の発明は、順次入力される入力データのサンプル列
を過去一定時間分記憶し、該記憶された入力データのサ
ンプル列に複数の係数データからなる係数データ列を畳
み込むデジタル信号処理回路において、 前記係数データを変更可能に記憶する記憶手段と、 前記記憶手段から各係数データを順次読み出すと共に、
係数書込みの指示および新たな係数データが与えられた
場合には、前記係数データ列の１つの係数データを外部
へ出力すると共にこの外部へ出力された係数データの分
だけ詰めるように残った係数データがシフトされかつ前
記新たな係数データが追加された係数データ列を前記記
憶手段に書き込む係数制御手段と、 前記記憶された入力データのサンプル列に前記記憶手段
から順次読み出される係数データ列を畳み込む演算手段
と を具備することを特徴とするデジタル信号処理回路を要
旨とする。 第２の発明は、順次入力される入力データのサンプル列
を過去一定時間分記憶し、該記憶された入力データのサ
ンプル列に複数の係数データからなる係数データ列を畳
込むデジタル信号処理回路において、 複数の記憶セルを有し、係数データが循環シフトするよ
うに各記憶セルの入出力制御を行うようにしたシフトレ
ジスタと、 前記循環シフトを行う記憶セル数を切り換える切換回路
と、 前記シフトレジスタの所定の記憶セルから前記係数デー
タを順次読み出し、該読み出された係数データ列と前記
記憶された入力データのサンプル列との畳み込みを行う
演算回路と、 外部から与えられる係数データを前記シフトレジスタの
所定の記憶セルに書き込む書込回路と、 前記シフトレジスタの所定の記憶セルに記憶された係数
データを外部に出力する出力回路と を具備することを特徴とするデジタル信号処理回路を要
旨とする。 第３の発明は、順次入力される入力データのサンプル列
を過去一定時間分記憶し、該記憶された入力データのサ
ンプル列に所定個数の係数データからなる係数データ列
を畳込むデジタル信号処理回路において、 前記各係数データを記憶するランダムアクセスメモリ
と、 前記ランダムアクセスメモリから前記各係数データを順
次循環的に読み出すと共に、係数書込みの指示および新
たな係数データが与えられた場合には、前記係数データ
列の先頭または末尾の係数データを外部へ出力すると共
にこの外部へ係数データの代りに前記新たな係数データ
を前記ランダムアクセスメモリへ書き込むと共に該新た
な係数データが末尾または先頭の係数データとして読み
出されるように前記ランダムアクセスメモリから係数デ
ータの読み出しを開始する初期アドレスを変更する係数
制御手段と、 前記記憶された入力データのサンプル列に前記ランダム
アクセスメモリから順次読み出される係数データ列を畳
み込む演算手段と を具備することを特徴とするデジタル信号処理回路を要
旨とする。 「作用」 上記第１乃至第３の発明によれば、係数書込みの指示お
よび新たな係数データが与えられた場合には、係数デー
タ列の１つが外部へ出力されると共にこの外部へ出力さ
れた係数データの分だけ詰めるように並びがシフトしか
つ新たな係数データが追加された係数データ列が畳み込
み演算のための係数データ列として記憶される。 「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。
ジタル信号処理回路に関する。 「従来の技術」 所定周期毎に１ワードずつ到来するデジタル信号を順次
記憶し、当該時点に至るまでの所定期間内に記憶された
各デジタル信号の畳み込み演算を行うDSP（デジタル信
号処理回路）が知られている。この種のDSPは、デジタ
ル信号に対するフィルタ処理、残響付与処理等、多彩な
信号処理に用いられる。信号処理の種類が固定なDSPあ
るいは小規模な畳み込み演算を行うDSPの場合、予め畳
み込み演算用の係数をROM（リードオンリメモリ）に記
憶しておき、このROMから順次係数を読み出して畳み込
み演算を行うようにした構成のものが多い。 「発明が解決しようとする課題」 ところで、例えば残響効果付与等を行う音響用DSPにお
いては、音響空間の条件に対応して畳み込み演算用の係
数の変更が必要である。同様に、他の各種用途において
も、畳み込み演算用の係数の変更が要求されることが多
い。このような要求に応えることが可能なDSPとして、
畳み込み演算用係数の記憶手段としてRAM（ランダムア
クセスメモリ）を備えた構成のものがある。この種のDS
Pによれば、RAMに記憶する係数を変更することにより、
各種信号処理を行うことができる。しかし、この場合、
各係数毎にRAMの書き込み先アドレスを指定する必要が
あり、係数設定操作が面倒であるという問題があった。
また、大規模な畳み込み演算を行うDSPを実現しようと
する場合、DSPを複数のLSIに分割して実現することがあ
る。この場合、一連の畳み込み演算用係数を各LSIに分
配し、かつ、分配された個々の係数毎にDSP外部のコン
トロール回路が係数書込の制御を行う必要があった。 この発明は上述した事情に鑑みてなされたもので、畳み
込み演算用係数を容易に書き込むことができ、各種信号
処理を行うことが可能なDSPを提供することを目的とし
ている。 「課題を解決するための手段」 第１の発明は、順次入力される入力データのサンプル列
を過去一定時間分記憶し、該記憶された入力データのサ
ンプル列に複数の係数データからなる係数データ列を畳
み込むデジタル信号処理回路において、 前記係数データを変更可能に記憶する記憶手段と、 前記記憶手段から各係数データを順次読み出すと共に、
係数書込みの指示および新たな係数データが与えられた
場合には、前記係数データ列の１つの係数データを外部
へ出力すると共にこの外部へ出力された係数データの分
だけ詰めるように残った係数データがシフトされかつ前
記新たな係数データが追加された係数データ列を前記記
憶手段に書き込む係数制御手段と、 前記記憶された入力データのサンプル列に前記記憶手段
から順次読み出される係数データ列を畳み込む演算手段
と を具備することを特徴とするデジタル信号処理回路を要
旨とする。 第２の発明は、順次入力される入力データのサンプル列
を過去一定時間分記憶し、該記憶された入力データのサ
ンプル列に複数の係数データからなる係数データ列を畳
込むデジタル信号処理回路において、 複数の記憶セルを有し、係数データが循環シフトするよ
うに各記憶セルの入出力制御を行うようにしたシフトレ
ジスタと、 前記循環シフトを行う記憶セル数を切り換える切換回路
と、 前記シフトレジスタの所定の記憶セルから前記係数デー
タを順次読み出し、該読み出された係数データ列と前記
記憶された入力データのサンプル列との畳み込みを行う
演算回路と、 外部から与えられる係数データを前記シフトレジスタの
所定の記憶セルに書き込む書込回路と、 前記シフトレジスタの所定の記憶セルに記憶された係数
データを外部に出力する出力回路と を具備することを特徴とするデジタル信号処理回路を要
旨とする。 第３の発明は、順次入力される入力データのサンプル列
を過去一定時間分記憶し、該記憶された入力データのサ
ンプル列に所定個数の係数データからなる係数データ列
を畳込むデジタル信号処理回路において、 前記各係数データを記憶するランダムアクセスメモリ
と、 前記ランダムアクセスメモリから前記各係数データを順
次循環的に読み出すと共に、係数書込みの指示および新
たな係数データが与えられた場合には、前記係数データ
列の先頭または末尾の係数データを外部へ出力すると共
にこの外部へ係数データの代りに前記新たな係数データ
を前記ランダムアクセスメモリへ書き込むと共に該新た
な係数データが末尾または先頭の係数データとして読み
出されるように前記ランダムアクセスメモリから係数デ
ータの読み出しを開始する初期アドレスを変更する係数
制御手段と、 前記記憶された入力データのサンプル列に前記ランダム
アクセスメモリから順次読み出される係数データ列を畳
み込む演算手段と を具備することを特徴とするデジタル信号処理回路を要
旨とする。 「作用」 上記第１乃至第３の発明によれば、係数書込みの指示お
よび新たな係数データが与えられた場合には、係数デー
タ列の１つが外部へ出力されると共にこの外部へ出力さ
れた係数データの分だけ詰めるように並びがシフトしか
つ新たな係数データが追加された係数データ列が畳み込
み演算のための係数データ列として記憶される。 「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。
【第１実施例】 第１図はこの発明の第１実施例によるDSPの構成を示す
ブロック図である。このDSPでは、時間的に連続して入
力されるｎ個の入力デジタル信号に対する畳み込み演算
処理が行われる。第１図には、ｎ個の入力デジタル信号
に対する畳み込み演算を行う畳み込み演算部10と、この
畳み込み演算部10に畳み込み演算用の乗算係数を供給す
る係数制御部20と、畳み込み演算用の乗算係数の入出力
を制御する係数入出力制御部30とが図示されている。 まず、畳み込み演算部10について説明する。データシフ
トレジスタDSRは、外部から入力されるデジタル信号列
を記憶するものであり、ｎ個の記憶領域を有する。この
DSPでは、サンプリング周期毎に入力デジタル信号が１
ワードずつ取り込まれ、順次、データシフトレジスタDS
Rに入力され、既にデータシフトレジスタDSRに書き込ま
れた情報は後段にシフトされる。第１図には、あるサン
プリング周期内において、データシフトレジスタにｎ個
のデジタル信号列Xm〜Xm-n+1が記憶された状態が図示さ
れている。そして、当該サンプリング周期内に、データ
シフトレジスタDSRに記憶されたｎ個のデジタル信号Xm
〜Xm-n+1の各々と、係数制御部20から順次供給される各
乗算係数とが、乗算器MXによって順次乗算され、各乗算
結果が累算器ACCによって累算される。このように、デ
ジタル信号列Xm〜Xm-n+1に対する畳み込み演算処理が、
時分割で実行され、演算結果Ymが出力される。そして、
当該サンプリング周期における畳み込み演算が終了する
と、次のサンプリング周期における畳み込み演算に備え
て累算器ACCがクリアされる。 このDSPでは、データシフトレジスタDSRの最終段に記憶
されたデータ（第１図に図示された状態ではXm-n+1）お
よび畳み込み演算結果Ymが図示しない出力手段によって
DSP外部に出力されるようになっている。また、図示し
ない加算器により、畳み込み演算結果Ymに外部からの入
力情報を加算して出力することができるようになってい
る。従って、各DSPのデータシフトレジスタDSRの最終段
の記憶情報が次段のDSPのデータシフトレジスタDSRの第
１段に入力されると共に、各DSPの畳み込み演算結果が
次段のDSPに入力されて次段の畳み込み演算結果と加算
されるようにカスケード接続することにより、高次の畳
み込み演算回路を構成することができる。 次に係数制御部20について説明する。係数シフトレジス
タCSRはｎ個のレジスタM1〜Mnがカスケード接続されて
なり、各レジスタM1〜Mnには畳み込み演算部10に供給す
るための乗算係数が記憶される。第１図にはレジスタMn
〜M1に畳み込み演算用乗算係数C1〜Cnが各々記憶された
状態が図示されている。この係数シフトレジスタCSRに
は、マスタクロックMCLKがシフトクロックとして供給さ
れる。前述した畳み込み演算部10における乗算器MXの乗
算処理もマスタクロックMCLKに同期して行われる。 係数レジスタCSRの第１段目のレジスタM1にはセレクタS
EL1の出力が供給される。また、係数レジスタCSRの最終
段レジスタMnの出力はセレクタSEL2の第０入力端に供給
される。これらのセレクタSEL1およびSEL2の各セレクト
端子Ｓには、制御信号TM1およびTM2がセレクト情報とし
て供給される。これらの制御信号TM1およびTM2は、この
DSPに外部から係数変更指示があった場合に、係数入出
力制御部30によって切り換えられる。 レジスタREG2には、インターフェース回路IF1を介して
外部からの係数データが入力される。なお、インターフ
ェース回路IF1については後述する。この係数データ
は、マスタクロックMCLKに同期してレジスタREG2に書き
込まれる。そして、セレクタSEL2においては、信号TM2
が“0"の時はレジスタMnの出力が選択され、“1"の時は
レジスタREG2の出力が選択されて出力される。そして、
セレクタSEL2の出力は、畳み込み演算部10の乗算器MXに
入力され、かつ、レジスタREG1およびセレクタSEL1の第
０入力端に入力されると共に、インターフェース回路IF
2を介してDSP外部に出力される。なお、インターフェー
ス回路IF2については後述する。ここで、セレクタSEL1
の出力信号は、マスタクロックMCLKに同期してレジスタ
REG1に書き込まれる。そして、セレクタSEL1において、
信号TM1が“0"の時はセレクタSEL2の出力が、“1"の時
はレジスタREG1の出力が選択され、レジスタM1に供給さ
れる。 このDSPの内部では、１ワード単位でパラレルにデータ
伝送が行われるのに対し、畳み込み演算を行うデジタル
信号あるいは畳み込み演算用乗算係数等は、外部から１
ビットずつシリアルに供給される。また、データシフト
レジスタDSRの記憶データ、畳み込み演算結果、あるい
は畳み込み演算用係数等を外部へ出力する場合も各デー
タは１ビットずつシリアルに出力される。このため、DS
P内部と外部とのデータの授受はインターフェース回路
を介して行われる。インターフェース回路IF1には、新
たに畳み込み演算用乗算係数として用いる係数データが
１ビットずつシリアルに供給される。このシリアルデー
タは、シフトレジスタSF1によって１ワード分蓄積さ
れ、パラレルデータとして出力される。同様に、インタ
ーフェース回路IF2には、パラレルデータを１ビットず
つシリアルデータとして出力するためのシフトレジスタ
SF2が設けられている。 シフトレジスタSF1には、マスタクロックMCLKに同期し
たシフトクロックSCLKが供給される。また、シフトレジ
スタSF1のクロックインヒビット端子CIのレベルは、係
数入出力制御部30によって切り換えられ、端子CIのレベ
ルが“0"の場合はシフト動作が許可され、“1"の場合は
シフト動作が禁止される。 シフトレジスタSF2も、シフトレジスタSF1と同様、シフ
トクロックSCLKが入力される。また、シフトレジスタSF
2のシフト制御端子S/Lのレベルは係数入出力制御部30に
よって切り換えられる。そして、端子S/Lのレベルが
“0"の場合、セレクタSEL2の出力がシフトクロックSCLK
に同期してシフトレジスタSF2にパラレルに書き込ま
れ、“1"の場合、シフトレジスタSF2に記憶されたデー
タがシフトクロックSCLKに同期して１ビットずつ外部に
出力される。 第２図はこのDSPの動作を説明するタイムチャートであ
る。また、第３図（ａ）〜（ｈ）は、第２図のタイミン
グチャートに示された期間（ａ）〜（ｈ）の各々におけ
る係数制御部20の各レジスタ類の記憶内容を示す図であ
る。以下、これらの図を参照し、このDSPの動作を説明
する。 ＜通常の畳み込み演算時の動作＞ 通常の畳み込み演算処理を行う場合、係数入出力制御部
30によって、制御信号TM1およびTM2は“0"に保たれる。
このため、レジスタMnの出力がセレクタSEL2によって選
択され、セレクタ２の出力がセレクタSEL1によって選択
されてレジスタM1に入力され、係数シフトレジスタCS
R、セレクタSEL2およびSEL1は循環型シフトレジスタと
して動作する。 第２図のタイムチャートにおいて、サンプリング周期が
Tmに切り換わり、第１発目のマスタクロックMCLKが立ち
上がることにより、係数シフトレジスタCSRの各段に係
数C1〜Cnが各々記憶された状態になったとする｛第２図
（ａ）および第３図（ａ）｝。これらの係数は、マスタ
クロックMCLKに同期して係数シフトレジスタCSRの各段
をシフトし、C1,C2,…の順にセレクタSEL2を介し、畳み
込み演算部10に供給されると共に、さらにセレクタSEL1
を介して係数シフトレジスタCSRの第１段目のレジスタM
1に与えられる。そして、サンプリング周期Tmが終了し
て、新たなサンプリング周期Tm+1に切り換わると、この
間にｎ発のマスタクロックMCLKが供給されるので、係数
シフトレジスタCSRの記憶内容は再びC1〜Cnとなる｛第
２図（ｄ）および第３図（ｄ）｝。 一方、畳み込み演算部10では、上述したように、乗算器
MXに入力されるデジタル信号が１サンプリング周期の間
にXm,Xm-1,…,Xm-n+1と切り換えられる。そして、これ
と同期してセレクタSEL1から係数C1,C2,…,Cnが供給さ
れるので、結局、当該サンプリング周期の終了時には、
下記式（１）に示す畳み込み演算結果Ymが累算器ACCに
得られる。 そして、次のサンプリング周期に切り換わると、データ
シフトレジスタDSRに、新たなデジタル信号Xm+1が入力
され、デジタル信号列Xm+1〜Xm-n+2と係数シフトレジス
タCSRに記憶された係数C1〜Cnとの畳み込み演算が行わ
れる。 ＜係数を書き込む場合の動作＞ 外部から係数シフトレジスタCSRに新たな係数データを
書き込む場合、係数変更指示が係数入出力制御部30に入
力される。この結果、サンプリング周期に同期したタイ
ミングでシフトレジスタSF1のクロックインヒビット端
子CIのレベルが“0"に切り換えられ、外部あるいは前段
のDSPからの係数データC0が、シフトクロックSCLKに同
期してシフトレジスタSF1に１ビットずつ順次書き込ま
れる。そして、１ワード分の入力が終わると、クロック
インヒビット端子CIのレベルは“1"に切り換えられ、シ
フト動作が停止される。 また、係数変更指示が入力されることにより、サンプリ
ング周期の切り換わりタイミングに同期して制御信号TM
1が切り換えられ、１サンプリング周期に互って“1"と
なる（第２図におけるTm+1）。この結果、レジスタREG1
の出力がセレクタSEL1によって選択される。そして、サ
ンプリング周期Tm+1において、上述の係数データC0の入
力動作と並行し、係数シフトレジスタCSRおよびレジス
タREGからなるｎ＋１段の循環シフトレジスタによって
係数の循環が行われ、C1,C2,…の順にセレクタSEL2から
係数が出力される｛第２図（ｄ）〜（ｆ）および第３図
（ｄ）〜（ｆ）｝。そして、期間（ｆ）になると、レジ
スタMn〜M1の記憶内容はCn,Cn,C1,Cn-1となり、セレク
タSEL2からは係数Cnが出力される。また、この時、シフ
トレジスタSF2のシフト制御端子S/Lは“0"となってお
り、係数CnがシフトクロックSCLKに同期してシフトレジ
スタSF2にパラレルに書き込まれる。 そして、新たなサンプリング周期Tm+2に切り換わると、
制御信号TM1が“0"に切り換えられると共に、制御信号T
M2が“1"に切り換えられる。この時、サンプリング周期
Tm+2における第１発目のマスタクロックMCLKが立ち上が
ることにより、レジスタMn〜M1の各記憶内容はCn,C1〜C
n-1となる｛第３図（ｇ）参照｝。また、レジスタREG2
には、サンプリング周期Tm+1の終わりまでに係数データ
C0が書き込まれている。 ここで、制御信号TM2が“1"であることから、レジスタM
nの出力Cnは無視され、レジスタREG2に記憶された新た
な係数データC0がセレクタSEL2によって選択される。そ
して、セレクタSEL2によって選択された係数C0は、畳み
込み演算部10に供給されると共に、セレクタSEL1を介し
てレジスタM1に与えられる。 そして、サンプリング周期Tm+2における第２発目のマス
タクロックMCLKが立ち上がると制御信号TM2は“0"に切
り換えられる。この時、セレクタSEL1から出力される係
数C0がレジスタM1に読み込まれ、レジスタMn〜M1の記憶
内容はC1,C2,…,Cn-1,C0となり、畳み込み演算部10には
係数C1が供給される。そして、以後、係数シフトレジス
タCSR、セレクタSEL2およびSEL1によって、係数列の循
環シフトが行われ、係数C2,…,Cn-1が畳み込み演算部10
に順次供給される。 また、サンプリング周期Tm+2において、シフトレジスタ
SF2のシフト制御端子S/Lは“1"に切り換えられ、係数デ
ータCnがシフトクロックSCLKに同期して１ビットずつ出
力される。そして、このDSPの後段に他のDSPが接続され
ている場合、後段のDSPでは係数データCnがインターフ
ェース回路IF1相当の回路によって取り込まれ、上述と
同様、係数列の変更が行われる。 そして、サンプリング周期Tm+2が終了して新たなサンプ
リング周期に切り換わると、このDSPでは、係数シフト
レジスタCSRの各段の記憶内容はC0,C1,…,Cn-1となり、
以後、サンプリング周期Tm+2と同様、C0,C1,…,Cn-1の
順に畳み込み演算部10への係数供給が行われると共にこ
れらの係数列の循環シフトが行われる。 このようにして、係数変更指令を入力すると共に、新た
に書き込む係数データを入力することにより、新規係数
データが既に記憶された係数列の先頭の係数（サンプリ
ング周期切り換わり後、最初に乗算器MXに供給される係
数）として追加され、最後尾の係数（サンプリング周期
の最後に乗算器MXに供給される係数）が削除される。ま
た、新規係数の入力によって削除された係数がインター
フェース回路IF2を介して出力される。従って、このDSP
をカスケード接続した場合には、第１段目のDSPに新規
係数を書き込む際に、それによって削除される係数を第
２段目のDSPにシフトすることができる。従って、第１
段目のDSPに対して新規係数を書き込む動作を繰り返し
行うことにより、カスケード接続された全DSPに一連の
係数列を書き込むことができる。
ブロック図である。このDSPでは、時間的に連続して入
力されるｎ個の入力デジタル信号に対する畳み込み演算
処理が行われる。第１図には、ｎ個の入力デジタル信号
に対する畳み込み演算を行う畳み込み演算部10と、この
畳み込み演算部10に畳み込み演算用の乗算係数を供給す
る係数制御部20と、畳み込み演算用の乗算係数の入出力
を制御する係数入出力制御部30とが図示されている。 まず、畳み込み演算部10について説明する。データシフ
トレジスタDSRは、外部から入力されるデジタル信号列
を記憶するものであり、ｎ個の記憶領域を有する。この
DSPでは、サンプリング周期毎に入力デジタル信号が１
ワードずつ取り込まれ、順次、データシフトレジスタDS
Rに入力され、既にデータシフトレジスタDSRに書き込ま
れた情報は後段にシフトされる。第１図には、あるサン
プリング周期内において、データシフトレジスタにｎ個
のデジタル信号列Xm〜Xm-n+1が記憶された状態が図示さ
れている。そして、当該サンプリング周期内に、データ
シフトレジスタDSRに記憶されたｎ個のデジタル信号Xm
〜Xm-n+1の各々と、係数制御部20から順次供給される各
乗算係数とが、乗算器MXによって順次乗算され、各乗算
結果が累算器ACCによって累算される。このように、デ
ジタル信号列Xm〜Xm-n+1に対する畳み込み演算処理が、
時分割で実行され、演算結果Ymが出力される。そして、
当該サンプリング周期における畳み込み演算が終了する
と、次のサンプリング周期における畳み込み演算に備え
て累算器ACCがクリアされる。 このDSPでは、データシフトレジスタDSRの最終段に記憶
されたデータ（第１図に図示された状態ではXm-n+1）お
よび畳み込み演算結果Ymが図示しない出力手段によって
DSP外部に出力されるようになっている。また、図示し
ない加算器により、畳み込み演算結果Ymに外部からの入
力情報を加算して出力することができるようになってい
る。従って、各DSPのデータシフトレジスタDSRの最終段
の記憶情報が次段のDSPのデータシフトレジスタDSRの第
１段に入力されると共に、各DSPの畳み込み演算結果が
次段のDSPに入力されて次段の畳み込み演算結果と加算
されるようにカスケード接続することにより、高次の畳
み込み演算回路を構成することができる。 次に係数制御部20について説明する。係数シフトレジス
タCSRはｎ個のレジスタM1〜Mnがカスケード接続されて
なり、各レジスタM1〜Mnには畳み込み演算部10に供給す
るための乗算係数が記憶される。第１図にはレジスタMn
〜M1に畳み込み演算用乗算係数C1〜Cnが各々記憶された
状態が図示されている。この係数シフトレジスタCSRに
は、マスタクロックMCLKがシフトクロックとして供給さ
れる。前述した畳み込み演算部10における乗算器MXの乗
算処理もマスタクロックMCLKに同期して行われる。 係数レジスタCSRの第１段目のレジスタM1にはセレクタS
EL1の出力が供給される。また、係数レジスタCSRの最終
段レジスタMnの出力はセレクタSEL2の第０入力端に供給
される。これらのセレクタSEL1およびSEL2の各セレクト
端子Ｓには、制御信号TM1およびTM2がセレクト情報とし
て供給される。これらの制御信号TM1およびTM2は、この
DSPに外部から係数変更指示があった場合に、係数入出
力制御部30によって切り換えられる。 レジスタREG2には、インターフェース回路IF1を介して
外部からの係数データが入力される。なお、インターフ
ェース回路IF1については後述する。この係数データ
は、マスタクロックMCLKに同期してレジスタREG2に書き
込まれる。そして、セレクタSEL2においては、信号TM2
が“0"の時はレジスタMnの出力が選択され、“1"の時は
レジスタREG2の出力が選択されて出力される。そして、
セレクタSEL2の出力は、畳み込み演算部10の乗算器MXに
入力され、かつ、レジスタREG1およびセレクタSEL1の第
０入力端に入力されると共に、インターフェース回路IF
2を介してDSP外部に出力される。なお、インターフェー
ス回路IF2については後述する。ここで、セレクタSEL1
の出力信号は、マスタクロックMCLKに同期してレジスタ
REG1に書き込まれる。そして、セレクタSEL1において、
信号TM1が“0"の時はセレクタSEL2の出力が、“1"の時
はレジスタREG1の出力が選択され、レジスタM1に供給さ
れる。 このDSPの内部では、１ワード単位でパラレルにデータ
伝送が行われるのに対し、畳み込み演算を行うデジタル
信号あるいは畳み込み演算用乗算係数等は、外部から１
ビットずつシリアルに供給される。また、データシフト
レジスタDSRの記憶データ、畳み込み演算結果、あるい
は畳み込み演算用係数等を外部へ出力する場合も各デー
タは１ビットずつシリアルに出力される。このため、DS
P内部と外部とのデータの授受はインターフェース回路
を介して行われる。インターフェース回路IF1には、新
たに畳み込み演算用乗算係数として用いる係数データが
１ビットずつシリアルに供給される。このシリアルデー
タは、シフトレジスタSF1によって１ワード分蓄積さ
れ、パラレルデータとして出力される。同様に、インタ
ーフェース回路IF2には、パラレルデータを１ビットず
つシリアルデータとして出力するためのシフトレジスタ
SF2が設けられている。 シフトレジスタSF1には、マスタクロックMCLKに同期し
たシフトクロックSCLKが供給される。また、シフトレジ
スタSF1のクロックインヒビット端子CIのレベルは、係
数入出力制御部30によって切り換えられ、端子CIのレベ
ルが“0"の場合はシフト動作が許可され、“1"の場合は
シフト動作が禁止される。 シフトレジスタSF2も、シフトレジスタSF1と同様、シフ
トクロックSCLKが入力される。また、シフトレジスタSF
2のシフト制御端子S/Lのレベルは係数入出力制御部30に
よって切り換えられる。そして、端子S/Lのレベルが
“0"の場合、セレクタSEL2の出力がシフトクロックSCLK
に同期してシフトレジスタSF2にパラレルに書き込ま
れ、“1"の場合、シフトレジスタSF2に記憶されたデー
タがシフトクロックSCLKに同期して１ビットずつ外部に
出力される。 第２図はこのDSPの動作を説明するタイムチャートであ
る。また、第３図（ａ）〜（ｈ）は、第２図のタイミン
グチャートに示された期間（ａ）〜（ｈ）の各々におけ
る係数制御部20の各レジスタ類の記憶内容を示す図であ
る。以下、これらの図を参照し、このDSPの動作を説明
する。 ＜通常の畳み込み演算時の動作＞ 通常の畳み込み演算処理を行う場合、係数入出力制御部
30によって、制御信号TM1およびTM2は“0"に保たれる。
このため、レジスタMnの出力がセレクタSEL2によって選
択され、セレクタ２の出力がセレクタSEL1によって選択
されてレジスタM1に入力され、係数シフトレジスタCS
R、セレクタSEL2およびSEL1は循環型シフトレジスタと
して動作する。 第２図のタイムチャートにおいて、サンプリング周期が
Tmに切り換わり、第１発目のマスタクロックMCLKが立ち
上がることにより、係数シフトレジスタCSRの各段に係
数C1〜Cnが各々記憶された状態になったとする｛第２図
（ａ）および第３図（ａ）｝。これらの係数は、マスタ
クロックMCLKに同期して係数シフトレジスタCSRの各段
をシフトし、C1,C2,…の順にセレクタSEL2を介し、畳み
込み演算部10に供給されると共に、さらにセレクタSEL1
を介して係数シフトレジスタCSRの第１段目のレジスタM
1に与えられる。そして、サンプリング周期Tmが終了し
て、新たなサンプリング周期Tm+1に切り換わると、この
間にｎ発のマスタクロックMCLKが供給されるので、係数
シフトレジスタCSRの記憶内容は再びC1〜Cnとなる｛第
２図（ｄ）および第３図（ｄ）｝。 一方、畳み込み演算部10では、上述したように、乗算器
MXに入力されるデジタル信号が１サンプリング周期の間
にXm,Xm-1,…,Xm-n+1と切り換えられる。そして、これ
と同期してセレクタSEL1から係数C1,C2,…,Cnが供給さ
れるので、結局、当該サンプリング周期の終了時には、
下記式（１）に示す畳み込み演算結果Ymが累算器ACCに
得られる。 そして、次のサンプリング周期に切り換わると、データ
シフトレジスタDSRに、新たなデジタル信号Xm+1が入力
され、デジタル信号列Xm+1〜Xm-n+2と係数シフトレジス
タCSRに記憶された係数C1〜Cnとの畳み込み演算が行わ
れる。 ＜係数を書き込む場合の動作＞ 外部から係数シフトレジスタCSRに新たな係数データを
書き込む場合、係数変更指示が係数入出力制御部30に入
力される。この結果、サンプリング周期に同期したタイ
ミングでシフトレジスタSF1のクロックインヒビット端
子CIのレベルが“0"に切り換えられ、外部あるいは前段
のDSPからの係数データC0が、シフトクロックSCLKに同
期してシフトレジスタSF1に１ビットずつ順次書き込ま
れる。そして、１ワード分の入力が終わると、クロック
インヒビット端子CIのレベルは“1"に切り換えられ、シ
フト動作が停止される。 また、係数変更指示が入力されることにより、サンプリ
ング周期の切り換わりタイミングに同期して制御信号TM
1が切り換えられ、１サンプリング周期に互って“1"と
なる（第２図におけるTm+1）。この結果、レジスタREG1
の出力がセレクタSEL1によって選択される。そして、サ
ンプリング周期Tm+1において、上述の係数データC0の入
力動作と並行し、係数シフトレジスタCSRおよびレジス
タREGからなるｎ＋１段の循環シフトレジスタによって
係数の循環が行われ、C1,C2,…の順にセレクタSEL2から
係数が出力される｛第２図（ｄ）〜（ｆ）および第３図
（ｄ）〜（ｆ）｝。そして、期間（ｆ）になると、レジ
スタMn〜M1の記憶内容はCn,Cn,C1,Cn-1となり、セレク
タSEL2からは係数Cnが出力される。また、この時、シフ
トレジスタSF2のシフト制御端子S/Lは“0"となってお
り、係数CnがシフトクロックSCLKに同期してシフトレジ
スタSF2にパラレルに書き込まれる。 そして、新たなサンプリング周期Tm+2に切り換わると、
制御信号TM1が“0"に切り換えられると共に、制御信号T
M2が“1"に切り換えられる。この時、サンプリング周期
Tm+2における第１発目のマスタクロックMCLKが立ち上が
ることにより、レジスタMn〜M1の各記憶内容はCn,C1〜C
n-1となる｛第３図（ｇ）参照｝。また、レジスタREG2
には、サンプリング周期Tm+1の終わりまでに係数データ
C0が書き込まれている。 ここで、制御信号TM2が“1"であることから、レジスタM
nの出力Cnは無視され、レジスタREG2に記憶された新た
な係数データC0がセレクタSEL2によって選択される。そ
して、セレクタSEL2によって選択された係数C0は、畳み
込み演算部10に供給されると共に、セレクタSEL1を介し
てレジスタM1に与えられる。 そして、サンプリング周期Tm+2における第２発目のマス
タクロックMCLKが立ち上がると制御信号TM2は“0"に切
り換えられる。この時、セレクタSEL1から出力される係
数C0がレジスタM1に読み込まれ、レジスタMn〜M1の記憶
内容はC1,C2,…,Cn-1,C0となり、畳み込み演算部10には
係数C1が供給される。そして、以後、係数シフトレジス
タCSR、セレクタSEL2およびSEL1によって、係数列の循
環シフトが行われ、係数C2,…,Cn-1が畳み込み演算部10
に順次供給される。 また、サンプリング周期Tm+2において、シフトレジスタ
SF2のシフト制御端子S/Lは“1"に切り換えられ、係数デ
ータCnがシフトクロックSCLKに同期して１ビットずつ出
力される。そして、このDSPの後段に他のDSPが接続され
ている場合、後段のDSPでは係数データCnがインターフ
ェース回路IF1相当の回路によって取り込まれ、上述と
同様、係数列の変更が行われる。 そして、サンプリング周期Tm+2が終了して新たなサンプ
リング周期に切り換わると、このDSPでは、係数シフト
レジスタCSRの各段の記憶内容はC0,C1,…,Cn-1となり、
以後、サンプリング周期Tm+2と同様、C0,C1,…,Cn-1の
順に畳み込み演算部10への係数供給が行われると共にこ
れらの係数列の循環シフトが行われる。 このようにして、係数変更指令を入力すると共に、新た
に書き込む係数データを入力することにより、新規係数
データが既に記憶された係数列の先頭の係数（サンプリ
ング周期切り換わり後、最初に乗算器MXに供給される係
数）として追加され、最後尾の係数（サンプリング周期
の最後に乗算器MXに供給される係数）が削除される。ま
た、新規係数の入力によって削除された係数がインター
フェース回路IF2を介して出力される。従って、このDSP
をカスケード接続した場合には、第１段目のDSPに新規
係数を書き込む際に、それによって削除される係数を第
２段目のDSPにシフトすることができる。従って、第１
段目のDSPに対して新規係数を書き込む動作を繰り返し
行うことにより、カスケード接続された全DSPに一連の
係数列を書き込むことができる。
【第２実施例】 第４図はこの発明の第２実施例によるDSPの構成を示す
ブロック図である。なお、同図において、前述した第１
図と対応する部分には同一の符号を付し、その説明を省
略する。 このDSPは、前述した第１実施例と同様、複数カスケー
ド接続して高次の畳み込み演算回路を構成することがで
きるようになっている。また、このDSPを複数カスケー
ド接続して畳み込み演算回路を構成した場合、第１実施
例の場合と同様、畳み込み演算用の係数を第１段目のDS
P→第２段目のDSP→…というように正方向にシフトする
ことができる他、第ｎ段目のDSP→第ｎ−１段目のDSP→
…というように逆方向へも畳み込み演算用の係数をシフ
トすることができるようになっている。また、畳み込み
演算用の係数列の任意の位置の係数を新たな係数に置き
換えることができるようになっている。 係数制御部20aには、前述した第１実施例の構成に加え
て、後段のDSPからシフトされてくる係数データを取り
込むためのインターフェース回路IF3、および前段のDSP
に係数データを供給するためのインターフェース回路IF
4が設けられている。インターフェース回路IF3は、イン
ターフェース回路IF1と同様、外部から供給されるシリ
アルデータをパラレルデータに変換するためのシフトレ
ジスタSF3を有する。インターフェース回路IF4は前段の
DSPに対して係数を出力するために設けられたものであ
り、レジスタREG4およびシフトレジスタSF4を有する。
レジスタREG4のロード端子LDには図示してない係数入出
力制御部から制御信号TM3が供給され、クロック端子に
はマスタクロックMCLKが供給される。また、シフトレジ
スタSF4のクロック端子にはシフトクロックSCLKが供給
され、シフト制御端子S/Lのレベルは図示してない係数
入出力制御部によって切り換えられる。 また、第１図におけるセレクタSEL1がセレクタSEL3に置
き換えられており、このセレクタSEL3の出力が係数シフ
トレジスタCSRの第１段目レジスタM1に入力されるよう
になっている。セレクタSEL3は、第０〜第３までの４つ
の入力端を有しており、第０入力端にはセレクタSEL4の
出力が、第１入力端にはレジスタREG1の出力が、第２入
力端には係数シフトレジスタCSRの第（ｎ−１）段目レ
ジスタMn-1の出力が、第３入力端にはレジスタREG3の出
力が、各々、供給される。また、セレクタSEL3のセレク
ト端子S1,S0には、図示してない係数入出力制御部から
出力される制御情報TM1b,TM1aが、セレクト情報として
各々供給される。レジスタREG3のクロック端子にはマス
タクロックMCLKが供給され、ロード端子LDには制御信号
TM3が与えられる。この制御信号TM3は、図示してない係
数入出力制御部によって切換制御が行われ、“0"に切り
換えられると、シフトレジスタSF3の記憶内容がマスタ
クロックMCLKに同期してレジスタREG3に書き込まれる。
セレクタSEL4には、セレクタSEL2の出力および外部から
の係数データが入力される。これらのデータは、セレク
ト端子Ｓに供給される制御情報TM4に対応して選択され
る。 以下、このDSPの動作を説明する。 ＜通常の畳み込み演算動作＞ 通常の畳み込み演算動作を行う場合、制御信号TM1a,TM1
b,TM2,TM4が共に“0"とされる。この結果、係数レジス
タCSRの最終段レジスタMnの出力は、セレクタSEL2,SEL
4,SEL3を介して係数レジスタCSRの第１段目レジスタM1
に入力される。従って、前述の第１実施例と同様、係数
レジスタCSRに記憶された係数列は、１サンプリング周
期毎に一巡し、畳み込み演算部10に供給される。 ＜係数列の先頭に新たな係数を付加する場合＞ この場合、前述の第１実施例と同様の動作が行われる。
まず、制御信号TM1aが１サンプリング周期に互って“1"
とされる。この間、レジスタREG1の出力がセレクタSEL3
によって選択されるので、係数シフトレジスタCSRおよ
びレジスタREG1からなるｎ＋１段のレジスタによって係
数列C1〜Cnの循環シフトが行われる。そして、新たなサ
ンプリング周期に切り換わると、制御信号TM2がマスタ
クロックMCLKの１周期相当の期間“1"とされ、この時点
でインターフェース回路IF1を介してレジスタREG2に書
き込まれた係数データC0がセレクタSEL2によって選択さ
れ、畳み込み演算部10に供給されると共にセレクタSEL4
およびSEL3を介し係数レジスタCSRの第１段目レジスタM
1に入力される。そして、次のマスタクロックMCLKの立
ち上がりに同期して係数データC0が係数シフトレジスタ
CSRに書き込まれる。 ＜係数列の最後尾に新たな係数を付加する場合＞ 第５図は、係数列の最後尾に新たな係数を付加する場合
における係数制御部20aの動作を説明するタイムチャー
トである。また、第６図（ａ）〜（ｉ）は、第５図のタ
イムチャートの期間（ａ）〜（ｉ）における係数制御部
20aの各部の状態を示したものである。この動作を行う
場合、制御信号TM2およびTM4のレベルは常に“0"に保た
れる。このため、セレクタSEL2では常に係数シフトレジ
スタCSRの最終段レジスタMnの出力が選択され、セレク
タSEL2の出力は常にセレクタSEL4を介してセレクタSEL3
に入力される。なお、第６図（ａ）〜（ｉ）において
は、セレクタSEL4の図示が省略されている。以下、第５
図および第６図を参照し、係数制御部20aの動作を説明
する。 係数変更指示が係数入出力制御部に入力されると、サン
プリング周期の切り換わりタイミングに同期して、シフ
トレジスタSF3のクロックインヒビット端子CIのレベル
が“0"に切り換えられ、後段のDSPからの係数データC
n+1が１ビットずつシリアルにシフトレジスタSF3に書き
込まれる（サンプリング周期Tm）。そして、１ワード分
の入力が終了すると、端子CIのレベルは“1"に切り換え
られ、シフト動作が停止される。 新たなサンプリング周期Tm+1に切り換わり、第１発目の
マスタクロックMCLKが入力されると、レジスタMn〜M1の
記憶内容は、各々、C1〜Cnとなる｛第６図（ｄ）参
照｝。また、この時、制御信号TM1bが“1"に切り換えら
れ、制御信号TM3が“0"に切り換えられる。 そして、制御信号TM3はマスタクロックMCLKの１周期相
当の期間｛期間（ｄ）｝“0"に保たれ、レジスタREG3お
よびREG4におけるパラレルデータ書込動作がスタンバイ
される。そして、マスタクロックMCLKが立ち上がると、
シフトレジスタSF3に取り込まれた後段のDSPからの係数
データCn+1がレジスタREG3に書き込まれる｛第６図
（ｅ）｝と共に期間（ｄ）においてセレクタSEL2から出
力されていた係数データC1がレジスタREG4に書き込まれ
る。そして、制御情報TM3は“1"に復帰し、以後、マス
タクロックMCLKが入力されても、レジスタREG3は係数デ
ータCn+1を保持し、レジスタREG4は係数データC1を保持
する。また、この時点においてシフトレジスタSF4のシ
フト制御端子S/Lのレベルは“0"であり、レジスタREG4
に書き込まれた係数データC1は、その後のシフトクロッ
クSCLKに同期してシフトレジスタSF4に書き込まれる。 一方、制御信号TM1bは、サンプリング周期Tm+1の間“1"
に保たれる。また、サンプリング周期Tm+1における第１
発目〜第ｎ−１発目のマスタクロックMCLKが入力される
期間｛期間（ｄ）〜（ｆ）｝は、制御信号TM1aが“0"に
保たれる。従って、この期間｛（ｄ）〜（ｆ）｝、レジ
スタMn-1の出力がセレクタSEL3によって選択されてレジ
スタM1に入力される。ここで、期間（ｄ）においてセレ
クタSEL2から出力される係数C1は、レジスタM1に入力さ
れず、係数列からは除外される。そして、期間（ｄ）〜
（ｆ）において、レジスタM1〜Mn-1およびセレクタSEL3
によって構成されるｎ−１段の循環型シフトレジスタに
よって、係数列C2〜Cnの循環シフトが行われる。また、
この間、レジスタMn-1の出力がレジスタMnによってマス
タクロックMCLKの１周期相当遅延され、セレクタSEL2を
介して畳み込み演算部10に出力される。そして、期間
（ｆ）において、レジスタMn-1〜M1の記憶内容は、Cn,C
2〜Cn-1となる。 そして、第ｎ発目のマスタクロックMCLKが立ち上がるこ
とにより、レジスタMn-1〜M1の記憶内容は、C2〜Cnとな
る｛期間（ｇ）｝。また、この時、制御信号TM1aが“1"
に切り換えられる。この結果、レジスタREG3の出力がセ
レクタSEL3によって選択され、レジスタREG3に記憶され
た係数データCn+1がレジスタM1に与えられる。そして、
新たなサンプリング周期Tm+2に切り換わると、第１発目
のマスタクロックMCLKが立ち上がると共に制御信号TM1a
およびTM1bは共に“0"に切り換えられる。この時、係数
データCn+1がレジスタM1に書き込まれ、結局、レジスタ
Mn〜M1の各記憶内容は、C2〜Cn+1となる｛第６図（ｈ）
参照｝。そして、以後、係数シフトレジスタCSR、セレ
クタSEL4およびSEL3によって構成されるｎ段の循環型シ
フトレジスタによって、係数列C2〜Cn+1の循環シフトが
行われ、畳み込み演算部10に供給される。また、サンプ
リング周期Tm+2において、シフトレジスタSF4のシフト
制御端子S/Lのレベルは“1"に切り換えられ、係数デー
タC1が１ビットずつシリアルに前段のDSPに送られる。
そして、前段のDSPでは、上述と同様の動作が行われ、
係数データC1が係数列の最後尾に付加される。 ＜係数列の任意の位置を新たな係数に置き換える場合＞ このDSPでは、係数列における所望の位置の係数を外部
からの入力情報によって置き換えることができる。この
場合、外部からの入力された係数がセレクタSEL4の第１
入力端に与えられる。そして、制御信号TM1a,TM1b,TM2
およびTM4を共に“0"に保った状態で係数の循環シフト
が行われ、該循環シフト動作中、係数置き換えを行う位
置に対応したタイミングで制御信号TM4が“1"に切り換
えられ、セレクタSEL4およびSEL3を介して新たな係数が
レジスタM1に書き込まれる。 例えば、係数列C1〜Cnの内、係数C2を外部からの係数、
例えばCaによって置き換える場合、第６図（ｂ）に示す
ように、係数シフトレジスタCSRの最終段レジスタMnの
記憶内容がC2となる期間に制御信号TM4を“1"とし、係
数C2の代わりに係数CaがセレクタSEL4によって選択され
るようにする。このようにすることで、係数Caが係数C1
の後の係数として係数シフトレジスタCSRに書き込まれ
る。
ブロック図である。なお、同図において、前述した第１
図と対応する部分には同一の符号を付し、その説明を省
略する。 このDSPは、前述した第１実施例と同様、複数カスケー
ド接続して高次の畳み込み演算回路を構成することがで
きるようになっている。また、このDSPを複数カスケー
ド接続して畳み込み演算回路を構成した場合、第１実施
例の場合と同様、畳み込み演算用の係数を第１段目のDS
P→第２段目のDSP→…というように正方向にシフトする
ことができる他、第ｎ段目のDSP→第ｎ−１段目のDSP→
…というように逆方向へも畳み込み演算用の係数をシフ
トすることができるようになっている。また、畳み込み
演算用の係数列の任意の位置の係数を新たな係数に置き
換えることができるようになっている。 係数制御部20aには、前述した第１実施例の構成に加え
て、後段のDSPからシフトされてくる係数データを取り
込むためのインターフェース回路IF3、および前段のDSP
に係数データを供給するためのインターフェース回路IF
4が設けられている。インターフェース回路IF3は、イン
ターフェース回路IF1と同様、外部から供給されるシリ
アルデータをパラレルデータに変換するためのシフトレ
ジスタSF3を有する。インターフェース回路IF4は前段の
DSPに対して係数を出力するために設けられたものであ
り、レジスタREG4およびシフトレジスタSF4を有する。
レジスタREG4のロード端子LDには図示してない係数入出
力制御部から制御信号TM3が供給され、クロック端子に
はマスタクロックMCLKが供給される。また、シフトレジ
スタSF4のクロック端子にはシフトクロックSCLKが供給
され、シフト制御端子S/Lのレベルは図示してない係数
入出力制御部によって切り換えられる。 また、第１図におけるセレクタSEL1がセレクタSEL3に置
き換えられており、このセレクタSEL3の出力が係数シフ
トレジスタCSRの第１段目レジスタM1に入力されるよう
になっている。セレクタSEL3は、第０〜第３までの４つ
の入力端を有しており、第０入力端にはセレクタSEL4の
出力が、第１入力端にはレジスタREG1の出力が、第２入
力端には係数シフトレジスタCSRの第（ｎ−１）段目レ
ジスタMn-1の出力が、第３入力端にはレジスタREG3の出
力が、各々、供給される。また、セレクタSEL3のセレク
ト端子S1,S0には、図示してない係数入出力制御部から
出力される制御情報TM1b,TM1aが、セレクト情報として
各々供給される。レジスタREG3のクロック端子にはマス
タクロックMCLKが供給され、ロード端子LDには制御信号
TM3が与えられる。この制御信号TM3は、図示してない係
数入出力制御部によって切換制御が行われ、“0"に切り
換えられると、シフトレジスタSF3の記憶内容がマスタ
クロックMCLKに同期してレジスタREG3に書き込まれる。
セレクタSEL4には、セレクタSEL2の出力および外部から
の係数データが入力される。これらのデータは、セレク
ト端子Ｓに供給される制御情報TM4に対応して選択され
る。 以下、このDSPの動作を説明する。 ＜通常の畳み込み演算動作＞ 通常の畳み込み演算動作を行う場合、制御信号TM1a,TM1
b,TM2,TM4が共に“0"とされる。この結果、係数レジス
タCSRの最終段レジスタMnの出力は、セレクタSEL2,SEL
4,SEL3を介して係数レジスタCSRの第１段目レジスタM1
に入力される。従って、前述の第１実施例と同様、係数
レジスタCSRに記憶された係数列は、１サンプリング周
期毎に一巡し、畳み込み演算部10に供給される。 ＜係数列の先頭に新たな係数を付加する場合＞ この場合、前述の第１実施例と同様の動作が行われる。
まず、制御信号TM1aが１サンプリング周期に互って“1"
とされる。この間、レジスタREG1の出力がセレクタSEL3
によって選択されるので、係数シフトレジスタCSRおよ
びレジスタREG1からなるｎ＋１段のレジスタによって係
数列C1〜Cnの循環シフトが行われる。そして、新たなサ
ンプリング周期に切り換わると、制御信号TM2がマスタ
クロックMCLKの１周期相当の期間“1"とされ、この時点
でインターフェース回路IF1を介してレジスタREG2に書
き込まれた係数データC0がセレクタSEL2によって選択さ
れ、畳み込み演算部10に供給されると共にセレクタSEL4
およびSEL3を介し係数レジスタCSRの第１段目レジスタM
1に入力される。そして、次のマスタクロックMCLKの立
ち上がりに同期して係数データC0が係数シフトレジスタ
CSRに書き込まれる。 ＜係数列の最後尾に新たな係数を付加する場合＞ 第５図は、係数列の最後尾に新たな係数を付加する場合
における係数制御部20aの動作を説明するタイムチャー
トである。また、第６図（ａ）〜（ｉ）は、第５図のタ
イムチャートの期間（ａ）〜（ｉ）における係数制御部
20aの各部の状態を示したものである。この動作を行う
場合、制御信号TM2およびTM4のレベルは常に“0"に保た
れる。このため、セレクタSEL2では常に係数シフトレジ
スタCSRの最終段レジスタMnの出力が選択され、セレク
タSEL2の出力は常にセレクタSEL4を介してセレクタSEL3
に入力される。なお、第６図（ａ）〜（ｉ）において
は、セレクタSEL4の図示が省略されている。以下、第５
図および第６図を参照し、係数制御部20aの動作を説明
する。 係数変更指示が係数入出力制御部に入力されると、サン
プリング周期の切り換わりタイミングに同期して、シフ
トレジスタSF3のクロックインヒビット端子CIのレベル
が“0"に切り換えられ、後段のDSPからの係数データC
n+1が１ビットずつシリアルにシフトレジスタSF3に書き
込まれる（サンプリング周期Tm）。そして、１ワード分
の入力が終了すると、端子CIのレベルは“1"に切り換え
られ、シフト動作が停止される。 新たなサンプリング周期Tm+1に切り換わり、第１発目の
マスタクロックMCLKが入力されると、レジスタMn〜M1の
記憶内容は、各々、C1〜Cnとなる｛第６図（ｄ）参
照｝。また、この時、制御信号TM1bが“1"に切り換えら
れ、制御信号TM3が“0"に切り換えられる。 そして、制御信号TM3はマスタクロックMCLKの１周期相
当の期間｛期間（ｄ）｝“0"に保たれ、レジスタREG3お
よびREG4におけるパラレルデータ書込動作がスタンバイ
される。そして、マスタクロックMCLKが立ち上がると、
シフトレジスタSF3に取り込まれた後段のDSPからの係数
データCn+1がレジスタREG3に書き込まれる｛第６図
（ｅ）｝と共に期間（ｄ）においてセレクタSEL2から出
力されていた係数データC1がレジスタREG4に書き込まれ
る。そして、制御情報TM3は“1"に復帰し、以後、マス
タクロックMCLKが入力されても、レジスタREG3は係数デ
ータCn+1を保持し、レジスタREG4は係数データC1を保持
する。また、この時点においてシフトレジスタSF4のシ
フト制御端子S/Lのレベルは“0"であり、レジスタREG4
に書き込まれた係数データC1は、その後のシフトクロッ
クSCLKに同期してシフトレジスタSF4に書き込まれる。 一方、制御信号TM1bは、サンプリング周期Tm+1の間“1"
に保たれる。また、サンプリング周期Tm+1における第１
発目〜第ｎ−１発目のマスタクロックMCLKが入力される
期間｛期間（ｄ）〜（ｆ）｝は、制御信号TM1aが“0"に
保たれる。従って、この期間｛（ｄ）〜（ｆ）｝、レジ
スタMn-1の出力がセレクタSEL3によって選択されてレジ
スタM1に入力される。ここで、期間（ｄ）においてセレ
クタSEL2から出力される係数C1は、レジスタM1に入力さ
れず、係数列からは除外される。そして、期間（ｄ）〜
（ｆ）において、レジスタM1〜Mn-1およびセレクタSEL3
によって構成されるｎ−１段の循環型シフトレジスタに
よって、係数列C2〜Cnの循環シフトが行われる。また、
この間、レジスタMn-1の出力がレジスタMnによってマス
タクロックMCLKの１周期相当遅延され、セレクタSEL2を
介して畳み込み演算部10に出力される。そして、期間
（ｆ）において、レジスタMn-1〜M1の記憶内容は、Cn,C
2〜Cn-1となる。 そして、第ｎ発目のマスタクロックMCLKが立ち上がるこ
とにより、レジスタMn-1〜M1の記憶内容は、C2〜Cnとな
る｛期間（ｇ）｝。また、この時、制御信号TM1aが“1"
に切り換えられる。この結果、レジスタREG3の出力がセ
レクタSEL3によって選択され、レジスタREG3に記憶され
た係数データCn+1がレジスタM1に与えられる。そして、
新たなサンプリング周期Tm+2に切り換わると、第１発目
のマスタクロックMCLKが立ち上がると共に制御信号TM1a
およびTM1bは共に“0"に切り換えられる。この時、係数
データCn+1がレジスタM1に書き込まれ、結局、レジスタ
Mn〜M1の各記憶内容は、C2〜Cn+1となる｛第６図（ｈ）
参照｝。そして、以後、係数シフトレジスタCSR、セレ
クタSEL4およびSEL3によって構成されるｎ段の循環型シ
フトレジスタによって、係数列C2〜Cn+1の循環シフトが
行われ、畳み込み演算部10に供給される。また、サンプ
リング周期Tm+2において、シフトレジスタSF4のシフト
制御端子S/Lのレベルは“1"に切り換えられ、係数デー
タC1が１ビットずつシリアルに前段のDSPに送られる。
そして、前段のDSPでは、上述と同様の動作が行われ、
係数データC1が係数列の最後尾に付加される。 ＜係数列の任意の位置を新たな係数に置き換える場合＞ このDSPでは、係数列における所望の位置の係数を外部
からの入力情報によって置き換えることができる。この
場合、外部からの入力された係数がセレクタSEL4の第１
入力端に与えられる。そして、制御信号TM1a,TM1b,TM2
およびTM4を共に“0"に保った状態で係数の循環シフト
が行われ、該循環シフト動作中、係数置き換えを行う位
置に対応したタイミングで制御信号TM4が“1"に切り換
えられ、セレクタSEL4およびSEL3を介して新たな係数が
レジスタM1に書き込まれる。 例えば、係数列C1〜Cnの内、係数C2を外部からの係数、
例えばCaによって置き換える場合、第６図（ｂ）に示す
ように、係数シフトレジスタCSRの最終段レジスタMnの
記憶内容がC2となる期間に制御信号TM4を“1"とし、係
数C2の代わりに係数CaがセレクタSEL4によって選択され
るようにする。このようにすることで、係数Caが係数C1
の後の係数として係数シフトレジスタCSRに書き込まれ
る。
【第３実施例】 第７図はこの発明の第３実施例によるデジタル信号処理
回路の構成を示すブロック図である。 第７図において、101は外部から入力される畳み込み演
算用係数を一時記憶するRAM（ランダムアクセスメモ
リ）である。また、102は、前述の第１実施例および第
２実施例において、係数シフトレジスタCSRによって行
われた係数シフト動作を行うために設けられた記憶容量
ｎ（ｎは整数）ワードのRAMである。 セレクタSEL6は、第０および第１入力端に「０」、第２
入力端に「＋１」、第３入力端に「−１」が入力される
と共に、図示しない係数入出力制御部によって発生され
る制御信号TM3およびTM2がセレクタ情報として入力され
る。加算器FA1にはセレクタSEL6の出力が被加算入力Ａ
として入力される。レジスタREG11は、ロード端子LDに
同期信号SYNCが入力され、加算器FA1の出力が入力デー
タとして入力される。同期信号SYNCは、図示しない係数
入出力制御部によって、サンプリング周期の切り換わり
毎にアサートされ、この結果、加算器FA1の出力がマス
タクロックMCLKに同期してレジスタREG11に取り込まれ
る。そして、レジスタREG11の保持データは加算器FA1に
被加算入力Ｂとして入力される。カウンタCNTはマスタ
クロックMCLKをカウントするｎ進カウンタであり、同期
信号SYNCによってカウント値がクリアされる。レジスタ
REG11の保持データとカウンタCNTのカウント値は加算器
FA2によって加算される。ここで、加算器FA2における加
算結果は「０」〜「ｎ−１」の範囲に制限されて出力さ
れる。すなわち、加算結果がｎ、ｎ＋１、…である場
合、加算器FA2の出力は「０」、「１」、…となり、加
算結果が「−１」、「−２」、…である場合は出力は
「ｎ−１」、「ｎ−２」、…となる。そして、加算器FA
2の出力がアドレス情報ADRとしてRAM102に供給される。 REG12は前段のDSPからインターファース回路IF1を介し
てシフトされてくる係数データを取り込むためのレジス
タ、REG13は次段のDSPからインターファース回路IF3を
介してシフトされてくる係数データを取り込むためのレ
ジスタである。 RAM101,102およびレジスタREG12,REG13は、各々、イネ
ーブル端子OEを有しており、各出力端は共通接続され、
畳み込み演算部10における乗算器MX（第１図参照）の入
力端に接続されると共に、インターフェース回路IF2お
よびIF4の各入力端に接続される。そして、デコーダDEC
およびNORゲートNR1により、RAM101,102およびレジスタ
REG12,REG13の各出力は、制御信号TM1aおよびTM1bの状
態に応じて排他的にイネーブル状態となるように制御さ
れる。 すなわち、制御信号（TM1b,TM1a）が（0,0）の場合、デ
コーダDECの第０出力端が“0"になってRAM102のみが出
力イネーブル状態、他は出力はハイインピーダンス状態
となる。この場合、NORゲートNR1の出力は“1"となり、
RAM102は読出モードとなる。また、制御信号（TM1b,TM1
a）が（0,1）の場合はRAM101のみが出力イネーブル状態
となり、（1,0）の場合はレジスタREG12のみが出力イネ
ーブル状態となり、（1,1）の場合はレジスタREG13のみ
が出力イネーブル状態となる。これらの場合、NORゲー
トNR1の出力は“0"となり、レジスタREG12、REG13、あ
るいはRAM101のいずれかの出力データがRAM102に書き込
まれる。 他の各部は前述の第２実施例と同様な構成である。ただ
し、インターフェース回路IF4におけるレジスタREG4の
ロード端子LDには制御信号TM4が入力され、インターフ
ェース回路IF2におけるシフトレジスタSF2のシフト制御
端子S/Lには同期信号SYNCが入力される。 以下、このDSPの動作を説明する。 ＜通常の畳み込み演算動作＞ 各サンプリング周期において、第１発目のマスタクロッ
クMCLKが出力される１周期相当の期間、制御信号TM4が
“0"とされる。この結果、その時点においてRAM102から
出力される係数がインターフェース回路IF4のレジスタR
EG4に取り込まれ、その後、シフトレジスタSF4によって
前段のDSPにシリアル転送される。また、各サンプリン
グ周期において、第ｎ発目のマスタクロックMCLKが出力
される１周期相当の期間、同期信号SYNCが“0"とされ
る。この結果、その時点においてインターフェース回路
IF3に取り込まれた次段のDSPからの係数がレジスタREG1
3に書き込まれる（以上、第８図および第９図参照）。
これらの動作は、通常の畳み込み演算モードの場合のみ
でなく、後述するRAM102の係数列を変更する各動作モー
ドのいずれにおいても共通に行われる。 さて、通常の畳み込み演算動作を行う場合、制御信号TM
1a,TM1bは共に“0"とされ、RAM102は読出モードとされ
る。また、制御情報TM2,TM3が共に“0"とされ、セレク
タSEL6によって「０」が選択されて加算器FA1入力され
る。このため、レジスタREG11は常に一定値（例えば
「０」）を保持する。そして、各サンプリング周期毎
に、カウンタCNTのカウント値は「０」〜「ｎ−１」を
繰り返し、このカウント値が加算器FA2を介してアドレ
ス情報ADRとしてRAM102に供給される。このため、各サ
ンプリング周期毎に、RAM102の第０番地〜第ｎ−１番地
に記憶された係数C1〜Cnが順次読み出され、乗算器MXに
供給される。 ＜係数列の先頭に新たな係数を付加する場合＞ この場合の動作を第８図に示すタイムチャートを参照し
て説明する。なお、以下の説明では、初期状態におい
て、レジスタREG11には「０」が保持され、RAM102の第
０番地〜第ｎ−１番地には、係数C1〜Cnが記憶されてい
るものとする。 上述したように、各サンプリング周期の第ｎ発目のマス
タクロックMCLKが出力される１周期において、その時点
におけるRAM102の出力がインターフェース回路IF2に取
り込まれ、次段のDSPのインターフェース回路IF1に転送
される。この場合、当該時点におけるアドレス情報ADR
は「ｎ−１」であるので、係数Cnが次段のDSPへと送ら
れる。 さて、サンプリング周期Tmにおける第ｎ発目のマスタク
ロックMCLKが出力される１周期の期間、制御信号TM2お
よびTM3が共に“1"とされると、セレクタSEL6によって
「−１」が選択されて加算器FA1に入力され、加算器FA1
の出力が「−１」となる。 次にサンプリング周期Tm+1に切り換わると、加算器FA1
の出力「−１」がマスタクロックMCLKに同期してレジス
タREG11に取り込まれる。また、制御信号TM2,TM3は共に
“0"に戻り、加算器FA1の被加算入力Ａは「０」にな
る。そして、以後、レジスタREG11はデータ「−１」を
維持する。 また、サンプリング周期Tm+1において、第１発目のマス
タクロックMCLKが立ち上がると、制御信号TM1bが“1"と
され、レジスタREG12がイネーブルされると共にRAM102
が書込モードとなる。この結果、その時点においてイン
ターフェース回路IF1を介してレジスタREG12に取り込ま
れていた前段のDSPからの係数C0が、乗算器MXに供給さ
れると共に、RAM102に書き込まれる。また、この時点で
カウンタCNTのカウント値が「０」であるため、係数C0
がRAM102の第ｎ−１番地に書き込まれる。 そして、サンプリング周期Tm+2以降、アドレス情報ADR
が「ｎ−１」、「０」、…、「ｎ−２」と切り換えら
れ、係数列C0、C1、…、Cn-1が順次乗算器MXへ供給され
る。 ＜係数列の最後尾に新たな係数を付加する場合＞ この場合の動作を第９図を参照して説明する。なお、以
下の説明においても、初期状態において、レジスタREG1
1には「０」が保持され、RAM102の第０番地〜第ｎ−１
番地には、係数C1〜Cnが記憶されているものとする。 上述したように、サンプリング周期Tmの第１発目のマス
タクロックMCLKが出力される期間、その時点におけるRA
M102の出力がインターフェース回路IF4に取り込まれ、
前段のDSPに転送される。この場合、当該時点における
アドレス情報ADRが「０」であるので、係数C0が前段のD
SPへと送られる。 そして、サンプリング周期Tmにおける第ｎ発目のマスタ
クロックMCLKが出力される１周期の期間、制御信号TM3
が“1"とされると、セレクタSEL6によって「＋１」が選
択されて加算器FA1に入力され、加算器FA1の出力が「＋
１」となる。 次にサンプリング周期Tm+1に切り換わると、加算器FA1
の出力「＋１」がマスタクロックMCLKに同期してレジス
タREG11に取り込まれる。また、制御信号TM3は“0"に戻
り、加算器FA1の被加算入力Ａは「０」になる。そし
て、以後、レジスタREG11はデータ「＋１」を維持す
る。従って、サンプリング周期Tm+1において、マスタク
ロックMCLKの第１発目から第ｎ−１発目までが出力され
る期間、アドレス情報ADRは、「１」、「２」、…、
「ｎ−１」と切り換えられ、RAM102から係数C2〜Cnが順
次読み出され、乗算器MXに供給される。 そして、マスタクロックMCLKの第ｎ発目が立ち上がる
と、制御信号TM1aおよびTM1bが共に“1"とされ、レジス
タREG13がイネーブルされると共にRAM102が書込モード
となる。この結果、その時点においてインターフェース
回路IF3を介してレジスタREG13に取り込まれていた次段
のDSPからの係数Cn+1が、乗算器MXに供給されると共
に、RAM102に書き込まれる。また、この時点において、
アドレス情報ADRは「０」となっており、係数Cn+1がRAM
102の第０番地に書き込まれる。 そして、サンプリング周期Tm+2以降、アドレス情報ADR
が「１」、「２」、…、「ｎ−１」、「０」と切り換え
られ、係数列C2、…、Cn、Cn+1が順次乗算器MXへ供給さ
れる。 ＜係数列の任意の位置を新たな係数に置き換える場合＞ この場合、係数変更を行おうとする位置に応じたタイミ
ングで制御信号TM1bが“0"、TM1aが“1"に切り換えられ
る。この結果、RAM101がイネーブルされ、RAM101の読出
データが、その時点においてアドレス情報ADRによって
指定されるRAM102の記憶番地に、新たな係数として書き
込まれる。
回路の構成を示すブロック図である。 第７図において、101は外部から入力される畳み込み演
算用係数を一時記憶するRAM（ランダムアクセスメモ
リ）である。また、102は、前述の第１実施例および第
２実施例において、係数シフトレジスタCSRによって行
われた係数シフト動作を行うために設けられた記憶容量
ｎ（ｎは整数）ワードのRAMである。 セレクタSEL6は、第０および第１入力端に「０」、第２
入力端に「＋１」、第３入力端に「−１」が入力される
と共に、図示しない係数入出力制御部によって発生され
る制御信号TM3およびTM2がセレクタ情報として入力され
る。加算器FA1にはセレクタSEL6の出力が被加算入力Ａ
として入力される。レジスタREG11は、ロード端子LDに
同期信号SYNCが入力され、加算器FA1の出力が入力デー
タとして入力される。同期信号SYNCは、図示しない係数
入出力制御部によって、サンプリング周期の切り換わり
毎にアサートされ、この結果、加算器FA1の出力がマス
タクロックMCLKに同期してレジスタREG11に取り込まれ
る。そして、レジスタREG11の保持データは加算器FA1に
被加算入力Ｂとして入力される。カウンタCNTはマスタ
クロックMCLKをカウントするｎ進カウンタであり、同期
信号SYNCによってカウント値がクリアされる。レジスタ
REG11の保持データとカウンタCNTのカウント値は加算器
FA2によって加算される。ここで、加算器FA2における加
算結果は「０」〜「ｎ−１」の範囲に制限されて出力さ
れる。すなわち、加算結果がｎ、ｎ＋１、…である場
合、加算器FA2の出力は「０」、「１」、…となり、加
算結果が「−１」、「−２」、…である場合は出力は
「ｎ−１」、「ｎ−２」、…となる。そして、加算器FA
2の出力がアドレス情報ADRとしてRAM102に供給される。 REG12は前段のDSPからインターファース回路IF1を介し
てシフトされてくる係数データを取り込むためのレジス
タ、REG13は次段のDSPからインターファース回路IF3を
介してシフトされてくる係数データを取り込むためのレ
ジスタである。 RAM101,102およびレジスタREG12,REG13は、各々、イネ
ーブル端子OEを有しており、各出力端は共通接続され、
畳み込み演算部10における乗算器MX（第１図参照）の入
力端に接続されると共に、インターフェース回路IF2お
よびIF4の各入力端に接続される。そして、デコーダDEC
およびNORゲートNR1により、RAM101,102およびレジスタ
REG12,REG13の各出力は、制御信号TM1aおよびTM1bの状
態に応じて排他的にイネーブル状態となるように制御さ
れる。 すなわち、制御信号（TM1b,TM1a）が（0,0）の場合、デ
コーダDECの第０出力端が“0"になってRAM102のみが出
力イネーブル状態、他は出力はハイインピーダンス状態
となる。この場合、NORゲートNR1の出力は“1"となり、
RAM102は読出モードとなる。また、制御信号（TM1b,TM1
a）が（0,1）の場合はRAM101のみが出力イネーブル状態
となり、（1,0）の場合はレジスタREG12のみが出力イネ
ーブル状態となり、（1,1）の場合はレジスタREG13のみ
が出力イネーブル状態となる。これらの場合、NORゲー
トNR1の出力は“0"となり、レジスタREG12、REG13、あ
るいはRAM101のいずれかの出力データがRAM102に書き込
まれる。 他の各部は前述の第２実施例と同様な構成である。ただ
し、インターフェース回路IF4におけるレジスタREG4の
ロード端子LDには制御信号TM4が入力され、インターフ
ェース回路IF2におけるシフトレジスタSF2のシフト制御
端子S/Lには同期信号SYNCが入力される。 以下、このDSPの動作を説明する。 ＜通常の畳み込み演算動作＞ 各サンプリング周期において、第１発目のマスタクロッ
クMCLKが出力される１周期相当の期間、制御信号TM4が
“0"とされる。この結果、その時点においてRAM102から
出力される係数がインターフェース回路IF4のレジスタR
EG4に取り込まれ、その後、シフトレジスタSF4によって
前段のDSPにシリアル転送される。また、各サンプリン
グ周期において、第ｎ発目のマスタクロックMCLKが出力
される１周期相当の期間、同期信号SYNCが“0"とされ
る。この結果、その時点においてインターフェース回路
IF3に取り込まれた次段のDSPからの係数がレジスタREG1
3に書き込まれる（以上、第８図および第９図参照）。
これらの動作は、通常の畳み込み演算モードの場合のみ
でなく、後述するRAM102の係数列を変更する各動作モー
ドのいずれにおいても共通に行われる。 さて、通常の畳み込み演算動作を行う場合、制御信号TM
1a,TM1bは共に“0"とされ、RAM102は読出モードとされ
る。また、制御情報TM2,TM3が共に“0"とされ、セレク
タSEL6によって「０」が選択されて加算器FA1入力され
る。このため、レジスタREG11は常に一定値（例えば
「０」）を保持する。そして、各サンプリング周期毎
に、カウンタCNTのカウント値は「０」〜「ｎ−１」を
繰り返し、このカウント値が加算器FA2を介してアドレ
ス情報ADRとしてRAM102に供給される。このため、各サ
ンプリング周期毎に、RAM102の第０番地〜第ｎ−１番地
に記憶された係数C1〜Cnが順次読み出され、乗算器MXに
供給される。 ＜係数列の先頭に新たな係数を付加する場合＞ この場合の動作を第８図に示すタイムチャートを参照し
て説明する。なお、以下の説明では、初期状態におい
て、レジスタREG11には「０」が保持され、RAM102の第
０番地〜第ｎ−１番地には、係数C1〜Cnが記憶されてい
るものとする。 上述したように、各サンプリング周期の第ｎ発目のマス
タクロックMCLKが出力される１周期において、その時点
におけるRAM102の出力がインターフェース回路IF2に取
り込まれ、次段のDSPのインターフェース回路IF1に転送
される。この場合、当該時点におけるアドレス情報ADR
は「ｎ−１」であるので、係数Cnが次段のDSPへと送ら
れる。 さて、サンプリング周期Tmにおける第ｎ発目のマスタク
ロックMCLKが出力される１周期の期間、制御信号TM2お
よびTM3が共に“1"とされると、セレクタSEL6によって
「−１」が選択されて加算器FA1に入力され、加算器FA1
の出力が「−１」となる。 次にサンプリング周期Tm+1に切り換わると、加算器FA1
の出力「−１」がマスタクロックMCLKに同期してレジス
タREG11に取り込まれる。また、制御信号TM2,TM3は共に
“0"に戻り、加算器FA1の被加算入力Ａは「０」にな
る。そして、以後、レジスタREG11はデータ「−１」を
維持する。 また、サンプリング周期Tm+1において、第１発目のマス
タクロックMCLKが立ち上がると、制御信号TM1bが“1"と
され、レジスタREG12がイネーブルされると共にRAM102
が書込モードとなる。この結果、その時点においてイン
ターフェース回路IF1を介してレジスタREG12に取り込ま
れていた前段のDSPからの係数C0が、乗算器MXに供給さ
れると共に、RAM102に書き込まれる。また、この時点で
カウンタCNTのカウント値が「０」であるため、係数C0
がRAM102の第ｎ−１番地に書き込まれる。 そして、サンプリング周期Tm+2以降、アドレス情報ADR
が「ｎ−１」、「０」、…、「ｎ−２」と切り換えら
れ、係数列C0、C1、…、Cn-1が順次乗算器MXへ供給され
る。 ＜係数列の最後尾に新たな係数を付加する場合＞ この場合の動作を第９図を参照して説明する。なお、以
下の説明においても、初期状態において、レジスタREG1
1には「０」が保持され、RAM102の第０番地〜第ｎ−１
番地には、係数C1〜Cnが記憶されているものとする。 上述したように、サンプリング周期Tmの第１発目のマス
タクロックMCLKが出力される期間、その時点におけるRA
M102の出力がインターフェース回路IF4に取り込まれ、
前段のDSPに転送される。この場合、当該時点における
アドレス情報ADRが「０」であるので、係数C0が前段のD
SPへと送られる。 そして、サンプリング周期Tmにおける第ｎ発目のマスタ
クロックMCLKが出力される１周期の期間、制御信号TM3
が“1"とされると、セレクタSEL6によって「＋１」が選
択されて加算器FA1に入力され、加算器FA1の出力が「＋
１」となる。 次にサンプリング周期Tm+1に切り換わると、加算器FA1
の出力「＋１」がマスタクロックMCLKに同期してレジス
タREG11に取り込まれる。また、制御信号TM3は“0"に戻
り、加算器FA1の被加算入力Ａは「０」になる。そし
て、以後、レジスタREG11はデータ「＋１」を維持す
る。従って、サンプリング周期Tm+1において、マスタク
ロックMCLKの第１発目から第ｎ−１発目までが出力され
る期間、アドレス情報ADRは、「１」、「２」、…、
「ｎ−１」と切り換えられ、RAM102から係数C2〜Cnが順
次読み出され、乗算器MXに供給される。 そして、マスタクロックMCLKの第ｎ発目が立ち上がる
と、制御信号TM1aおよびTM1bが共に“1"とされ、レジス
タREG13がイネーブルされると共にRAM102が書込モード
となる。この結果、その時点においてインターフェース
回路IF3を介してレジスタREG13に取り込まれていた次段
のDSPからの係数Cn+1が、乗算器MXに供給されると共
に、RAM102に書き込まれる。また、この時点において、
アドレス情報ADRは「０」となっており、係数Cn+1がRAM
102の第０番地に書き込まれる。 そして、サンプリング周期Tm+2以降、アドレス情報ADR
が「１」、「２」、…、「ｎ−１」、「０」と切り換え
られ、係数列C2、…、Cn、Cn+1が順次乗算器MXへ供給さ
れる。 ＜係数列の任意の位置を新たな係数に置き換える場合＞ この場合、係数変更を行おうとする位置に応じたタイミ
ングで制御信号TM1bが“0"、TM1aが“1"に切り換えられ
る。この結果、RAM101がイネーブルされ、RAM101の読出
データが、その時点においてアドレス情報ADRによって
指定されるRAM102の記憶番地に、新たな係数として書き
込まれる。
このDSPは係数シフトレジスタCSRへの係数入力が容易で
あるため、畳み込み演算以外の各種信号処理への応用が
可能である。 第１の応用として、シミュレーションへの応用が挙げら
れる。この場合、予めシミュレーションを行おうとする
回路にインパルスを入力し、その応答波形をサンプリン
グ後、A/D変換し、インパルス応答のサンプルデータｈ
（ｋ）（ｋ＝１〜ｎ）｛ただし、この場合、ｈ（１）が
インパルス入力後の最初のサンプルデータである。｝を
予め得ておく。そして、このサンプルデータｈ（ｋ）
（ｋ＝１〜ｎ）を、このDSPに係数配列として書き込
む。ただし、この場合、ｈ（１）〜ｈ（ｎ）が各々係数
C1〜Cnとして書き込まれるように、サンプルデータｈ
（ｋ）（ｋ＝１〜ｎ）を時間の流れと逆の方向に対応し
た配列でDSPに書き込む（係数列の先頭に係数を付加し
ていく場合）。このようにすることで、このDSPではイ
ンパルス応答のサンプルデータｈ（１）〜ｈ（ｎ）によ
る畳み込み演算が行われ、インパルス応答を採取した元
の回路と同等の信号処理が行われる。 また、第２の応用として、自己相関係数の算出への応用
が挙げられる。この場合、自己相関を行おうとする信号
系列X1,X2,…を、このDSPに対し、畳み込み演算用の乗
算係数C1,C2,…として転送した後、同じ信号系列を今後
は畳み込み演算を施す入力デジタル信号として入力す
る。このようにすることで、同一の信号系列同志の畳み
込み演算が行われ、該演算結果、すなわち、自己相関係
数が求められて出力される。 「発明の効果」 以上説明したように、この発明によれば、畳み込み演算
用係数を容易に書き込むことができ、各種信号処理に柔
軟に対応し得るDSPを実現することができるという効果
がある。また、この発明によるDSPを複数カスケード接
続した場合、畳み込み演算用係数を各DSP間でシフトさ
せることができるので、大規模であり、かつ、係数変更
が容易な畳み込み演算装置を実現することができるとい
う効果が得られる。
あるため、畳み込み演算以外の各種信号処理への応用が
可能である。 第１の応用として、シミュレーションへの応用が挙げら
れる。この場合、予めシミュレーションを行おうとする
回路にインパルスを入力し、その応答波形をサンプリン
グ後、A/D変換し、インパルス応答のサンプルデータｈ
（ｋ）（ｋ＝１〜ｎ）｛ただし、この場合、ｈ（１）が
インパルス入力後の最初のサンプルデータである。｝を
予め得ておく。そして、このサンプルデータｈ（ｋ）
（ｋ＝１〜ｎ）を、このDSPに係数配列として書き込
む。ただし、この場合、ｈ（１）〜ｈ（ｎ）が各々係数
C1〜Cnとして書き込まれるように、サンプルデータｈ
（ｋ）（ｋ＝１〜ｎ）を時間の流れと逆の方向に対応し
た配列でDSPに書き込む（係数列の先頭に係数を付加し
ていく場合）。このようにすることで、このDSPではイ
ンパルス応答のサンプルデータｈ（１）〜ｈ（ｎ）によ
る畳み込み演算が行われ、インパルス応答を採取した元
の回路と同等の信号処理が行われる。 また、第２の応用として、自己相関係数の算出への応用
が挙げられる。この場合、自己相関を行おうとする信号
系列X1,X2,…を、このDSPに対し、畳み込み演算用の乗
算係数C1,C2,…として転送した後、同じ信号系列を今後
は畳み込み演算を施す入力デジタル信号として入力す
る。このようにすることで、同一の信号系列同志の畳み
込み演算が行われ、該演算結果、すなわち、自己相関係
数が求められて出力される。 「発明の効果」 以上説明したように、この発明によれば、畳み込み演算
用係数を容易に書き込むことができ、各種信号処理に柔
軟に対応し得るDSPを実現することができるという効果
がある。また、この発明によるDSPを複数カスケード接
続した場合、畳み込み演算用係数を各DSP間でシフトさ
せることができるので、大規模であり、かつ、係数変更
が容易な畳み込み演算装置を実現することができるとい
う効果が得られる。
第１図はこの発明の第１実施例によるデジタル信号処理
回路の構成を示すブロック図、第２図は同実施例の動作
を示すタイムチャート、第３図は同実施例の動作時にお
けるレジスタ類の記憶内容を示す図、第４図はこの発明
の第２実施例によるデジタル信号処理回路の構成を示す
ブロック図、第５図は同実施例の動作を示すタイムチャ
ート、第６図は同実施例の動作時におけるレジスタ類の
記憶内容を示す図、第７図はこの発明の第３実施例によ
るデジタル信号処理回路の構成を示すブロック図、第８
図および第９図は同実施例の動作を示すタイムチャート
である。 10……畳み込み演算部、20,20a……係数制御部、CSR…
…係数シフトレジスタ、30……係数入出力制御部、IF1
〜IF4……インターフェース回路、102……RAM、SEL6…
…セレクタ、FA1,FA2……加算器、REG11,REG12,REG13…
…レジスタ、CNT……カウンタ、DEC……デコーダ。
回路の構成を示すブロック図、第２図は同実施例の動作
を示すタイムチャート、第３図は同実施例の動作時にお
けるレジスタ類の記憶内容を示す図、第４図はこの発明
の第２実施例によるデジタル信号処理回路の構成を示す
ブロック図、第５図は同実施例の動作を示すタイムチャ
ート、第６図は同実施例の動作時におけるレジスタ類の
記憶内容を示す図、第７図はこの発明の第３実施例によ
るデジタル信号処理回路の構成を示すブロック図、第８
図および第９図は同実施例の動作を示すタイムチャート
である。 10……畳み込み演算部、20,20a……係数制御部、CSR…
…係数シフトレジスタ、30……係数入出力制御部、IF1
〜IF4……インターフェース回路、102……RAM、SEL6…
…セレクタ、FA1,FA2……加算器、REG11,REG12,REG13…
…レジスタ、CNT……カウンタ、DEC……デコーダ。
フロントページの続き (56)参考文献 特開 昭61−222313（ＪＰ，Ａ) 特開 昭61−112417（ＪＰ，Ａ) 米国特許5163018（ＵＳ，Ａ)
Claims (3)
- 【請求項１】順次入力される入力データのサンプル列を
過去一定時間分記憶し、該記憶された入力データのサン
プル列に複数の係数データからなる係数データ列を畳み
込むデジタル信号処理回路において、 前記係数データを変更可能に記憶する記憶手段と、 前記記憶手段から各係数データを順次読み出すと共に、
係数書込みの指示および新たな係数データが与えられた
場合には、前記係数データ列の１つの係数データを外部
へ出力すると共にこの外部へ出力された係数データの分
だけ詰めるように残った係数データがシフトされかつ前
記新たな係数データが追加された係数データ列を前記記
憶手段に書き込む係数制御手段と、 前記記憶された入力データのサンプル列に前記記憶手段
から順次読み出される係数データ列を畳み込む演算手段
と を具備することを特徴とするデジタル信号処理回路。 - 【請求項２】順次入力される入力データのサンプル列を
過去一定時間分記憶し、該記憶された入力データのサン
プル列に複数の係数データからなる係数データ列を畳込
むデジタル信号処理回路において、 複数の記憶セルを有し、係数データが循環シフトするよ
うに各記憶セルの入出力制御を行うようにしたシフトレ
ジスタと、 前記循環シフトを行う記憶セル数を切り換える切換回路
と、 前記シフトレジスタの所定の記憶セルから前記係数デー
タを順次読み出し、該読み出された係数データ列と前記
記憶された入力データのサンプル列との畳み込みを行う
演算回路と、 外部から与えられる係数データを前記シフトレジスタの
所定の記憶セルに書き込む書込回路と、 前記シフトレジスタの所定の記憶セルに記憶された係数
データを外部に出力する出力回路と を具備することを特徴とするデジタル信号処理回路。 - 【請求項３】順次入力される入力データのサンプル列を
過去一定時間分記憶し、該記憶された入力データのサン
プル列に所定個数の係数データからなる係数データ列を
畳込むデジタル信号処理回路において、 前記各係数データを記憶するランダムアクセスメモリ
と、 前記ランダムアクセスメモリから前記各係数データを順
次循環的に読み出すと共に、係数書込みの指示および新
たな係数データが与えられた場合には、前記係数データ
列の１つの係数データを外部へ出力すると共にこの外部
へ係数データの代りに前記新たな係数データを前記ラン
ダムアクセスメモリへ書き込むと共に該新たな係数デー
タが末尾または先頭の係数データとして読み出されるよ
うに前記ランダムアクセスメモリから係数データの読み
出しを開始する初期アドレスを変更する係数制御手段
と、 前記記憶された入力データのサンプル列に前記ランダム
アクセスメモリから順次読み出される係数データ列を畳
み込む演算手段と を具備することを特徴とするデジタル信号処理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013387A JPH0767063B2 (ja) | 1990-01-23 | 1990-01-23 | デジタル信号処理回路 |
| US07/644,250 US5163018A (en) | 1990-01-23 | 1991-01-22 | Digital signal processing circuit for carrying out a convolution computation using circulating coefficients |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013387A JPH0767063B2 (ja) | 1990-01-23 | 1990-01-23 | デジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03217112A JPH03217112A (ja) | 1991-09-24 |
| JPH0767063B2 true JPH0767063B2 (ja) | 1995-07-19 |
Family
ID=11831688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013387A Expired - Fee Related JPH0767063B2 (ja) | 1990-01-23 | 1990-01-23 | デジタル信号処理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5163018A (ja) |
| JP (1) | JPH0767063B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0767063B2 (ja) | 1990-01-23 | 1995-07-19 | ヤマハ株式会社 | デジタル信号処理回路 |
| US5448706A (en) * | 1992-05-13 | 1995-09-05 | Sharp Microelectronics Technology, Inc. | Address generator for multi-channel circular-buffer style processing |
| DE69433031T2 (de) * | 1993-01-22 | 2004-04-22 | Olympus Optical Co., Ltd. | Bildprozessor |
| KR0142803B1 (ko) * | 1993-09-02 | 1998-07-15 | 모리시다 요이치 | 신호처리장치 |
| JP2845114B2 (ja) * | 1993-12-29 | 1999-01-13 | ヤマハ株式会社 | 残響付与装置 |
| JP2845115B2 (ja) * | 1993-12-29 | 1999-01-13 | ヤマハ株式会社 | デジタル信号処理回路 |
| JP3693367B2 (ja) * | 1994-07-28 | 2005-09-07 | 富士通株式会社 | 積和演算器 |
| JP3719509B2 (ja) * | 2002-04-01 | 2005-11-24 | 株式会社ソニー・コンピュータエンタテインメント | シリアル演算パイプライン、演算装置、算術論理演算回路およびシリアル演算パイプラインによる演算方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5163018A (en) | 1990-01-23 | 1992-11-10 | Yamaha Corporation | Digital signal processing circuit for carrying out a convolution computation using circulating coefficients |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4489393A (en) * | 1981-12-02 | 1984-12-18 | Trw Inc. | Monolithic discrete-time digital convolution circuit |
| JPS61112417A (ja) * | 1984-10-13 | 1986-05-30 | Fujitsu Ltd | デイジタルフイルタ |
| US4679164A (en) * | 1984-12-17 | 1987-07-07 | The United States Of America As Represented By The Secretary Of The Army | Digital high speed programmable convolver |
| JPS61222313A (ja) * | 1985-03-27 | 1986-10-02 | Akai Electric Co Ltd | 時変デイジタルフイルタ |
| FR2624283B1 (fr) * | 1987-12-08 | 1992-09-18 | Thomson Csf | Circuit integre de calcul numerique pour calculs glissants du type convolution |
-
1990
- 1990-01-23 JP JP2013387A patent/JPH0767063B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-22 US US07/644,250 patent/US5163018A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5163018A (en) | 1990-01-23 | 1992-11-10 | Yamaha Corporation | Digital signal processing circuit for carrying out a convolution computation using circulating coefficients |
Also Published As
| Publication number | Publication date |
|---|---|
| US5163018A (en) | 1992-11-10 |
| JPH03217112A (ja) | 1991-09-24 |
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