KR20000000827A

KR20000000827A - 디지털 필터링에 사용되는 어드레스 발생기

Info

Publication number: KR20000000827A
Application number: KR1019980020691A
Authority: KR
Inventors: 김일곤
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-06-03
Filing date: 1998-06-03
Publication date: 2000-01-15

Abstract

본 발명은 디지털 필터에서 사용되는 지연기와 곱셈기를 램으로 대체하는데 사용되는 어드레스 발생기를 구현함에 있어서, 그 하드웨어 및 제어의 복잡성을 줄이고, 롬 코딩의 변경 없이 여러 필터링 동작에 호환되어 사용될 수 있도록 하는 것을 목적으로 한다. 이를 위하여 본 발명의 어드레스 발생기는 다수의 데이터가 저장된 메모리 장치로부터 상기 데이터를 읽어 여러 스테이지의 연산을 수행하기 위하여 상기 다수의 데이터의 어드레스를 발생시키는 어드레스 발생기에 있어서, 그 전체 영역이 다수의 단위 영역으로 구분되며, 각 단위 영역의 끝이 다음 단위 영역의 시작을 가리키도록 코딩되며, 어드레스 코드값을 입력받아 다음 어드레스 코드값을 출력하고 카운트 값을 입력받아 각 단위 영역의 끝을 가리키는 점프 어드레스를 출력하도록 코딩된 어드레스 저장수단; 한 스테이지의 연산을 수행하는데 필요한 상기 데이터의 수를 제어 데이터로 입력받아 그 값을 감산하여 카운트하는 제1 카운팅 수단; 상기 제1 카운팅 수단의 출력을 카운트하여 상기 카운트 값을 출력하는 제2 카운팅 수단; 및 상기 제1 카운팅 수단의 출력값에 응답하여 상기 어드레스 저장수단의 출력 또는 상기 제2 카운팅 수단으로부터 출력된 상기 카운트값을 선택하여 상기 어드레스 저장수단에 출력하는 다중화 수단을 포함한다.

Description

디지털 필터링에 사용되는 어드레스 발생기

본 발명은 디지털 신호처리 기술에 관한 것으로, 특히 디지털 신호처리 시스템(digital signal processing system)에서 사용되는 필터를 보다 간단히 구현하기 위하여 사용되는 어드레스 발생기에 관한 것이다.

ADPCM(Adaptive Differential Pulse Code Modulation) 방식은 오디오 코덱(Audio Codec), 사운드 카드(sound card), 디지털 신호처리 시스템 및 무선통신에서 채널의 용량을 확장하는데 널리 사용되고 있다.

첨부된 도면 도 1은 6개의 제로(zero)와 2개의 폴(pole)을 갖는 적응형 디지털 필터의 블록 구성을 도시한 것으로, 도시된 바와 같이 신호값 dq(k)가 직렬로 연결된 다수의 지연기(101)를 거치면서 dq(k-1), dq(k-2), dq(k-3), dq(k-4), dq(k-5), dq(k-6)로 출력되면 각 지연기(101)의 출력은 각각에 곱셈기(103)에서 그에 대응하는 각각의 계수(b₁(k-1), …, b₆(k-1))와 곱해지고, 각 곱셈기(103)의 출력을 축적기(105)가 입력받아 축적값 S_ez(k)를 출력한다. 그리고 축적기(106)가 전단계의 축적값 S_e(k)와 신호값 dq(k)를 더하여 S_r(k)를 출력하면 직렬로 연결된 두 개의 지연기(102)는 S_r(k)를 지연시켜 S_r(k-1), S_r(k-2)를 출력하며, 각 곱셈기(104)는 S_r(k-1), S_r(k-2)와 그에 대응하는 계수 a₁(k-1), a₂(k-1)를 각각 곱하여 곱셈기(104) 각각의 출력과 축적값 S_ez(k)을 축적기(107)가 입력받아 축적값 S_e(k)를 출력한다.

그러나, 상기와 같이 구성되는 디지털 필터는 다수의 지연기와 곱셈기를 필요로 하기 때문에 칩 크기가 커지는 문제점이 있었다.

상기 문제점을 해결하기 위하여 본 발명의 출원인이 1995년 특허출원 제17886호(6월 28일자 출원)를 통해 개시한 바와 같이 하나의 지연기와 곱셈기를 램(RAM)으로 대체하고 램 사이의 어드레싱을 통해 필터링 동작을 구현하는 기술이 제안되었다. 이하, 첨부된 도면 도 1 내지 도 4를 참조하여 그를 상세히 설명한다.

우선, 그 기술적인 배경을 간단히 설명하면, FIFO(First In First Out) 형태의 지연기에서는 값들이 쉬프트(shift) 되면서 마지막 무효 값을 출력하게 되는데, 램을 사용할 경우에는 이 값이 새로운 입력 값에 의해 덮어쓰게 된다. 일반적인 필터에서는 계수가 롬(ROM)에 있고 신호값은 램에 있으므로 계수와 변환되기 때문에 신호값과 함께 램에 저장하여 읽어내는데 2 사이클이 걸린다. 또한 계수를 업데이트(update) 하는데는 어드레스를 바꿔가면서 데이터를 읽어서 현재 입력 데이터와 연산한 후에 이루어지게 되고, 계수 저장후 계수와 신호값을 곱한다. 그리고 다음 샘플 구간에서는 새로운 신호값을 무효 값으로 찾아가 덮어쓰기 한다. 이러한 계수 업데이트를 위한 계수 어드레스와 신호값 어드레스 및 새로운 신호값의 덮어쓰기를 위한 어드레스 발생이 요구된다. 그리고 레지스터를 이용한 지연기는 읽기/쓰기 시간이 램을 사용하는 것보다는 빠르지만, 신호처리에 있어서는 시간에 영향을 받지 않는다.

첨부된 도면 도 2는 계수와 신호값을 선택하는 어드레스 시퀀스 다이어그램으로서, 도 1의 적응형 필터에서 램에 저장된 dq(k)∼dq(k-6)의 신호값과 b₁(k-1)∼b₆(k-1)의 계수를 연산하는 경우에 그 어드레스 값을 계수와 신호값을 번갈아 가면서 (1)∼(12)로 명명하였다. 첫 번째 샘플 구간(i)에서 b₁(k-1)(1)과 dq(k-1)(2)를 읽고 b₁(k-1)(1)을 업데이트하여 쓰기하며 b₁(k-1)(1)과 dq(k-1)(2)를 곱한 후, 축적기(105)의 입력으로 하고, 다음 b₂(k-1)(3)과 dq(k-1)(4)를 읽고 b₂(k-1)(3)를 업데이트하여 쓰기하며 b₂(k-1)(3)과 dq(k-2)(4)를 곱한 후, 축적기(105)의 입력으로 한다. 이러한 방식을 계속 진행하여 b₆(k-1)(11)과 dq(k-6)(12)를 읽고 b₆(k-1)(11)을 업데이트하여 쓰기하며 b₆(k-1)(11)과 dq(k-6)(12)를 곱한 후, 축적기(105)의 입력으로 한다. 그러면, 두 번째 샘플 구간(ii)에서 새로운 신호값 dq(k)의 지연 신호값 dq(k-1)∼dq(k-6)는 어드레스값 (12)부터 덮어쓰기 되어 새로 업데이트된 계수 b₁(k-1)∼b₆(k-1)과 곱셈된다. 세 번째 샘플 구간(iii)에서는 새로운 신호값 dq(k)의 지연 신호값 dq(k-1)∼dq(k-6)가 어드레스값 (10)부터 덮어쓰기 되어 새로 업데이트된 계수 b₁(k-1)∼b₆(k-1)과 곱셈된다. 즉, 신호값의 어드레스는 순환된다.

첨부된 도면 도 3은 점프 어드레스 맵핑 과정도로서, 연산부가 2개인 시스템에서 한 샘플 연산이 끝나면 두 번째 단계의 연산을 수행하고, 어드레스 시퀀스는 첫 번째 단계와 같다. 한 샘플의 어드레스 시퀀스가 끝나면 다시 첫 번째 단계의 연산에 의해 다음 샘플의 어드레스 시퀀스를 갖게 된다. 이러한 단계간의 어드레스 점프는 PLA(Programmable Logic Array) 또는 롬으로 구현할 수 있다. 그리고 연산하는 샘플이 스테레오(stereo)일 때는 신호값과 계수의 저장을 위한 영역을 2바이트에서 4바이트로 확장한다. 또한, ADPCM에서처럼 전이중 수행(full duplex operation)을 위해서는 첫 번째 단계와 두 번째 단계의 점프 어드레스를 롬에 저장하여 부호화 어드레스의 마지막 어드레스가 복호화 어드레스의 처음을 가리키도록 할 수 있다.

첨부된 도면 도 4는 종래기술(1995년 특허출원 제17886호)에 따른 어드레스 발생기의 블록 구성을 도시한 것으로, 도면에 도시된 바와 같이 다중화기(41)는 전이중 신호에 따라 제1 카운트값 또는 전단계의 어드레스를 입력받아 출력하고, 롬(42)은 다중화기(41)의 출력에 따라 저장되어 있는 계수를 출력하며, 카운터(43)는 스테레오 신호를 클럭으로 입력받아 롬(42)에서 출력되는 계수를 카운트한 제1 카운트값을 출력한다. 그리고 카운터(44)는 스테레오 신호를 클럭으로 입력받아 제2 카운트값을 출력하고, 다중화기(46)는 모노(mono) 신호 또는 스테레오 신호에 따라 두 카운터(43,44)의 출력중 하나를 입력받아 어드레스를 출력하며, 레지스터(45)는 제2 카운트값에 따라 제1 카운트값을 순시적으로 저장하고 그 값을 다중화기(41)에 제공한다.

그 동작은 다음과 같다.

계수 어드레스와 신호값 어드레스는 순환하는데 신호값 어드레스의 시작 위치가 다르므로 카운터(43, 44)와 롬(44)으로 구분하고 다중화기를 이용하여 계수 어드레스와 신호값 어드레스를 번갈아 선택한다. 그리고 계수 어드레스는 한 샘플 연산이 끝날 때 로드되고 두 번째 단계의 시작 어드레스를 롬(42)으로 코딩하여 카운팅하며, 스테레오 수행을 위해서는 카운터(43, 44)의 카운팅 동작을 2배로 하고, 다중화기(41,46)가 입력되는 두 신호중 하나를 선택하기 위한 선택신호의 구간을 2배로 낮춘다. 또한 ADPCM에서 전이중 수행을 위해서는 복호화 어드레스를 다중화기(41)로 선택하여 롬(42)으로 코딩하고 복호화 단계의 첫 번째 어드레스값을 구해 다시 카운팅 한다.

그러나, 이와 같은 종래의 어드레스 발생기는 그 하드웨어 및 제어가 복잡할 뿐만 아니라, 특정의 필터링 동작에만 그 사용이 제한되어 호환성이 없는 문제점이 있었다. 즉, 다수의 카운터, 다중화기와 이를 제어하는 제어 신호가 필요하고, 각 필터의 계수 개수에 맞는 롬 코딩이 필요하므로 필터의 종류에 맞는 롬을 필요로 하는 단점이 있었다.

본 발명은 디지털 필터에서 사용되는 지연기와 곱셈기를 램으로 대체하는데 사용되는 어드레스 발생기를 구현함에 있어서, 그 하드웨어 및 제어의 복잡성을 줄이고, 롬 코딩의 변경없이 여러 필터링 동작에 호환되어 사용될 수 있도록 하는 것을 목적으로 한다.

도 1은 6개의 제로(zero)와 2개의 폴(pole)을 갖는 적응형 디지털 필터의 블록 구성도.

도 2는 계수와 신호값을 선택하는 어드레스 시퀀스 다이어그램.

도 3은 점프 어드레스 맵핑 과정도.

도 4는 종래기술에 따른 어드레스 발생기의 블록 구성도.

도 5는 본 발명의 일 실시예에 따른 어드레스 발생기의 블록 구성도.

* 도면의 주요 부분에 대한 부호의 설명

50 : 롬 51 : 레지스터

52 : 감소 카운터 53 : 증가 카운터

54 : 다중화기 clk : 클럭

상기 목적을 달성하기 위하여 본 발명의 어드레스 발생기는 다수의 데이터가 저장된 메모리 장치로부터 상기 데이터를 읽어 여러 스테이지의 연산을 수행하기 위하여 상기 다수의 데이터의 어드레스를 발생시키는 어드레스 발생기에 있어서, 그 전체 영역이 다수의 단위 영역으로 구분되며, 각 단위 영역의 끝이 다음 단위 영역의 시작을 가리키도록 코딩되며, 어드레스 코드값을 입력받아 다음 어드레스 코드값을 출력하고 카운트값을 입력받아 각 단위 영역의 끝을 가리키는 점프 어드레스를 출력하도록 코딩된 어드레스 저장수단; 한 스테이지의 연산을 수행하는데 필요한 상기 데이터의 수를 제어 데이터로 입력받아 그 값을 감산하여 카운트하는 제1 카운팅 수단; 상기 제1 카운팅 수단의 출력을 카운트하여 상기 카운트값을 출력하는 제2 카운팅 수단; 및 상기 제1 카운팅 수단의 출력값에 응답하여 상기 어드레스 저장수단의 출력 또는 상기 제2 카운팅 수단으로부터 출력된 상기 카운트값을 선택하여 상기 어드레스 저장수단에 출력하는 다중화 수단을 포함한다.

이하, 본 발명의 바람직한 실시를 위하여 그 실시예를 소개한다.

첨부된 도면 도 5는 본 발명의 일 실시예에 따른 어드레스 발생기의 블록 구성을 도시한 것으로, 이하 이해를 돕기 위하여 필터링 연산에 필요한 계수 어드레싱만을 수행하는 경우로 한정하여 설명한다.

우선, 본 발명의 실시를 위해서는 롬(50)의 적절한 코딩이 선행되어야 한다. 즉, 롬(50)은 그 전체 영역이 다수의 기본 단위 영역(롬 셀)으로 구분되고, 각 영역의 끝이 다음 영역의 처음을 가리키도록 하여 여러 스테이지의 연산을 연속적으로 수행할 수 있도록 미리 코딩된 상태이다. 또한, 롬(50)은 어드레스 코드값이 입력되면 그 다음 코드값을 출력하고, 카운트값이 입력되면 해당 롬 셀의 끝을 가리키는 점프 어드레스를 출력하도록 코딩되어 있다.

레지스터(51)는 해당 필터의 필터링 동작에 필요한 계수의 개수를 제어 데이터로 입력받아 그 값을 래치하여 감소 카운터(decrement counter)(52)로 출력한다.

감소 카운터(52)는 레지스터(51)의 출력을 '1'씩 감산하며, 계속해서 증가 카운터(53)로 출력한다. 또한 감소 카운터(53)는 그 출력값이 '0'이 되면 다중화기(54)가 증가 카운터(53)의 출력을 선택하도록 제어한다.

다중화기(54)는 감소 카운터(52)의 출력이 '0'이 아닌 경우에는 롬(50)의 출력을 선택하여 출력하며, 감소 카운터(52)의 출력이 '0'일 경우 증가 카운터(53)의 출력을 선택하여 출력한다.

롬(53)은 미리 코딩된 바대로 다중화기(54)로부터 자신이 출력한 어드레스 코드값이 입력되면 다음 어드레스 코드값을 출력하고, 다중화기(54)로부터 증가 카운터(53)의 출력값이 입력되면 해당 롬 셀의 끝을 가리키는 점프 어드레스를 출력하여 다음 스테이지의 연산이 수행될 수 있도록 한다.

감소 카운터(52) 및 증가 카운터(54)는 도면에 도시된 바와 같이 동일 클럭(clk)에 제어 받을 수 있으며, 필요에 따라 서로 다른 주기의 클럭에 제어 받을 수도 있다.

전술한 바와 같이 본 발명은 롬 셀의 크기와 계수값의 개수에 따라 필터링 동작에 필요한 적절한 연산이 여러 스테이지에 걸쳐 수행될 수 있도록 램의 어드레스를 롬으로부터 출력하는 어드레스 발생기를 구현함에 있어서, 필터의 계수 개수보다 롬 셀의 크기가 항상 크도록 충분한 크기의 롬 셀을 코딩하고, 감소 카운터 및 증가 카운터를 채용하여 계수의 개수에 관계없이 여러 필터링 동작을 수행하도록 하며, 그 제어를 용이하게 하였다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 설명한 바와 같이 본 발명은 감소 카운터 및 증가 카운터를 채용하여 어드레스 발생기의 제어를 보다 용이하도록 하고, 롬 코딩의 변경없이도 각종 필터의 계산식을 수행할 수 있도록 하는 호환성을 확보하는 효과가 있다.

Claims

다수의 데이터가 저장된 메모리 장치로부터 상기 데이터를 읽어 여러 스테이지의 연산을 수행하기 위하여 상기 다수의 데이터의 어드레스를 발생시키는 어드레스 발생기에 있어서,

그 전체 영역이 다수의 단위 영역으로 구분되며, 각 단위 영역의 끝이 다음 단위 영역의 시작을 가리키도록 코딩되며, 어드레스 코드값을 입력받아 다음 어드레스 코드값을 출력하고 카운트값을 입력받아 각 단위 영역의 끝을 가리키는 점프 어드레스를 출력하도록 코딩된 어드레스 저장수단;

한 스테이지의 연산을 수행하는데 필요한 상기 데이터의 수를 제어 데이터로 입력받아 그 값을 감산하여 카운트하는 제1 카운팅 수단;

상기 제1 카운팅 수단의 출력을 카운트하여 상기 카운트값을 출력하는 제2 카운팅 수단; 및

상기 제1 카운팅 수단의 출력값에 응답하여 상기 어드레스 저장수단의 출력 또는 상기 제2 카운팅 수단으로부터 출력된 상기 카운트값을 선택하여 상기 어드레스 저장수단에 출력하는 다중화 수단

을 포함하는 어드레스 발생기.
제 1 항에 있어서,

상기 제어 데이터를 입력받아 그 값을 래치하여 상기 제1 카운팅 수단에 출력하는 래치 수단을 더 포함하는 것을 특징으로 하는 어드레스 발생기.
제 1 항 또는 제 2 항에 있어서,

상기 제1 카운팅 수단의 출력값이 '0'인 경우, 상기 다중화 수단이 상기 제2 카운팅 수단으로부터 출력된 상기 카운트값을 선택하는 것을 특징으로 하는 어드레스 발생기.
제 1 항 또는 제 2 항에 있어서,

상기 어드레스 저장수단이 롬(ROM)인 것을 특징으로 하는 어드레스 발생기.
제 1 항 또는 제 2 항에 있어서,

상기 제1 및 제2 카운팅 수단이 동일 클럭에 제어 받는 것을 특징으로 하는 어드레스 발생기.
제 1 항 또는 제 2 항에 있어서,

상기 각 단위 영역의 크기가 상기 제어 데이터보다 큰 것을 특징으로 하는 어드레스 발생기.