JPH01245607A - 合成型良限インパルス応答デジタルフィルタ - Google Patents
合成型良限インパルス応答デジタルフィルタInfo
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- JPH01245607A JPH01245607A JP63072788A JP7278888A JPH01245607A JP H01245607 A JPH01245607 A JP H01245607A JP 63072788 A JP63072788 A JP 63072788A JP 7278888 A JP7278888 A JP 7278888A JP H01245607 A JPH01245607 A JP H01245607A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、例えは、画像処理装置及び医用電子装置等に
用いられる合成型有限インパルス応答テンタルフィルタ
（以下、有限インパルス応答テンタルフィルタをＦ Ｉ
Ｒデジタルフィルタという。）に関する。
用いられる合成型有限インパルス応答テンタルフィルタ
（以下、有限インパルス応答テンタルフィルタをＦ Ｉ
Ｒデジタルフィルタという。）に関する。
［従来の技術］
従来、ＦＩＲテジタルフィルタは周波数にス＝Ｈ。
て直線位相４％性を有しか一つ安定に動作することかで
きるため、波形情報を保存して所定の処理を行う画像処
理装置等に広く用いられている。しかしながら、急峻な
遮断特性を有するデジタルフィルタを実現する場合、無
限インパルス応答テンタルフィルタに比へて、バーＩ・
ウェア的には構成するための素子数か非常に多くなり、
一方、ソフトウェア的には演算量か非常に大きくなると
いう問題点を有Ｉ７ていた。
きるため、波形情報を保存して所定の処理を行う画像処
理装置等に広く用いられている。しかしながら、急峻な
遮断特性を有するデジタルフィルタを実現する場合、無
限インパルス応答テンタルフィルタに比へて、バーＩ・
ウェア的には構成するための素子数か非常に多くなり、
一方、ソフトウェア的には演算量か非常に大きくなると
いう問題点を有Ｉ７ていた。
これらの問題点を解法するために、第３図に示す従来例
の合成型Ｆ Ｉ Ｒデジタルフィルタか提案されている
。
の合成型Ｆ Ｉ Ｒデジタルフィルタか提案されている
。
第３図において、十記合成型ＦＩＲテンタルフィルタは
、第４図に示す５個のサブフィルタＳ Ｆ １ないしＳ
Ｆ５と、６個の乗算器ＭＯないしＭ５と、５個の加算器
ΔＤＤＩＩないしΔＤ Ｄ ］ ５を備える。上記合成
型ＦＩＲフィルタに入力されるデータはサブフィルタＳ
Ｆ １に入力されるとともに、乗数り、の乗算器ＭＯ
を介して加算器ＡＤＤ１１の第１の入力端子に入力され
る。サブフィルタＳＦ１から出力されるデータは次段の
サブフィルタＳＦ２に入力されるとともに、乗数ｈ１の
乗算器Ｍ１を介して八ＤＤＩＩの第２の入力端子に入力
される。この加算器へＴ）Ｄｌｌから出力されるデータ
は、加算器ＡＤＤ ］ ２の第１の入力端子に入力され
る。一方、サブフィルタＳＦ２から出力されるデータは
、次段のサブフィルタＳＦ３に入力されるとともに、乗
数り、の乗算器Ｍ２を介して、加算％４ＡＤＤ１２の第
２の入力端子に入力される。
、第４図に示す５個のサブフィルタＳ Ｆ １ないしＳ
Ｆ５と、６個の乗算器ＭＯないしＭ５と、５個の加算器
ΔＤＤＩＩないしΔＤ Ｄ ］ ５を備える。上記合成
型ＦＩＲフィルタに入力されるデータはサブフィルタＳ
Ｆ １に入力されるとともに、乗数り、の乗算器ＭＯ
を介して加算器ＡＤＤ１１の第１の入力端子に入力され
る。サブフィルタＳＦ１から出力されるデータは次段の
サブフィルタＳＦ２に入力されるとともに、乗数ｈ１の
乗算器Ｍ１を介して八ＤＤＩＩの第２の入力端子に入力
される。この加算器へＴ）Ｄｌｌから出力されるデータ
は、加算器ＡＤＤ ］ ２の第１の入力端子に入力され
る。一方、サブフィルタＳＦ２から出力されるデータは
、次段のサブフィルタＳＦ３に入力されるとともに、乗
数り、の乗算器Ｍ２を介して、加算％４ＡＤＤ１２の第
２の入力端子に入力される。
以下、同様に、加算器ＡＩ］） １３． ＡＤＤ Ｉ
４゜ＡＤＤ １５の各第１の入力な：（９子にそれぞ
れ、前段の加慢器ΔＤＤ］２．ＡＤＤ］３．ＡＤＤ］４
の各出力端子から出力される出力データか入力され、一
方、加算器ＡＤＤ ］、 ３． ＡＤＤ ＋ ４．、
ＡＤＤ ］５の各第２の入力端子にそれぞれ、サブフィ
ルタＳ Ｆ ３ 、 Ｓ Ｆ ４ 、 Ｓ Ｆ ５
から乗算器Ｍ３． Ｍ／Ｉ。
４゜ＡＤＤ １５の各第１の入力な：（９子にそれぞ
れ、前段の加慢器ΔＤＤ］２．ＡＤＤ］３．ＡＤＤ］４
の各出力端子から出力される出力データか入力され、一
方、加算器ＡＤＤ ］、 ３． ＡＤＤ ＋ ４．、
ＡＤＤ ］５の各第２の入力端子にそれぞれ、サブフィ
ルタＳ Ｆ ３ 、 Ｓ Ｆ ４ 、 Ｓ Ｆ ５
から乗算器Ｍ３． Ｍ／Ｉ。
Ｍ５を介して出力されるデータか入力される。最後に、
この合成型ＦＩ Ｒデジタルフィルタの出力データか上
記加算器Ａ Ｄ ｌ） １５の出力端子から出力される
。
この合成型ＦＩ Ｒデジタルフィルタの出力データか上
記加算器Ａ Ｄ ｌ） １５の出力端子から出力される
。
第４図は第３図のづブフィルタＳＦＩないしＳＦ５のブ
ロック図である。第４図において、サブフィルタＳＦＩ
ないしＳＦ５はそれぞれ、伝達関数Ｚ −１を有する自
然数ｎ個の遅延器ＤＬ１ないしＤ Ｌ ｎと、それぞれ
乗数Ｃ６ないしＣｎを有する（ｎ−１−１）個の乗算器
ＭＩＯないしＭｌ ｎを備え、サブフィルタＳＦＩない
しＳＦ５が遅延器ＤＬＬないしＤ Ｌ ｎにとって代わ
って、第３図の５段の合成型Ｆ Ｉ Ｒデジタルフィル
タと同様に構成されるｎ段の構成を有する。
ロック図である。第４図において、サブフィルタＳＦＩ
ないしＳＦ５はそれぞれ、伝達関数Ｚ −１を有する自
然数ｎ個の遅延器ＤＬ１ないしＤ Ｌ ｎと、それぞれ
乗数Ｃ６ないしＣｎを有する（ｎ−１−１）個の乗算器
ＭＩＯないしＭｌ ｎを備え、サブフィルタＳＦＩない
しＳＦ５が遅延器ＤＬＬないしＤ Ｌ ｎにとって代わ
って、第３図の５段の合成型Ｆ Ｉ Ｒデジタルフィル
タと同様に構成されるｎ段の構成を有する。
ここで、第３図の合成型ＦＩＲデジタルフィルタに入力
されるデータを時間ｔの関数であるｘ（ｔ）とし、一方
、このＦ Ｉ Ｒデジタルフィルタから出力されるデー
タを時間［の関数であるＩ（ｉ（ｔ）。
されるデータを時間ｔの関数であるｘ（ｔ）とし、一方
、このＦ Ｉ Ｒデジタルフィルタから出力されるデー
タを時間［の関数であるＩ（ｉ（ｔ）。
（ｉ ＝１．２，３，４．５）とすると、この合成型Ｆ
ＩＲデジタルフィルタの出力データＦ （ｔ）及びサブ
フィルタＳＦｌないしＳＦ５の出力データＨｉ （ｔ
）、 （ｉ−１，２，３，’ ４．５）は次式で表さ
れる。
ＩＲデジタルフィルタの出力データＦ （ｔ）及びサブ
フィルタＳＦｌないしＳＦ５の出力データＨｉ （ｔ
）、 （ｉ−１，２，３，’ ４．５）は次式で表さ
れる。
Ｆ （［） −Σ ｈ １ ・ト１ ｉ （ｔ）
−（１）に〇 Ｈｉ（ｔ）−Σ ＣＪ・ｌ−１ｉ−１（ｔ Ｄ ・
（２）ｊ・０ ここて、Ｈ６（ｔ）−ｘ （ｔ）てあり、ｈｌ及びＣｊ
は各乗算器ＭＯないしＨ５，ＭＩＯないしＭｌ ｎの乗
数である。
−（１）に〇 Ｈｉ（ｔ）−Σ ＣＪ・ｌ−１ｉ−１（ｔ Ｄ ・
（２）ｊ・０ ここて、Ｈ６（ｔ）−ｘ （ｔ）てあり、ｈｌ及びＣｊ
は各乗算器ＭＯないしＨ５，ＭＩＯないしＭｌ ｎの乗
数である。
第２図は、乗数り。−ｈ、＝ｈ２＝Ｑのときの第３図の
合成型Ｆ Ｉ Ｒデジタルフィルタを実現した、従来例
の集積回路の回路図である。
合成型Ｆ Ｉ Ｒデジタルフィルタを実現した、従来例
の集積回路の回路図である。
第２図において、この集積回路は、入力端子Ｉ′Ｆに入
力される１０ビツトのデータに対して」１記合成型ＦＩ
Ｒデジタルフィルタの演算を行い該演算結果のデータを
出力９：１ｊ子Ｏ′Ｆに出力する演算部１００と、」１
記演算部］、 ００の制御を行う制御部２００とを備え
ている。
力される１０ビツトのデータに対して」１記合成型ＦＩ
Ｒデジタルフィルタの演算を行い該演算結果のデータを
出力９：１ｊ子Ｏ′Ｆに出力する演算部１００と、」１
記演算部］、 ００の制御を行う制御部２００とを備え
ている。
上記制御部２００において、デコータＤＥは外部端子Ｅ
Ｔを介して入力される５ビツトの制御信号を復号化して
９ビツトの制御信号に変換してカウンタＢＣに出力する
。カウンタＢＣは、入力される９ビｙ）の制御信号に応
答してこのデジタルフィルタのシーケンスコン）・ロー
ルヲ行い、９ビットのアドレスを読ろ出し専用メモリ（
以下、ＲＯＭという。）２０に出力する。
Ｔを介して入力される５ビツトの制御信号を復号化して
９ビツトの制御信号に変換してカウンタＢＣに出力する
。カウンタＢＣは、入力される９ビｙ）の制御信号に応
答してこのデジタルフィルタのシーケンスコン）・ロー
ルヲ行い、９ビットのアドレスを読ろ出し専用メモリ（
以下、ＲＯＭという。）２０に出力する。
ＲＯＭ２０には、このＦＩＲデジタルフィルタの動作を
制御するシステノ＼プログラムが格納され、カウンタＢ
Ｃから入力されるアドレスに格納されている命令データ
に基ついて、演算部１００の各回路に制御信号を出力し
、また最下位ピッｌ−（以下、ＬＳＢという。）側の３
ビットのアドレスを出力するとともに、１ビットのイン
クリメント信号をアップカウンタＵＣに出力し、又は１
ビットのデクリメント信号をタウンカウンタＤＣに出力
する。アップカウンタＵＣは、インクリメント信号に応
答して計数値に１を加算して最上位ビット（以下、ＭＳ
Ｂという。）側の４ビツトのアトレスを演算部１．００
の随時読み出し再書き込み可能なメモリ（以下、ＲＡＭ
という。）１１ないし１５に出力し、一方、タウンカウ
ンタＤＣはデクリメント信号に応答して計数値から１を
減算してＭＳＢ側の４ビットのアト゛レスを演算部１０
０のＲＡＭ１．］ないしＩ１に出力する。
制御するシステノ＼プログラムが格納され、カウンタＢ
Ｃから入力されるアドレスに格納されている命令データ
に基ついて、演算部１００の各回路に制御信号を出力し
、また最下位ピッｌ−（以下、ＬＳＢという。）側の３
ビットのアドレスを出力するとともに、１ビットのイン
クリメント信号をアップカウンタＵＣに出力し、又は１
ビットのデクリメント信号をタウンカウンタＤＣに出力
する。アップカウンタＵＣは、インクリメント信号に応
答して計数値に１を加算して最上位ビット（以下、ＭＳ
Ｂという。）側の４ビツトのアトレスを演算部１．００
の随時読み出し再書き込み可能なメモリ（以下、ＲＡＭ
という。）１１ないし１５に出力し、一方、タウンカウ
ンタＤＣはデクリメント信号に応答して計数値から１を
減算してＭＳＢ側の４ビットのアト゛レスを演算部１０
０のＲＡＭ１．］ないしＩ１に出力する。
」１記演算部１００において、入力端子ドＩ゛には、１
１個の１０ビットのパラレルデータかパラレルかつシリ
アルで入力され、シフトレ／スタＳＲＩは、入力端子Ｉ
Ｔに入力される上記データを０ビットないし５ビットた
け右側に、すなわちＬ Ｓ Ｂ （ｉｌｌにシフトさゼ
た後、シフトされた１６ビツトのデータをＲＡＭＩＩに
出力して、該データを、制御部２００から出力される７
ビノトのアドレスに対応するアドレスに書き込む。
１個の１０ビットのパラレルデータかパラレルかつシリ
アルで入力され、シフトレ／スタＳＲＩは、入力端子Ｉ
Ｔに入力される上記データを０ビットないし５ビットた
け右側に、すなわちＬ Ｓ Ｂ （ｉｌｌにシフトさゼ
た後、シフトされた１６ビツトのデータをＲＡＭＩＩに
出力して、該データを、制御部２００から出力される７
ビノトのアドレスに対応するアドレスに書き込む。
従って、ＲＡＭ１．ｌにおいては、アドレスＯからアド
レス５まてにそれぞれ、１個の１６ビノトの入力データ
に対してＯビソトノフトないし５ビ。
レス５まてにそれぞれ、１個の１６ビノトの入力データ
に対してＯビソトノフトないし５ビ。
ｌ−シフトされた１６ビｙ ｈのデータ（以下、シフト
データという。）が格納され、従って、ＲＡＭ１１には
１１個の１６ビソトの入力データに対スる旧６６個の１
６ビソトのシフトデータか格納される。このＲＡＭＩＩ
は、１４ワードを有するマーンンの記憶領域を含み、計
８０ワードの記憶容量を有する。ここで、１ワードは１
６ビ・ノドである。
データという。）が格納され、従って、ＲＡＭ１１には
１１個の１６ビソトの入力データに対スる旧６６個の１
６ビソトのシフトデータか格納される。このＲＡＭＩＩ
は、１４ワードを有するマーンンの記憶領域を含み、計
８０ワードの記憶容量を有する。ここで、１ワードは１
６ビ・ノドである。
ＲＡＭ１１から出力される１１個の１６ビツトのデータ
は、加算器Ａ Ｉ） Ｄ １の第１の入力端子に入力さ
れ、該加算器ＡＤＤ ］から出力される１６ビツトのデ
ータは、シフトレジスタＳＲ２を介して加算器ＡＤＤＩ
の第２の入力端子及びＲＡＭＩ２に入力される。
は、加算器Ａ Ｉ） Ｄ １の第１の入力端子に入力さ
れ、該加算器ＡＤＤ ］から出力される１６ビツトのデ
ータは、シフトレジスタＳＲ２を介して加算器ＡＤＤＩ
の第２の入力端子及びＲＡＭＩ２に入力される。
ここで、ＲＡＭＩＩ、加算器ＡＤＤ Ｉ及びンフトレジ
スタＳＲ２によって、サブフィルタＳＦＩを構成してい
る。ずなわら、ＲＡＭ］、］に格納された１個の入力デ
ータに夕・１する６個のンフトデータのうぢの所定の１
個のンフトデータと、加算器ＡＤＤＩの第２の入力端子
に入力されるデータを加算した後、ＲＯＭ２０から出力
される制御信号（こ力（ついてシフトレジスタ５Ｒ１ｉ
こ、上って１ヒ゛〕１・たけＬＳＢ側にシフトさＵ又は
シフトせすに、加算器ＡＤＤ １の第２の入力端子に入
力される。
スタＳＲ２によって、サブフィルタＳＦＩを構成してい
る。ずなわら、ＲＡＭ］、］に格納された１個の入力デ
ータに夕・１する６個のンフトデータのうぢの所定の１
個のンフトデータと、加算器ＡＤＤＩの第２の入力端子
に入力されるデータを加算した後、ＲＯＭ２０から出力
される制御信号（こ力（ついてシフトレジスタ５Ｒ１ｉ
こ、上って１ヒ゛〕１・たけＬＳＢ側にシフトさＵ又は
シフトせすに、加算器ＡＤＤ １の第２の入力端子に入
力される。
以上の手（頼を所定の回数だけ繰り返して、サブフィル
タＳＦＩの出力データＩ（、をシフトレジスタＳＲ１の
出力から得ることができる。以上の手順は、公知の通り
′”シフト・アンド・アット″と呼ばれている。
タＳＦＩの出力データＩ（、をシフトレジスタＳＲ１の
出力から得ることができる。以上の手順は、公知の通り
′”シフト・アンド・アット″と呼ばれている。
」１記出力データＨ４をＲＡＭ１２のアドレス０に出力
するとともに、この出力データＨ１を上記シフトレジス
タＳＲＩを用いて、入力端子ＩＴに入力された入カデー
タと同様に、１ビツトないし５ビツトたけＬＳＢ側にシ
フトさせて、計６個のシフＩ・データを得る。シフトビ
ット １ビツトないし５ビツトである各シフトデータかそれぞ
れ、ＲＡＭ１２のアドレス１ないし５に出力されて格納
される。従って、ＲＡＭ１２には、サブフィルタＳＦＩ
から出力された１１個の１６ビツトのデータに対する計
６６個の１６ビツトのシフトデータが格納される。
するとともに、この出力データＨ１を上記シフトレジス
タＳＲＩを用いて、入力端子ＩＴに入力された入カデー
タと同様に、１ビツトないし５ビツトたけＬＳＢ側にシ
フトさせて、計６個のシフＩ・データを得る。シフトビ
ット １ビツトないし５ビツトである各シフトデータかそれぞ
れ、ＲＡＭ１２のアドレス１ないし５に出力されて格納
される。従って、ＲＡＭ１２には、サブフィルタＳＦＩ
から出力された１１個の１６ビツトのデータに対する計
６６個の１６ビツトのシフトデータが格納される。
以下同様に、ＲＡＭ１２、加算器ＡＤＤ２及びシフトレ
シスタＳＲ３によっーＣ１サブフィルタＳＦ２を構成し
、また、ＲＡＭ１３、加算器ＡＤＤ３及びシフトレジス
タＳＲ４によって、サブフィルタＳＦ３を構成する。さ
らに、ＲＡＭ］４、加算器ΔＤＤ４及びンフトレシスタ
ＳＲ５によって、サブフィルタＳＦ４を構成し、また、
ＲＡＭ１５、加算器Ａ Ｄ Ｄ ５及びシフトレジスタ
ＳＲ６によって、サブフィルタＳＦ５を構成する。上記
のように構成されたサブフィルタＳＦ２ないしＳ Ｆ
５は、」１記サブフィルタＳＦＩと同様に動作する。
シスタＳＲ３によっーＣ１サブフィルタＳＦ２を構成し
、また、ＲＡＭ１３、加算器ＡＤＤ３及びシフトレジス
タＳＲ４によって、サブフィルタＳＦ３を構成する。さ
らに、ＲＡＭ］４、加算器ΔＤＤ４及びンフトレシスタ
ＳＲ５によって、サブフィルタＳＦ４を構成し、また、
ＲＡＭ１５、加算器Ａ Ｄ Ｄ ５及びシフトレジスタ
ＳＲ６によって、サブフィルタＳＦ５を構成する。上記
のように構成されたサブフィルタＳＦ２ないしＳ Ｆ
５は、」１記サブフィルタＳＦＩと同様に動作する。
さらに、ＲＡＭ］４に格納された計６６個のシフトデー
タのうち６個のデータはサブフィルタＳＦ３の出力デー
タＨ３てあり、この出力データＩ（３かラッチ回路ＬＡ
ｌを介してマルチプレクサＭＵＸ１の第１の入力端子に
出力される。また同様に、ＲＡＭ１５に格納された計６
６個のシフトデータのうち６個のデータはサブフィルタ
ＳＦ４の出力データＨ４であり、この出力データＩ−１
４がランチ回路Ｌ Ａ ２を介してマルチプレクサＭ
ＵＸＩの第２の入力端子に出力される。さらに、サブフ
ィルタｌｌ− ＳＦ５の出力データ１４５はラッチ回路ＬＡ３にラッチ
された後、マルチプレクサＭＵＸＩの第３の入力端子に
入力される。
タのうち６個のデータはサブフィルタＳＦ３の出力デー
タＨ３てあり、この出力データＩ（３かラッチ回路ＬＡ
ｌを介してマルチプレクサＭＵＸ１の第１の入力端子に
出力される。また同様に、ＲＡＭ１５に格納された計６
６個のシフトデータのうち６個のデータはサブフィルタ
ＳＦ４の出力データＨ４であり、この出力データＩ−１
４がランチ回路Ｌ Ａ ２を介してマルチプレクサＭ
ＵＸＩの第２の入力端子に出力される。さらに、サブフ
ィルタｌｌ− ＳＦ５の出力データ１４５はラッチ回路ＬＡ３にラッチ
された後、マルチプレクサＭＵＸＩの第３の入力端子に
入力される。
マルチプレクサＭＵＸＩは、第１，第２及び第３の各入
力端子にそれぞれ入力される１６ビノ１−のデータを択
一的に選択して、選択されたデータをシフトレジスタＳ
Ｒ７を介して加算器ＡＤＤ６の第１の入力端子に出力す
る。加算器ＡＤＤ６は、第１の入力端子に入力される１
６ビツトのデータと第２の入力端子に入力される１６ビ
ツトのデータを加算して、上記加算結果の１６ビツトの
データをラッチ回路Ｌ Ａ ４を介してラッチ回路ＬＡ
５に出力するとともに、加算器ＡＤＤ６の第２の入力端
子に出力する。さらに、ラッチ回路ＬＡ５はラッチした
１６ビツトのデータのうちＭＳＢ（１１１１０ビツトの
データを出力端子ＯＴに出力する。
力端子にそれぞれ入力される１６ビノ１−のデータを択
一的に選択して、選択されたデータをシフトレジスタＳ
Ｒ７を介して加算器ＡＤＤ６の第１の入力端子に出力す
る。加算器ＡＤＤ６は、第１の入力端子に入力される１
６ビツトのデータと第２の入力端子に入力される１６ビ
ツトのデータを加算して、上記加算結果の１６ビツトの
データをラッチ回路Ｌ Ａ ４を介してラッチ回路ＬＡ
５に出力するとともに、加算器ＡＤＤ６の第２の入力端
子に出力する。さらに、ラッチ回路ＬＡ５はラッチした
１６ビツトのデータのうちＭＳＢ（１１１１０ビツトの
データを出力端子ＯＴに出力する。
ここで、マルチプレクサＭＬＪＸ．１、シフトレジスタ
ＳＲ７、加算器ＡＤＤ６、及びラッチ回路ＬＡ４は、マ
ルチプレクサＭＵＸＩの各入力端子に入力される各デー
タに対して、上述のサブフィル＝１２− 夕ＳＦＩないしＳＦ５と同様に、ンフトレジスタＳＲ７
を用いてデータを所定のビット数だけＬＳＢ側にシフト
させかつ加算器ＡＤＤ６を用いてデータを加算すること
により、すなわち上記シフト・アント・アンドを行うこ
とにより、第３図の乗算器Ｍ３，Ｍ４，Ｍ５と加算器Ａ
ＤＤ１３，ＡＤＤ１４、ＡＤＤ１５の動作を行い、これ
によって該合成型Ｆ ＬＲデジタルフィルタの出力デー
タＦ（ｔ）を得ることができ、該データＦ（［）はラン
チ回路ＬＡ５においてラッチされた後、出力端子ＯＴに
出力される。
ＳＲ７、加算器ＡＤＤ６、及びラッチ回路ＬＡ４は、マ
ルチプレクサＭＵＸＩの各入力端子に入力される各デー
タに対して、上述のサブフィル＝１２− 夕ＳＦＩないしＳＦ５と同様に、ンフトレジスタＳＲ７
を用いてデータを所定のビット数だけＬＳＢ側にシフト
させかつ加算器ＡＤＤ６を用いてデータを加算すること
により、すなわち上記シフト・アント・アンドを行うこ
とにより、第３図の乗算器Ｍ３，Ｍ４，Ｍ５と加算器Ａ
ＤＤ１３，ＡＤＤ１４、ＡＤＤ１５の動作を行い、これ
によって該合成型Ｆ ＬＲデジタルフィルタの出力デー
タＦ（ｔ）を得ることができ、該データＦ（［）はラン
チ回路ＬＡ５においてラッチされた後、出力端子ＯＴに
出力される。
［発明が解決しようとする課題］
しかしながら、上述の合成型ＦＩＲテジタルフィルタに
おいては、サブフィルタＳＦＩないしＳＦ５の上記シフ
ト・アンド・アットの動作を行うために、ＲＡＭＩＩな
いし１５のそれぞれに、１個のデータに対して６個のシ
フトデータを格納する必要があるため、ＲＡＭ１１ない
し１５の記憶容量か非常に大きくなるという問題点があ
った。
おいては、サブフィルタＳＦＩないしＳＦ５の上記シフ
ト・アンド・アットの動作を行うために、ＲＡＭＩＩな
いし１５のそれぞれに、１個のデータに対して６個のシ
フトデータを格納する必要があるため、ＲＡＭ１１ない
し１５の記憶容量か非常に大きくなるという問題点があ
った。
また、上述のように、上記シフト・アンド・アッ）・の
動作を行う前に予め１個のデータに対して６個のノフト
データを格納する必要があり、上記サブフィルタＳＦＩ
ないしＳＦ５の動作において、使ＩＴＪすることかない
不要なシフトデータも生成して格納しているのて、無駄
な処理サイクルか存在するという問題点かあった。
動作を行う前に予め１個のデータに対して６個のノフト
データを格納する必要があり、上記サブフィルタＳＦＩ
ないしＳＦ５の動作において、使ＩＴＪすることかない
不要なシフトデータも生成して格納しているのて、無駄
な処理サイクルか存在するという問題点かあった。
本発明の目的は以−ｌｒ、の問題点を解決し、従来例に
比べて小さな記憶容量を有するＲＡＭを用いて処理を行
うことかでき、しかも従来例に比へて処理（１！ｉ間を
短縮することかできる合成型ＦＩＲデジタルフィルタを
提供することにある。
比べて小さな記憶容量を有するＲＡＭを用いて処理を行
うことかでき、しかも従来例に比へて処理（１！ｉ間を
短縮することかできる合成型ＦＩＲデジタルフィルタを
提供することにある。
［課題を解決するための手段」
本発明は、サブフィルタの入力端子に入力されるデータ
を記憶する第１の３６憶手段と、上記憶１の記憶手段か
ら出力されるデータを第１の制御信号に対応したシフト
数だけ最下位側又は最」１位側にシフトする第１のンフ
ト手段と、第１と第２の入力端子を有し上記第１のシフ
ト手段から第１の入力端子に入力されるデータと第２の
入力端子に入力されるデータを加算する第１の加算手段
と、上記憶１の加算手段から出力されるデータを一時的
に記憶し」―記記憶されたデータを−に記憶１の加算手
段の第２の入力端子に出力するとともにサブフィルタの
出力端子に出力する第２の記憶手段をそれぞれ有する自
然数ｎ個のサブフィルタを備え、前段の」１記サブフィ
ルタの出力端子を後段の」１記サブフィルタの入力端子
に接続して」１記ｎ個のサブフィルタを縦続に接続し、
上記名サブフィルタから出力される各データを第２の制
御信号に対応する乗数で乗算しかつ上記乗算された各デ
ータをともに加算し上記加算されたデータを出力データ
として出力する乗加算手段を備えたことを特徴とする。
を記憶する第１の３６憶手段と、上記憶１の記憶手段か
ら出力されるデータを第１の制御信号に対応したシフト
数だけ最下位側又は最」１位側にシフトする第１のンフ
ト手段と、第１と第２の入力端子を有し上記第１のシフ
ト手段から第１の入力端子に入力されるデータと第２の
入力端子に入力されるデータを加算する第１の加算手段
と、上記憶１の加算手段から出力されるデータを一時的
に記憶し」―記記憶されたデータを−に記憶１の加算手
段の第２の入力端子に出力するとともにサブフィルタの
出力端子に出力する第２の記憶手段をそれぞれ有する自
然数ｎ個のサブフィルタを備え、前段の」１記サブフィ
ルタの出力端子を後段の」１記サブフィルタの入力端子
に接続して」１記ｎ個のサブフィルタを縦続に接続し、
上記名サブフィルタから出力される各データを第２の制
御信号に対応する乗数で乗算しかつ上記乗算された各デ
ータをともに加算し上記加算されたデータを出力データ
として出力する乗加算手段を備えたことを特徴とする。
本発明において、上記憶１のンフト手段は）＼シル／フ
タであることを特徴とする。
タであることを特徴とする。
また本発明において、上記乗加算手段によって乗算され
るデータか、上記名サブフィルタのうち後段の所定の数
の各サブフィルタから出力される各データであることを
特徴とする。
るデータか、上記名サブフィルタのうち後段の所定の数
の各サブフィルタから出力される各データであることを
特徴とする。
さらに本発明において、上記乗加算手段か、」−紀行す
フフィルタから出力される各データのうら所定の１個の
データを択一的に選択して出力する切り換え手段と、上
記切り換え手段から出力されるデータを第２の制御信号
に対応するシフト数だけ最下位側又は最」１位側にシフ
トする第２の７７８手段と、第３と第４の入力端子を有
し上記第２のンフト手段から出力され第３の入力端子に
入力されるデータと第４の入力端子に入力されるデータ
を加算する第２の加算手段と、−１１記第２の加算手段
から出力されるデータを一時的に記憶し上記憶２の加算
手段の第４の入力端子に出力するとともに出力データと
して出力する第３の記憶手段とを備えたことを特徴とす
る。
フフィルタから出力される各データのうら所定の１個の
データを択一的に選択して出力する切り換え手段と、上
記切り換え手段から出力されるデータを第２の制御信号
に対応するシフト数だけ最下位側又は最」１位側にシフ
トする第２の７７８手段と、第３と第４の入力端子を有
し上記第２のンフト手段から出力され第３の入力端子に
入力されるデータと第４の入力端子に入力されるデータ
を加算する第２の加算手段と、−１１記第２の加算手段
から出力されるデータを一時的に記憶し上記憶２の加算
手段の第４の入力端子に出力するとともに出力データと
して出力する第３の記憶手段とを備えたことを特徴とす
る。
またさらに本発明において、上記第２のシフ１へ手段が
バレル／フタであることを特徴とする。
バレル／フタであることを特徴とする。
［作用］
以上のように構成することにより、まず第１のサブフィ
ルタにおいて、入力端子に入力されるデータか上記憶１
の記憶手段によって記憶され、上記憶１の記憶手段から
出力されるデータか第１の制御信号に対応したシフト数
だけ最下位側又は最−１−位側にシフトされる。次いて
、上記第１の加算手段は、上記憶１のシフｉ・手段から
第１の入力端ｊ−に入力されるデータと第２の入力端子
に入力されるデータを加算し、上記第２の記憶手段か、
上記第１の加算手段から出力されるデータを一時的に記
憶ｊ−上記記憶されたデータを上記第１の加算手段の第
２の入力端子に出力する。以」二の手順を所定の回数だ
け繰り返すことによって、上記第１の記憶手段に格納さ
れたデータに対して−１−記（２）式に示すような合成
型ＦＩＲテジタルフィルタのづフフィルタの演算を行う
ことかでき、］二記演算結果のデータか上記第２の記憶
手段から次段である第２のサブフィルタの入力端子に出
力される。
ルタにおいて、入力端子に入力されるデータか上記憶１
の記憶手段によって記憶され、上記憶１の記憶手段から
出力されるデータか第１の制御信号に対応したシフト数
だけ最下位側又は最−１−位側にシフトされる。次いて
、上記第１の加算手段は、上記憶１のシフｉ・手段から
第１の入力端ｊ−に入力されるデータと第２の入力端子
に入力されるデータを加算し、上記第２の記憶手段か、
上記第１の加算手段から出力されるデータを一時的に記
憶ｊ−上記記憶されたデータを上記第１の加算手段の第
２の入力端子に出力する。以」二の手順を所定の回数だ
け繰り返すことによって、上記第１の記憶手段に格納さ
れたデータに対して−１−記（２）式に示すような合成
型ＦＩＲテジタルフィルタのづフフィルタの演算を行う
ことかでき、］二記演算結果のデータか上記第２の記憶
手段から次段である第２のサブフィルタの入力端子に出
力される。
以−１−の演算が縦続接続された所定の自然数ｎ個のサ
ブフィルタにおいて行われる。
ブフィルタにおいて行われる。
さらに、」１記乗加算手段は、上記各サブフィルタから
出力される各データを第２の制御信号に対応する乗数で
乗算しかつ上記乗算された各データをともに加算し上記
加算されたデータを出力デ−夕として出力する。これに
よって、合成型ＦＩＲテジタルフィルタの演算結果のデ
ータを得ることかできる。
出力される各データを第２の制御信号に対応する乗数で
乗算しかつ上記乗算された各データをともに加算し上記
加算されたデータを出力デ−夕として出力する。これに
よって、合成型ＦＩＲテジタルフィルタの演算結果のデ
ータを得ることかできる。
ここで、上記第１のシフト手段は例えばバレルシフタで
ある。
ある。
また、上記乗加算手段によって乗算されるデータが、上
記各サブフィルタのうち後段の所定の数の各サブフィル
タから出力される各データであってもよい。
記各サブフィルタのうち後段の所定の数の各サブフィル
タから出力される各データであってもよい。
さらに、上記乗加算手段を上記のように切り換え手段と
、第２のシフ１−手段と、第２の加算手段と、第３の記
憶手段により構成できる。このとき、上記切り換え手段
が上記各サブフィルタから出力される各データのうち所
定の１個のデータを択一・的に選択して出力し、上記第
２のシフト手段が上記切り換え手段から出力されるデー
タを第２の制御信号に対応するシフト数だけ最下位側又
は最上位側にシフトする。次いで、上記第２の加算手段
か上記第２のシフト手段から出力され第３の入力端子に
入力されるデータと第４の入力端子に入力されるデータ
を加算し、上記第３の記憶手段か上記憶２の加算手段か
ら出力されるデータを一時的に記憶し上記第２の加算手
段の第４の入力端子に出力するとともに出力データとし
て出力する。以」二の手順を上記サブフィルタと同様に
繰り返し行うことによって、この合成型Ｆ■Ｒデジタル
フィルタの演算結果のデータを上記第３の記憶手段の出
力から得る。
、第２のシフ１−手段と、第２の加算手段と、第３の記
憶手段により構成できる。このとき、上記切り換え手段
が上記各サブフィルタから出力される各データのうち所
定の１個のデータを択一・的に選択して出力し、上記第
２のシフト手段が上記切り換え手段から出力されるデー
タを第２の制御信号に対応するシフト数だけ最下位側又
は最上位側にシフトする。次いで、上記第２の加算手段
か上記第２のシフト手段から出力され第３の入力端子に
入力されるデータと第４の入力端子に入力されるデータ
を加算し、上記第３の記憶手段か上記憶２の加算手段か
ら出力されるデータを一時的に記憶し上記第２の加算手
段の第４の入力端子に出力するとともに出力データとし
て出力する。以」二の手順を上記サブフィルタと同様に
繰り返し行うことによって、この合成型Ｆ■Ｒデジタル
フィルタの演算結果のデータを上記第３の記憶手段の出
力から得る。
ここで、上記憶２のシフト手段が例えばバレルシフタで
ある ［実施例］ 第１図は本発明の一実施例である合成型ＦＩＲデジタル
フィルタの集積回路の回路図であり、第１図において第
２図と同一のちのについては同一の符号をイマ１してい
る。
ある ［実施例］ 第１図は本発明の一実施例である合成型ＦＩＲデジタル
フィルタの集積回路の回路図であり、第１図において第
２図と同一のちのについては同一の符号をイマ１してい
る。
この実施例のデジタルフィルタの集積回路は、従来例の
第２図のデジタルフィルタの集積回路に比較し、記憶容
量の小さいそれぞれ１６ワードのＲＡＭ１ｌａないし１
５ａを備え、上記ＲＡＭｌ１ａないし１５ａと加算器Ａ
ＤＤ］ないしＡＤＤ５の各第１の入力端子との間にそれ
ぞれバレルシフタＢＳ１ないしＢＳ５を設け、また、シ
フトレジスタＳＲ１ないしＳＲ６に代えてラッチ回路Ｌ
ＡＩＯないしＬＡ１５を設け、さらに、ンフトレンスタ
ＳＲ６に代えてバレルシフタＢＳ６を設けたことを特徴
とする。
第２図のデジタルフィルタの集積回路に比較し、記憶容
量の小さいそれぞれ１６ワードのＲＡＭ１ｌａないし１
５ａを備え、上記ＲＡＭｌ１ａないし１５ａと加算器Ａ
ＤＤ］ないしＡＤＤ５の各第１の入力端子との間にそれ
ぞれバレルシフタＢＳ１ないしＢＳ５を設け、また、シ
フトレジスタＳＲ１ないしＳＲ６に代えてラッチ回路Ｌ
ＡＩＯないしＬＡ１５を設け、さらに、ンフトレンスタ
ＳＲ６に代えてバレルシフタＢＳ６を設けたことを特徴
とする。
演算部１００において、ラッチ回路ＬＡＩＯは、入力端
子ＩＴに入力される１１個の各１０ビツトのデータをラ
ッチした後、上記１０ビツトのデータのＭＳＢよりも高
い桁側に６ビツトの“０°″を付は加えて、当該１６ビ
ツトのデータをＲＡＭ１１ａに出力して、該データを制
御部２００から出力される７ビツトのアドレスデータに
対応するアドレスに書き込む。
子ＩＴに入力される１１個の各１０ビツトのデータをラ
ッチした後、上記１０ビツトのデータのＭＳＢよりも高
い桁側に６ビツトの“０°″を付は加えて、当該１６ビ
ツトのデータをＲＡＭ１１ａに出力して、該データを制
御部２００から出力される７ビツトのアドレスデータに
対応するアドレスに書き込む。
従って、ＲＡＭ１ｌａにおいては、アドレスＯからアド
レス１０までにそれぞれ、１１個の１６ビソトの入力デ
ータが格納される。このＲＡＭ１１ａの記憶容量は、５
ワードを有するマージンの記憶領域を含み計１６ワード
を有する。
レス１０までにそれぞれ、１１個の１６ビソトの入力デ
ータが格納される。このＲＡＭ１１ａの記憶容量は、５
ワードを有するマージンの記憶領域を含み計１６ワード
を有する。
ＲΔＭｌ ｌａから出力される１１個の１６ビツトのデ
ータは、バレルシフタＢＳＩに入力され、バレルシフタ
ＢＳＩは、入力されるデータを、制御部２００のＲＯＭ
２０から出力されるシフト数のデータを含む制御信号に
応答してシフトぜず、又は上記シフト数に対応するビッ
ト数だけＬＳＢ側にシフトさせて、加算器ＡＤＤ ｌの
第１の入力端子に出力される。該加算器ＡＤＤ １から
出力される１６ビツトのデータは、ラッチ回路ＬＡＩＩ
を介して加算器ＡＤＤ １の第２の入力端子及びＲＡＭ
１２に入力される。
ータは、バレルシフタＢＳＩに入力され、バレルシフタ
ＢＳＩは、入力されるデータを、制御部２００のＲＯＭ
２０から出力されるシフト数のデータを含む制御信号に
応答してシフトぜず、又は上記シフト数に対応するビッ
ト数だけＬＳＢ側にシフトさせて、加算器ＡＤＤ ｌの
第１の入力端子に出力される。該加算器ＡＤＤ １から
出力される１６ビツトのデータは、ラッチ回路ＬＡＩＩ
を介して加算器ＡＤＤ １の第２の入力端子及びＲＡＭ
１２に入力される。
ここで、ＲＡＭ１１ａ、バレルシフタＢＳＩ。
加算器ＡＤＤ ｌ及びラッチ回路ＬＡ１１によって、サ
ブフィルタＳＦＩを構成している。すなわち、ＲＡＭ１
１ａに格納された１個の入力データをバレルシフタ、Ｂ
ＳＩによってシフトせず又は上記所定のビット数だけＬ
ＳＢ側にシフトさせて得られるデータと、ラッチ回路Ｌ
Ａ１１から出力され加算器ＡＤＤｌの第２の入力端子に
入力されるデータを加算した後、該加算結果のデータが
ラッチ回路ＬＡｌｌを介して加算器ＡＤＤｌの第２の入
力端子に入力される。以上のアット・アント・ア。
ブフィルタＳＦＩを構成している。すなわち、ＲＡＭ１
１ａに格納された１個の入力データをバレルシフタ、Ｂ
ＳＩによってシフトせず又は上記所定のビット数だけＬ
ＳＢ側にシフトさせて得られるデータと、ラッチ回路Ｌ
Ａ１１から出力され加算器ＡＤＤｌの第２の入力端子に
入力されるデータを加算した後、該加算結果のデータが
ラッチ回路ＬＡｌｌを介して加算器ＡＤＤｌの第２の入
力端子に入力される。以上のアット・アント・ア。
１・の手順を所定の回数だけ繰り返して、−＋ノブフィ
ルタＳＦＩの出力データＨ，をラッチ回路ＬＡ１１の出
力から得ることかできる。さらに、計１１個の入力デー
タに対して上記処理を繰り返し行うことにより、計１１
個のサブフィルタＳ Ｆ ｌの出カデータトＩ、を得る
ことかできる。
ルタＳＦＩの出力データＨ，をラッチ回路ＬＡ１１の出
力から得ることかできる。さらに、計１１個の入力デー
タに対して上記処理を繰り返し行うことにより、計１１
個のサブフィルタＳ Ｆ ｌの出カデータトＩ、を得る
ことかできる。
上記計１１個の出力データＨ１をＲＡＭ１２のアドレス
Ｏないし１０に出力して格納させる。
Ｏないし１０に出力して格納させる。
以下同様に、ＲＡＭ１２ａ、バレル／フタＢＳ２、加算
器ＡＤＤ２及びラッチ回路Ｌ Ａ ｌ ２によって、サ
ブフィルタＳＦ２を構成し、また、ＲＡＭ１３ａ、バレ
ルシフタ１３Ｓ３、加算器ＡＤＤ３及びラッチ回路Ｌ
Ａ ｌ ３によって、サブフィルタＳＦ３を構成する。
器ＡＤＤ２及びラッチ回路Ｌ Ａ ｌ ２によって、サ
ブフィルタＳＦ２を構成し、また、ＲＡＭ１３ａ、バレ
ルシフタ１３Ｓ３、加算器ＡＤＤ３及びラッチ回路Ｌ
Ａ ｌ ３によって、サブフィルタＳＦ３を構成する。
さらに、ＲＡＭ１４ａ、バレル／フタＢ Ｓ ］、 ４
、加算器Ａ Ｄ Ｉ） ４及びランチ回路Ｌ Ａ ］
、 ４によって、サブフィルタＳＦ、Ｉを構成し、また
、ＲＡＭ１５ａ、バレルシフタＢＳ５、加算器ＡＤＤ５
及びラッチ回路Ｉ、Δ１５によって、サブフィルタＳＦ
５を構成する。上記のように構成されたサブフィルタＳ
Ｆ２ないしＳ Ｆ ５は、上記サブフィルタＳＦＩと同
様に動作する。
、加算器Ａ Ｄ Ｉ） ４及びランチ回路Ｌ Ａ ］
、 ４によって、サブフィルタＳＦ、Ｉを構成し、また
、ＲＡＭ１５ａ、バレルシフタＢＳ５、加算器ＡＤＤ５
及びラッチ回路Ｉ、Δ１５によって、サブフィルタＳＦ
５を構成する。上記のように構成されたサブフィルタＳ
Ｆ２ないしＳ Ｆ ５は、上記サブフィルタＳＦＩと同
様に動作する。
さらに、ＲＡＭ１４ａに格納された計１１個のデータは
サブフィルタＳＦ３の出力データ１−１３であり、この
出力データＨ，がラッチ回路ＬＡＩを介してマルチプレ
クサノＭＵＸ１の第１の入力端子に出力される。また同
様に、ＲＡＭ１．５に格納された計１１個のシフトデー
タはサブフィルタＳＦ４の出力データＨ，であり、この
出力データＨ４かランチ回路ＬＡ２を介してマルチプレ
クサＭＵＸ１の第２の入力端子に出力される。さらに、
サブフィルタＳＦ５の出力データ■−［、はラッチ回路
Ｉ。
サブフィルタＳＦ３の出力データ１−１３であり、この
出力データＨ，がラッチ回路ＬＡＩを介してマルチプレ
クサノＭＵＸ１の第１の入力端子に出力される。また同
様に、ＲＡＭ１．５に格納された計１１個のシフトデー
タはサブフィルタＳＦ４の出力データＨ，であり、この
出力データＨ４かランチ回路ＬＡ２を介してマルチプレ
クサＭＵＸ１の第２の入力端子に出力される。さらに、
サブフィルタＳＦ５の出力データ■−［、はラッチ回路
Ｉ。
Ａ３ｉこラッチされた後、ンルチブレクサＭＵＸＩの第
３の入力端子に入力される。
３の入力端子に入力される。
マルチプレクサＭＵＸＩは、第１．第２及び第３の各入
力端子にそれぞれ入力される１６ビノトのデータを択一
的に選択して、選択されたデータをバレル／フタＢＳ６
を介して加算器ＡＤＤ６の第１の入力端子に出力する。
力端子にそれぞれ入力される１６ビノトのデータを択一
的に選択して、選択されたデータをバレル／フタＢＳ６
を介して加算器ＡＤＤ６の第１の入力端子に出力する。
加算器Ａ Ｄ Ｄ ６は、第１の入力端子に入力される
１６ビノトのデータと第２の入力端子に入力される１６
ビソトのデータを加算して、上記加算結果の１６ビノト
のデータをラッチ回路Ｌ Ａ ４を介してラッチ回路１
． Ａ ５に出力するとともに、加算器ＡＤＤ６の第２
の入力端子に出力する。さらに、ラッチ回路Ｌ Ａ ５
はラッチした１６ビツトのデータのうち１０ビットのデ
ータを出力端子ＯＴに出力する。
１６ビノトのデータと第２の入力端子に入力される１６
ビソトのデータを加算して、上記加算結果の１６ビノト
のデータをラッチ回路Ｌ Ａ ４を介してラッチ回路１
． Ａ ５に出力するとともに、加算器ＡＤＤ６の第２
の入力端子に出力する。さらに、ラッチ回路Ｌ Ａ ５
はラッチした１６ビツトのデータのうち１０ビットのデ
ータを出力端子ＯＴに出力する。
ここで、マルチプレクサＭＵＸ１、バレルシフタＢＳ６
、加算器ＡＤＤ６、及びラッチ回路ＬＡ４は、マルチプ
レクサＭＵＸＩの各入力端子に入力される各データに対
して、上述のサブフィルタＳＦＩないしＳＦ５と同様に
、バレルシフタＢＳ６を用いて入力データを、ＲＯＭ２
０から出力されるシフト数を含む制御信号に基ついて上
記シフ、１・数に対応したビット数だけＬＳＢ側に／）
１〜させかつ加算器Ａ Ｄ Ｄ ６を用いてデータを加
算することにより、ずなわぢ上記シフト・アント・アッ
トを行うことにより、第３図の乗算器Ｍ３．Ｍ４゜Ｍ５
と加算器ＡＤＤ１３．ＡＤＤ１４．ＡＤＤＩ５の動作を
行い、これによって該合成型ＦＩＲデジタルフィルタの
出力データＦ（［）を得ることかでき、該データＦ（（
）はラッチ回路Ｉ７Δ５においてラッチされた後、出力
端子ＯＴに出力される。
、加算器ＡＤＤ６、及びラッチ回路ＬＡ４は、マルチプ
レクサＭＵＸＩの各入力端子に入力される各データに対
して、上述のサブフィルタＳＦＩないしＳＦ５と同様に
、バレルシフタＢＳ６を用いて入力データを、ＲＯＭ２
０から出力されるシフト数を含む制御信号に基ついて上
記シフ、１・数に対応したビット数だけＬＳＢ側に／）
１〜させかつ加算器Ａ Ｄ Ｄ ６を用いてデータを加
算することにより、ずなわぢ上記シフト・アント・アッ
トを行うことにより、第３図の乗算器Ｍ３．Ｍ４゜Ｍ５
と加算器ＡＤＤ１３．ＡＤＤ１４．ＡＤＤＩ５の動作を
行い、これによって該合成型ＦＩＲデジタルフィルタの
出力データＦ（［）を得ることかでき、該データＦ（（
）はラッチ回路Ｉ７Δ５においてラッチされた後、出力
端子ＯＴに出力される。
以」二のように構成された合成型ＦＩＲデ／タルフィル
タの集積回路の動作について説明する。
タの集積回路の動作について説明する。
制御部２００は、従来例と同様に外部端子ＥＴに入力さ
れる制御信号に応答して動作し、制御部２００のＲＯＭ
２０は、ＬＳＢ側３ビットのアドレスをＲＡＭ１１ａな
いし１５ａに出力するとともに、所定の制御信号を演算
部ｌＯＯの各回路に出力する。また、制御部２００のマ
ルチプレクサＭ Ｕ Ｘ、 ２はＭＳＢ側４ ヒツトノ
ーｆ ｌ’レスをＲＡＭ１１ａないし１５ａに出力する
。
れる制御信号に応答して動作し、制御部２００のＲＯＭ
２０は、ＬＳＢ側３ビットのアドレスをＲＡＭ１１ａな
いし１５ａに出力するとともに、所定の制御信号を演算
部ｌＯＯの各回路に出力する。また、制御部２００のマ
ルチプレクサＭ Ｕ Ｘ、 ２はＭＳＢ側４ ヒツトノ
ーｆ ｌ’レスをＲＡＭ１１ａないし１５ａに出力する
。
入力端子ＩＴに入力された１１個のデータかラッチ回路
ＬΔ１０を介してＲＡＭ１１ａに格納される。
ＬΔ１０を介してＲＡＭ１１ａに格納される。
ＲＡＭ１１ａから出力される１１個の１６ビソＩ・のデ
ータは、バレル／フタ１３ｓ］に入力され、これに応答
してバレル／フタＢＳＩは、入力されるデータを、制御
部２００のＲＯＭ２０から出力されるシフト数のデータ
を含む制御信号に応答してシフトせず、又は上記シフト
数に対応するビット数だけＬＳＢ側にシフトさせて、加
算器ＡＤＤ１の第２の入力端子に出力する。該加算器Ａ
’ＤＤ１から出力される１６ビツトのデータは、ランチ
回路ＬＡＩＩを介して加算器ＡＩ）Ｄ Ｉの第２の入力
端子及びＲＡＭ１２に入力される。
ータは、バレル／フタ１３ｓ］に入力され、これに応答
してバレル／フタＢＳＩは、入力されるデータを、制御
部２００のＲＯＭ２０から出力されるシフト数のデータ
を含む制御信号に応答してシフトせず、又は上記シフト
数に対応するビット数だけＬＳＢ側にシフトさせて、加
算器ＡＤＤ１の第２の入力端子に出力する。該加算器Ａ
’ＤＤ１から出力される１６ビツトのデータは、ランチ
回路ＬＡＩＩを介して加算器ＡＩ）Ｄ Ｉの第２の入力
端子及びＲＡＭ１２に入力される。
上記サブフィルタＳＦ１におけるシフト・アンド・アッ
トの手順を所定の回数だけ繰り返して、サブフィルタＳ
ＦＩの出力データＨ，をラッチ回路ＬＡＩＩの出力から
得ることができ、さらに、計１１個の入力データに対し
て上記処理を行うことにより、計１１個のサブフィルタ
ＳＦＩの出力データＨ８を得ることがてきる。
トの手順を所定の回数だけ繰り返して、サブフィルタＳ
ＦＩの出力データＨ，をラッチ回路ＬＡＩＩの出力から
得ることができ、さらに、計１１個の入力データに対し
て上記処理を行うことにより、計１１個のサブフィルタ
ＳＦＩの出力データＨ８を得ることがてきる。
上記計１１個の出力データＩ（、はＲＡＭ１２のアドレ
スＯないし１０に出力して格納される。
スＯないし１０に出力して格納される。
以下同様に、サブフィルタＳＦ２ないしＳ Ｆ ５によ
って出力データトＩ、ないしＲ５を得ることかでき、こ
れらのデータト■、ないしＲ５かＲＡＭｌ３ａないし１
５ａ及びラッチ回路１− Ａ ３に格納される。
って出力データトＩ、ないしＲ５を得ることかでき、こ
れらのデータト■、ないしＲ５かＲＡＭｌ３ａないし１
５ａ及びラッチ回路１− Ａ ３に格納される。
さらに、上記出力データＨ３，Ｈ４がそれぞれラッチ回
路ＬＡＩ、ＬＡ２に出力されてラッチされる。
路ＬＡＩ、ＬＡ２に出力されてラッチされる。
ラッチ回路ＬＡＩないしＬ Ａ ３にラッチされた各デ
ータＨ３，＋（、、トＩ、はそれぞれマルチプレクサＭ
ＵＸＩの第１．第２及び第３の入力端子に入力される。
ータＨ３，＋（、、トＩ、はそれぞれマルチプレクサＭ
ＵＸＩの第１．第２及び第３の入力端子に入力される。
マルチプレクサＭＵＸ１、バレルシフタＢＳ６、加算器
ＡＤＤ６、及びラッチ回路Ｌ Ａ ４においては、マル
チプレクサＭＵＸＩの各入力端子に入力される各データ
に対して、」−述のサブフィルタＳＦ１ないしＳＦ５と
同様に、バレル／フタＢＳ６を用いて入力データを、Ｒ
ＯＭ２０から出力されるシフト数を含む制御信号に基づ
いて一ト記シフト数に対応したビット数だけＬ Ｓ Ｂ
側にシフトさせかつ加算器ＡＤＤ６を用いてデータを加
算することにより、すなわち−１−記シフト・アント・
アットを行うことにより、第３図の乗算器Ｍ３． Ｍ／
Ｉ。
ＡＤＤ６、及びラッチ回路Ｌ Ａ ４においては、マル
チプレクサＭＵＸＩの各入力端子に入力される各データ
に対して、」−述のサブフィルタＳＦ１ないしＳＦ５と
同様に、バレル／フタＢＳ６を用いて入力データを、Ｒ
ＯＭ２０から出力されるシフト数を含む制御信号に基づ
いて一ト記シフト数に対応したビット数だけＬ Ｓ Ｂ
側にシフトさせかつ加算器ＡＤＤ６を用いてデータを加
算することにより、すなわち−１−記シフト・アント・
アットを行うことにより、第３図の乗算器Ｍ３． Ｍ／
Ｉ。
Ｍ５と加算器ＡＤＤ１３．ＡＤＤ１４．ＡＤＤＩ５の動
作を行い、これによって上記（１）式て示された該合成
型Ｆ Ｉ Ｒデジタルフィルタの出力データＦ （ｔ）
を？Ｍることかでき、該データＦ （ｔ）はランチ回路
ＬＡ５においてラッチされた後、出力端子ＯＴに出力さ
れる。
作を行い、これによって上記（１）式て示された該合成
型Ｆ Ｉ Ｒデジタルフィルタの出力データＦ （ｔ）
を？Ｍることかでき、該データＦ （ｔ）はランチ回路
ＬＡ５においてラッチされた後、出力端子ＯＴに出力さ
れる。
以上説明したように、各サブフィルタＳＦＩないしＳＦ
５において、バレルシフタＢＳｌないしＢＳ５を備え、
制御部２００のＲＯＭ２０から出力されるシフト数のデ
ータに基づいて該シフト数だけシフトさせるようにした
ので、従来例のように入力端子ＩＴに入力されるデータ
、並びに各サブフィルタＳＦＩないしＳＦ４から出力さ
れるデータを予めＯビ、トないし５ビットだけシフトさ
せて得られたシフトデータをＲＡＭ１１ａないし１５ａ
に格納する必要がない。従って、ＲＡＭ１１ａないし１
５ａにはそれぞれシフトされていない計１１個の１６ビ
、１・のデータのみを記憶することになり、ＲＡＭ１ｌ
ａないし１．５ ａの記憶容量を従来例に比へて大幅に
減少させることかできる。従って、上記の実施例のＲ，
ＡＭ］］ａないし１５ａの記憶容量は、上記従来例のＲ
ＡＭＩＩないし１５の記憶容量の約１１５となる。また
、これによってこの合成型Ｆ Ｉ Ｒテンタルフィルタ
のチップ上の占有面積を大幅に減少させることかできる
。
５において、バレルシフタＢＳｌないしＢＳ５を備え、
制御部２００のＲＯＭ２０から出力されるシフト数のデ
ータに基づいて該シフト数だけシフトさせるようにした
ので、従来例のように入力端子ＩＴに入力されるデータ
、並びに各サブフィルタＳＦＩないしＳＦ４から出力さ
れるデータを予めＯビ、トないし５ビットだけシフトさ
せて得られたシフトデータをＲＡＭ１１ａないし１５ａ
に格納する必要がない。従って、ＲＡＭ１１ａないし１
５ａにはそれぞれシフトされていない計１１個の１６ビ
、１・のデータのみを記憶することになり、ＲＡＭ１ｌ
ａないし１．５ ａの記憶容量を従来例に比へて大幅に
減少させることかできる。従って、上記の実施例のＲ，
ＡＭ］］ａないし１５ａの記憶容量は、上記従来例のＲ
ＡＭＩＩないし１５の記憶容量の約１１５となる。また
、これによってこの合成型Ｆ Ｉ Ｒテンタルフィルタ
のチップ上の占有面積を大幅に減少させることかできる
。
さらに、上述のように上記シフトレシスタＳＲ１ないし
ＳＲ５によって予めシフト動作さぜる必要がないので、
シフト動作の時間が従来例に比べて短縮され、この合成
型ＦＩＲテジタルフィルタの処理時間を大幅に減少させ
ることができる。
ＳＲ５によって予めシフト動作さぜる必要がないので、
シフト動作の時間が従来例に比べて短縮され、この合成
型ＦＩＲテジタルフィルタの処理時間を大幅に減少させ
ることができる。
またさらに、バレル／フタＢＳＩないしＢＳ５か、従来
例のＲＡＭＩＩないし１５に格納される最大のシフト数
（上述の従来例においては、最大のンフ１〜数は５であ
る。）よりも大きいシフト数だけ、入力されたデータを
ＬＳＢ側にシフトさぜることかできる場合、バレル／フ
タか従来例に比較してより大きなシフト数だけＬＳＢ側
にシフトされたデータを得ることかできるので、乗算？
ｈ’４ＭＯないしＭ５の乗数り。ないしｈ５の丸めの精
度を向上させることかできる。
例のＲＡＭＩＩないし１５に格納される最大のシフト数
（上述の従来例においては、最大のンフ１〜数は５であ
る。）よりも大きいシフト数だけ、入力されたデータを
ＬＳＢ側にシフトさぜることかできる場合、バレル／フ
タか従来例に比較してより大きなシフト数だけＬＳＢ側
にシフトされたデータを得ることかできるので、乗算？
ｈ’４ＭＯないしＭ５の乗数り。ないしｈ５の丸めの精
度を向上させることかできる。
以上の実施例において、バレル／フタＢＳＩないしＢＳ
６は入力されるテークをＬＳＢ側にシフトさせて出力す
るように構成しているか、これに限らず、ＭＳＢ側に／
フ［・させるように構成してもよい。
６は入力されるテークをＬＳＢ側にシフトさせて出力す
るように構成しているか、これに限らず、ＭＳＢ側に／
フ［・させるように構成してもよい。
以上の実施例において、マルチプレクサＭＵＸ１の出力
端子と加算器ＡＤＤ６の第１の入力端子との間にバレル
／フタＢＳ６を備えているか、これに限らず、従来例と
同様にシフトレジスタをＳＲ７を備えてもよい。
端子と加算器ＡＤＤ６の第１の入力端子との間にバレル
／フタＢＳ６を備えているか、これに限らず、従来例と
同様にシフトレジスタをＳＲ７を備えてもよい。
以」二の実施例において、合成型ＦＩＲデジタルフィル
タの乗算器の定Ｖｉ、Ｉ］ｉｌ、 ｈ ｌ＋ ｈ
２を０としているか、これに限らず、上記乗算器の定数
り。。
タの乗算器の定Ｖｉ、Ｉ］ｉｌ、 ｈ ｌ＋ ｈ
２を０としているか、これに限らず、上記乗算器の定数
り。。
ｈ、、ｈ２か有限の定数の場合、マルチプレクサＭＵＸ
Ｉの入力端子をさらに３端子たけ増設し、■（ＡＭ］］
ａ、１２ａ、１３ａから出力されるテークをそれぞれラ
ッチ回路ＬＡＮ、ＬＡ２．ＬＡ３（こおいてラッチしｔ
こ後、−」二３己マルチプレクサｘ１の各人）Ｊ端子に
出力するように構成してもよい。
Ｉの入力端子をさらに３端子たけ増設し、■（ＡＭ］］
ａ、１２ａ、１３ａから出力されるテークをそれぞれラ
ッチ回路ＬＡＮ、ＬＡ２．ＬＡ３（こおいてラッチしｔ
こ後、−」二３己マルチプレクサｘ１の各人）Ｊ端子に
出力するように構成してもよい。
以上の実施例においては、５段の合成型ＦＩＲテノタル
フィルタについて述へているが、これに限らず、自然数
ｎ段の合成型Ｆ Ｉ Ｒデジタルフィルタを同様に構成
するようにしてもよい。
フィルタについて述へているが、これに限らず、自然数
ｎ段の合成型Ｆ Ｉ Ｒデジタルフィルタを同様に構成
するようにしてもよい。
［発明の効果］
以上詳述したように本発明によれば、各サブフィルタに
おいて、例えはバレルシフタである第１のシフト手段を
備え、第１の制御信号に対応したシフト数だけ最下位側
又は最」二値側にシフトさせるようにしたので、従来例
のように入力端子ＩＴに入力されるテーク、並びに各サ
ブフィルタＳＦＩないしＳＦ４から出力されるテークを
予めＯビットないし５ビットたけシフトさせて得られた
シフトデータを例えばＲＡＭにてなる第１の記憶手段に
格納する必要かない。従って、上記各ザフフィルタの第
１の記憶手段にはそれぞれシフトされていないテークの
みを記憶することになり、例えばＲＡＭにてなる第１の
記憶手段の記憶容量を従来例に比べて大幅に減少さぜる
ことがてきる。これによって合成型ＦＩ Ｒデジタルフ
ィルタのチップにの占有面積を従来例に比へて大幅に減
少さｌることかできる。
おいて、例えはバレルシフタである第１のシフト手段を
備え、第１の制御信号に対応したシフト数だけ最下位側
又は最」二値側にシフトさせるようにしたので、従来例
のように入力端子ＩＴに入力されるテーク、並びに各サ
ブフィルタＳＦＩないしＳＦ４から出力されるテークを
予めＯビットないし５ビットたけシフトさせて得られた
シフトデータを例えばＲＡＭにてなる第１の記憶手段に
格納する必要かない。従って、上記各ザフフィルタの第
１の記憶手段にはそれぞれシフトされていないテークの
みを記憶することになり、例えばＲＡＭにてなる第１の
記憶手段の記憶容量を従来例に比べて大幅に減少さぜる
ことがてきる。これによって合成型ＦＩ Ｒデジタルフ
ィルタのチップにの占有面積を従来例に比へて大幅に減
少さｌることかできる。
さらに、」二連のように上記第１の記憶手段への書き込
みの前に予めシフト動作を行う必要かないので、シフト
動作の時間が従来例に比へて短縮され、本発明の合成型
ＦＩＲデジタルフィルタの処理時間を大幅に減少させる
ことかできる。
みの前に予めシフト動作を行う必要かないので、シフト
動作の時間が従来例に比へて短縮され、本発明の合成型
ＦＩＲデジタルフィルタの処理時間を大幅に減少させる
ことかできる。
第１図は本発明の一実施例である合成型ＦＩＲデジタル
フィルタの集積回路の回路図、第２図は従来例の合成型
ＦＩＲデジタルフィルタの集積回路の回路図、 第３図は従来例の合成型ＦＩＲテシテンフィルタのブロ
ック図、 第４図は第３図のサブフィルタのブロック図である。 １１ａないし１５８ ・随時読み出し再書き込み可能
なメモリ （ＲＡＭ）、 ２０ 読み出し専用メモリ（ＲＯＭ）、１００ 演算部
、 ２００・制御部、 ＢＳＩないしＢＳ６・・バレルシフタ、ＡＤＤ＋ないし
ＡＤｒ）６ 加算器、ＬＡＩないしＬＡ５，１．、Δ
１０ないしＬＡ］５ラッチ回路、 ＳＦＩないしＳＦ５・・サブフィルタ、ＭＵＸ＋ マ
ルチプレクサ。
フィルタの集積回路の回路図、第２図は従来例の合成型
ＦＩＲデジタルフィルタの集積回路の回路図、 第３図は従来例の合成型ＦＩＲテシテンフィルタのブロ
ック図、 第４図は第３図のサブフィルタのブロック図である。 １１ａないし１５８ ・随時読み出し再書き込み可能
なメモリ （ＲＡＭ）、 ２０ 読み出し専用メモリ（ＲＯＭ）、１００ 演算部
、 ２００・制御部、 ＢＳＩないしＢＳ６・・バレルシフタ、ＡＤＤ＋ないし
ＡＤｒ）６ 加算器、ＬＡＩないしＬＡ５，１．、Δ
１０ないしＬＡ］５ラッチ回路、 ＳＦＩないしＳＦ５・・サブフィルタ、ＭＵＸ＋ マ
ルチプレクサ。
Claims (1)
- 【特許請求の範囲】 （１）サブフィルタの入力端子に入力されるデータを記
憶する第１の記憶手段と、 上記第１の記憶手段から出力されるデータを第１の制御
信号に対応したシフト数だけ最下位側又は最上位側にシ
フトする第１のシフト手段と、第１と第２の入力端子を
有し上記第１のシフト手段から第１の入力端子に入力さ
れるデータと第２の入力端子に入力されるデータを加算
する第１の加算手段と、 上記第１の加算手段から出力されるデータを一時的に記
憶し上記記憶されたデータを上記第１の加算手段の第２
の入力端子に出力するとともにサブフィルタの出力端子
に出力する第２の記憶手段をそれぞれ有する自然数ｎ個
のサブフィルタを備え、 前段の上記サブフィルタの出力端子を後段の上記サブフ
ィルタの入力端子に接続して上記ｎ個のサブフィルタを
縦続に接続し、 上記各サブフィルタから出力される各データを第２の制
御信号に対応する乗数で乗算しかつ上記乗算された各デ
ータをともに加算し上記加算されたデータを出力データ
として出力する乗加算手段を備えたことを特徴とする合
成型有限インパルス応答デジタルフィルタ。（２）上記
第１のシフト手段がバレルシフタであることを特徴とす
る請求項第１項記載の合成型有限インパルス応答デジタ
ルフィルタ。 （３）上記乗加算手段によって乗算されるデータが、上
記各サブフィルタのうち後段の所定の数の各サブフィル
タから出力される各データであることを特徴とする請求
項第１項又は第２項記載の合成型有限インパルス応答デ
ジタルフィルタ。 （４）上記乗加算手段が、 上記各サブフィルタから出力される各データのうち所定
の１個のデータを択一的に選択して出力する切り換え手
段と、 上記切り換え手段から出力されるデータを第２の制御信
号に対応するシフト数だけ最下位側又は最上位側にシフ
トする第２のシフト手段と、第３と第４の入力端子を有
し上記第２のシフト手段から出力され第３の入力端子に
入力されるデータと第４の入力端子に入力されるデータ
を加算する第２の加算手段と、 上記第２の加算手段から出力されるデータを一時的に記
憶し上記第２の加算手段の第４の入力端子に出力すると
ともに出力データとして出力する第３の記憶手段とを備
えたことを特徴とする請求項第１項、第２項又は第３項
記載の合成型有限インパルス応答デジタルフィルタ。 （５）上記第２のシフト手段がバレルシフタであること
を特徴とする請求項第４項記載の合成型有限インパルス
応答デジタルフィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072788A JPH01245607A (ja) | 1988-03-25 | 1988-03-25 | 合成型良限インパルス応答デジタルフィルタ |
| US07/328,970 US4958311A (en) | 1988-03-25 | 1989-03-27 | Composite finite impulse response digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072788A JPH01245607A (ja) | 1988-03-25 | 1988-03-25 | 合成型良限インパルス応答デジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01245607A true JPH01245607A (ja) | 1989-09-29 |
Family
ID=13499478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072788A Pending JPH01245607A (ja) | 1988-03-25 | 1988-03-25 | 合成型良限インパルス応答デジタルフィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4958311A (ja) |
| JP (1) | JPH01245607A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657008B1 (ko) * | 2004-12-07 | 2006-12-14 | 한국전자통신연구원 | Ｄｓ-ｃｄｍａ ｕｗｂ 모뎀 송신기에서의 ｆｉｒ 필터장치 및 그 제어 방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5142170A (en) * | 1991-03-28 | 1992-08-25 | Rockwell International Corporation | High repetition rate signal reject apparatus and method |
| US5260888A (en) * | 1992-05-28 | 1993-11-09 | Eastman Kodak Company | Shift and add digital signal processor |
| US5379242A (en) * | 1993-09-01 | 1995-01-03 | National Semiconductor Corporation | ROM filter |
| US5529068A (en) * | 1994-06-16 | 1996-06-25 | The Regents Of The University Of California | Synchronized digital signal processor for MRI reception |
| US5739691A (en) * | 1995-11-28 | 1998-04-14 | The Regents Of The University Of California | Multi-frequency digital low pass filter for magnetic resonance imaging |
| DE19720991C2 (de) * | 1997-05-20 | 2001-02-22 | Stn Atlas Elektronik Gmbh | Schleppantenne |
| JP4267848B2 (ja) * | 2001-09-25 | 2009-05-27 | 株式会社リコー | 画像符号化装置、画像復号装置、画像符号化方法、及び、画像復号方法 |
| JP2004153751A (ja) * | 2002-11-01 | 2004-05-27 | Ricoh Co Ltd | 画像処理装置及び画像処理方法 |
| JP4090975B2 (ja) * | 2003-09-30 | 2008-05-28 | 株式会社リコー | 画像処理装置 |
| US7623826B2 (en) * | 2004-07-22 | 2009-11-24 | Frank Pergal | Wireless repeater with arbitrary programmable selectivity |
| CN100502240C (zh) * | 2006-03-20 | 2009-06-17 | 华为技术有限公司 | 一种有限脉冲响应fir滤波器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58144970A (ja) * | 1982-02-23 | 1983-08-29 | Toshiba Corp | 演算装置 |
| JPS5922166A (ja) * | 1982-07-28 | 1984-02-04 | Toshiba Corp | 演算装置 |
| JPS61113313A (ja) * | 1984-10-26 | 1986-05-31 | ブリテイシユ・テレコミユニケーシヨンズ・パブリツク・リミテツド・カンパニ | 適応認識装置、エコーキヤンセラおよびデイジタルフイルタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4561065A (en) * | 1982-02-23 | 1985-12-24 | Tokyo Shibaura Denki Kabushiki Kaisha | Arithmetic processing device using sampled input data and several previous output data |
-
1988
- 1988-03-25 JP JP63072788A patent/JPH01245607A/ja active Pending
-
1989
- 1989-03-27 US US07/328,970 patent/US4958311A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58144970A (ja) * | 1982-02-23 | 1983-08-29 | Toshiba Corp | 演算装置 |
| JPS5922166A (ja) * | 1982-07-28 | 1984-02-04 | Toshiba Corp | 演算装置 |
| JPS61113313A (ja) * | 1984-10-26 | 1986-05-31 | ブリテイシユ・テレコミユニケーシヨンズ・パブリツク・リミテツド・カンパニ | 適応認識装置、エコーキヤンセラおよびデイジタルフイルタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657008B1 (ko) * | 2004-12-07 | 2006-12-14 | 한국전자통신연구원 | Ｄｓ-ｃｄｍａ ｕｗｂ 모뎀 송신기에서의 ｆｉｒ 필터장치 및 그 제어 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4958311A (en) | 1990-09-18 |
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