JPS5936854A - 自然数の剰余数変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は自然数の剰余数変換装置に関するものである。

従来例の構成とその問題点 精度の高い計算では、アダー等のビット数が大きくなり
、計算速一度が低下する。特に乗算では１回の乗算毎に
ビット数は２倍に増加するので、下位ビットのまるめを
行って一定のビット数によ？さえる。ととろで、マトリ
ックスの計ｑ等においては、計算の途中では大きな数と
なるが、これらの数の減算によシ最終的には小さい数と
なることが多い、しかし途中の大きな数のところでまる
めを行うので計算誤差が大きくなる。

この様な誤差の発生しない引算方法として放論変換を利
用する方法がある。この放論変換の１つに剰余数システ
ムがある。互に素の関係にある数１川（ｉ’＝１〜ｎ）
で、死産すべき数の剰余ｒｌ（’＋＝１〜ｎ）を求める
。その後、剰余数どうしの加算あるいは乗算な行って引
算をする方法である。数１１１゜はモジュロ（ｍｏｄｕ
ｌｏ）と君う。

ｍｏｄｕｌｏ　ｍｉは小さな数なので引算は筒中であり
、お互いの剰余ｒｉ間のデータのやり取シもないので最
後まで独立に計算できる。剰余でのＮＨ＋ｌが終ったあ
と、中国人の剰余定理な用いて自然数にＲす。

取扱う数汐已４−８ξ１１１１７　を越えないかぎ、す
、この自然数が正しい割算結果となる。剰余計算の途中
結果でＭをたとえ越えることがあっても、自然数に戻す
時にＭよシ小さい数になっていれば誤差は発生しない。

１６ビツト精度の計算であれば、−例として曲）（１１
１１（１ｍｉとして７，１１，１８，１７，１９，２８
゜２５　、２９の８種類の数を使用すれば充分である。

剰余数システムの計算には、以上述べた様に、（１）自
然数から剰余数への変換、（２）剰余数での計算、（３
）剰余数から自然数への逆変換の８ステツプがある。高
速計算を行うには各ステップを早くする必要がある。

剰余数への変換は除算の余りを求める計算であるので、
まともに計９したのではスピードは上らない。一度に結
果を得る方法にＲＯＭ　（ｒｅａｄ　ｏｎｌｙ＋ｎｅｍ
ｏｒｙ）を利用する方法がある。これは予め入力される
すべての数に対してｎｏｄ　ｕ　Ｉ　ｏ四の剰余を創設
し、Ｉｔ、　ＯＭに入れておく方法である。この方法で
あれば入力に一対一に剰余が対応しているので、データ
を人力すれば即座に出力が得られる。ところで、この方
法ではデータのビット数が小さい間は良いがビット数が
大きくなるとＩｔ　ＯＭの容量が膨大になるという欠点
が心る。例として＋ｎｏ　ｒｌ　ｏ　Ｉ　ｎｍ　ｉ”’
　１７として１６ビツトのデータの剰余を求める場合？
考えてみる。入力として２１６４　Ｊ）の数があり、出
力は５ビツトであるから、ＲＯＭの数は２＋’Ｘ５＝８
２８にピットとなる。この数が各ｍｏｄｕｌｏｊｉｉ　
３９で必要となるので１６ビツトの例で計算すると、全
体で２．４Ｍピットにもなシ、１チツプの半導体集積回
路等で実現するのは困難になってくる。

発明の目的 本発明は、自然数から剰余数への変換において、Ｅ記の
賢換方法の欠点に鑑み、ＲＯＭの数な減らしかつ従来の
除算による方法よりも高速に剰余な求める装置を提供す
ることな目的とするものである。

発明の構成 上記目的を達成するたＭ）に、本発明は、自然数全２進
表示し、各ビットの重みに列して第１の剰余数な作る手
段と、前記各ピットの重みに対する第１の剰余数を加算
する累精加ｎ器と、前記累偕加豹器の出力データを基に
第２の剰余数を出力する第１のメモリーを具備した構成
にしたものである。

実施例の説明 以下本発明の一実施例を図面に基づいて説明する。入力
データＸの剰余を求める代りに小さな数の剰余を求める
ことにおきかえ、この小さな数の剰余＆　Ｉ’ｌ、　Ｏ
Ｍを用いて求めるものである。

入力信−号Ｘを次の様に表わす。

ｘ　−２１５ａｌＢ＋２”ｈ１４＋−−４−２２３２＋
２ａｌ−ｌ　ａｏ（ｇｉ＝　ｌｏｒ　Ｏ）　　＝・（１
）今、ｍｏｔｌｕｌｏ　１７の剰余を求める場合を考え
、（］）式を変形する。

Ｘ　＝　’（１９２７Ｘ　１７４−９）ｒ＋Ｈ−＋−（
９１［Ｘ　１７４−１８　）ａｔ＋＋　（４８１Ｘ　１
７＋５）ａｌｓ＋（２４０Ｘ１７＋１６）ａ１２−ｉ〜
（１２０Ｘ１７＋８）ａｌｌ＋（６０Ｘ１７＋４）ａ、
ｏ十（８０Ｘ１７＋２）ａｏ＋（１５Ｘ１７＋１）ａ、
＋（７Ｘ１？＋９）ａ、＋（８、ｘ’、　１７−４−１
８　）ａ、−１−（Ｉ　Ｘ　１　？　−１−１５）ａ６
＋２’；＋４−Ｌ２’ａ、−１−２２ａ２−１−２ａｌ
　−１−Ｒ（１・・・・・・・・・・・・・・・・・・
・・　（２）（２）式に対して、ｌＴｌ０市＋Ｉｏ　１
７の剰余Ｘを求めると、ｘ　＝　９ａ１．＋　１８ａＩ
４＋５ａ１Ｂ＋１６ａ１２＋８ａ１１＋４ａ１．）＋２
＋ｇ十ａ＠−１−９ａ７＋１８ａ、＋１５８．＋２’ａ
４＋２’ａｌ＋２２ａ２＋２ａ１＋ａ、）　　　・・・
・・・・・・・・・・・・　　（３）となる。そしてＸ
′に対して再びｒｎｏｄｕｌｏ　１７の剰余を求めれば
、その結果はＸに苅する正しいｎｌｏ市１１゜１７の剰
余となる。（３）式で係数ａｉがすべて１とすればｘ’
＝１２６となる。このことはｘＫ苅して最大２１６−１
の数のｍＯ市＋Ｉｏ　１７　の剰余変換なする代シに、
それと等価な最大１２６という小さな数Ｘの剰余を求め
ることにおきかえられることを意味する。そこで最大１
２６の剰余変換にＲＯＭを用いてもＲ，ＯＭの容量は１
２６　Ｘ　５　＝　６８０ビツトにしかならず、前述の
３２８にビットに比較して大幅に小さくできる。

ただし、ＲＯＭ容量が減少した代シに（３）式で示す加
算が必要となる。しかしながら剰余数変換結果を用いて
た＼み込み演算等の計算を行う間に次の剰余変換ができ
れば、全体としての計初、速度の低下にはならず問題は
ない。

例えば、ノンリカーシブフィルタ計算等ではたたみ込み
演算が使用される。たたみ込み演ηでけフィルタ係数と
入力データとの乗嘗と加算を多数回行うものである。前
述の計算ステップで苔えば（２）の剰余数での計算の演
算ステップが多数回の割算となることな意味する。フィ
ルタの特性によっては８２回あるいは６４回等の計算回
数となる。そこでこの計斜を行っている間に（１）の自
然数から剰余数への変換を行う様にすればＩｔ　ＯＭ容
量を大幅に減少せしぬることができる。

次に、（３）式を変形して装置を組みやすくする。

ｘ’＝　（２３＋１　　）　　ａ、６　　＋’（２’＋
２”＋　１　　）ａ１４＋（２２＋１　）ａ１Ｂ＋２”
ａＢ　　＋２２３、。＋２３＠＋ａ＠＋（２”＋　１　
）ａ什（２３＋　２２＋　１　）ａ６＋　（２”＋　２
’＋　２＋　１　）Ｒ。

＋　２’ａ４＋　２３１３＋　２２＋２＋　２　ａｌ　
＋　ａＯ−−・−”・−・・・・（４）（４）式ｔアダ
ー等を用いて、順次実行した後、剰余変換Ｒ・ＯＭを通
せばもとの数Ｘの剰余が得られる。

第１図で、（１）は入力信号の各ビットを５ビツト以下
の桁に据シ分けるマルチプレクサノ、（２）は５ビツト
のアダー、（３）はアキュムレータで、アダー（２）と
アキュムレータ（３）を合せて、累積加算器となる。

（４）の、最大１２６の数に対応する剰余を出力するｎ
、０Ｍ剰余変換器である。（５）はデータ入力端子、（
６）は剰余データ出力端子である。第１表！−１１，（
４）式で示さノ１゜ｔこ各ビットの信号を新たにどのピ
ッ）Ｋ入力するかを示したもので、この操作をマルチプ
レクサ（１）で行う。

まず、アキュムレータ（３）を０にクリアする０次にＸ
の最下Ｏｒピッ）　ａＱは１番目のクロックで２°の重
みをもつデータ２°ａ（１としてアダー（２）Ｋ入力さ
れ、アキュムレータ（３）にストアされる。２番目のク
ロックでＸ′の２ビツト目の入力データａ１は２１の重
みをもつデータ２１３１としてアダー（２）に入力され
、前述の２°ａＯと加豹される。同様に５ビツト目１で
処理する。６番目のクロックでＸ′の６ビツト目のデー
タａ５は第１表からも明らかな様に、２°２＋、　２２
．２３の重みをもつデータ２”ａ＝、　２”ａ！ｌ、　
２’ａ１３．　ａｏａＢとしてそれぞれ入力され、アキ
ュムレータ（３）の内容と加ηされる。同様に第１表に
従ってＸの１６ビツト１１のデータａｌｓまで加算され
、アキュムレータ（３）にストアされる。仮に、名ピッ
トの　　　（以下全白）＠１表 入力がすべて１であれば加算値は１２６になる。従って
１２６までの数の剰余を求めるＩＬ　ＯＭ　（４）を通
して剰余が端子（６）に得られる。この場合加算回数は
１６回となるがメモリー数は１２６　Ｘ　５ビツト＝６
８０と非常に少なくできる。他のｍｏｄｕｌｏについて
もＲＯＭは小さくてよく、ｍｏｄｕｌｏ　７で最大数は
８７、ｍｏｄｕｌｏ　１１で８５、ｍｏｄｕｌｏ　１８
で９８　、ｍｏｄｕｌｎ　１９で１５６、ｍｏｄｑｌｏ
　２８で１２８、ｍｏｄ萌０２５で１８５、ｍｏｄｕＪ
。

２９で１９８となり、一番大きい場合でも２００以下で
ある。従って１６ピツトデータ処理を剰余数システムで
行う場合のＲＯＭ容量は （８７Ｘ８＋８５Ｘ４＋９８Ｘ４＋１２６Ｘ５＋１５６
Ｘ５＋１２８Ｘ５＋　１８５Ｘ５＋１９８Ｘ５＞４．８
にビットとなる。

なお、第１図では剰余数変換にＲＯＭを用いた例につい
て説明したが、このＲＯＭの代シにプログラムロジック
アレイ（ＰＬＡ）　？使用しても良い。

次に、第２図をもとにマルチプレクサ（１）の動作ヲ詳
シく述べる。　ｉ＋）は１６ビツトのシフトレジスタ、
（イ）はＰＬＡ、Ｃ２４＋はパラレル大刀・シリアル出
方のレジスタ、（至）はアンドゲート、（イ）は１６ビ
ツトのデータ入力端子、（財）は５ビツトのデータ出力
端子である。前記Ｐ″ＬＡ（財）の内容は第１表に従っ
てコーディングされている。

シフトレジスタ（２１）により上から順番にクロックに
従ってゲート選択信号がｉＪ　Ｌ　Ａ　（２ｇ内に送ら
れ、Ｉ）　Ｌ　Ａ　ｆｆｌ、５の内容に従つ°Ｃ信号が
出力される。即ち１クロツク目では、アンドゲート（’
２１の１ビツト目に１が入る。

一方、入力端子（イ）より１６ピツトのデータがレジス
タ（２４）に人力され、前述のシフトレジスタ（２Ｉ）
のクロックに同期して下位ビットより１ビツトずつアン
ドゲート（イ）に送られる。なおＰ　Ｌ　Ａの代りにＩ
ＬＯＭ全列１いても良い。

ところで、ｍｏｄ　ＩＩ　Ｉ　０１７の場合になよ５ビ
ツトまでのデータの剰余は入力データそのものになるの
で、初めにまとめて第１図のアダー（２）に入力するこ
とができる。この様にすれば、アダー（２）の回数が１
６回から１２回に減少できる。この例を第８図に示す。

００ｉ、１２ビツトのシフトレジスタ、（イ）はＰＬＡ
％州は１〜５ビツトまでのデータレジスタ、（財）はパ
ラレル入力・シリアル出力のレジスタ、〇四はアンドゲ
ート、クラ■はデータ入力端子、０ηは５ピツト出力端
子である。

１番目のクロックで５ビツト目オでのデータをそのｉｔ
小出力る。即ち几ＯＭＫ２の出力信号は全ビット１′と
なシ、入力データの１〜５ピツトはレジスタＣ（ＩＫ大
入力れ並列に出力される。このときレジスターの出力を
１にしておけば、アンドゲートＯ曖は開き、入力データ
がそのまま出力される。

次のクロックで、レジスタｅＩ４１の出力に６ビツト目
のデータが表われ、この値が“１°であれば１〜４ピツ
トの１（０Ｍ出力が°１であるので、アンドゲート（３
１を通して出力される。これが６ビツト目の剰余となる
。このときレジスタＣ３渇の出力はすべて“１“にして
おく。同様にして１６ビツト目まで繰返すことＫよシ各
ビットの剰余が出力される。

この方式にすれば、１２個のクロックで処理できるので
、第１図と比較して８／４に時間が短縮される。さらに
途中のビット、この例では９．１０　、１１゜１２．１
８ビツトもまとめることができるので、さらに８クロツ
クに減少できる。

他の圓市＋Ｉｏの場合についても、同様な方法により前
もって各ビットの剰余を泪算し、それに従って多少の加
算を行うことでＩｔ　ＯＭ容量を大幅に削減できる。

発明の効果 以に述べた本発明によれば、自然数から剰余数への変換
において、これまでの減算による方法と比較して大幅に
時間の短縮が出来、一方ＲＯＭを用いた高速変換方法に
比べて大幅Ｋ　ＲＯＭ容量を減少できる。特にＲＯＭ容
量が膨大となるビット数が大きいデータ処理を行うため
の半導体集積回路に対し２て効果が大舞い。

【図面の簡単な説明】

第１図は本発明の自然数の剰余変換装置の一実施例を示
すブロック図、第２図は本発明の自然数の剰余変換装置
のマルチプレクサの一具体例を示す構成図、第８図はマ
ルチプレクサの他の具体例を示す構成図である。 １１）　＝−マルチプレクサ、（２１−・・アダー、（
３）・・・アキュムレータ、（４）・・・ｌｉ、　ＯＭ
剰余変換器、シ１）・・・１６ピツトシフｌ−１／　シ
スタ、（７乃（ロ）・・・Ｐ　’Ｉ、Ａ　、　＜ｚ４）
（財）・・・ノくラレル入力・シリアル出力レジスタ、
し■（へ）−ゲート回路、（ｉ！１１弼・・・データ入
力端子、＠７１ｃＪη・・・データ出力端子、Ｃ３１）
・・・１２ピツトシフトレジスタ、−・・・１〜５ビツ
トシフトレジスタ 代理人　森本義弘

Claims (1)

1. 【特許請求の範囲】 １、　自然数を２進表示し、各ビットの重みに対して、
   第１の剰余数を作る手段と、前記各ビットの重みに対す
   る第１の剰余数を加算する累積加ｎ、器と、前記累積加
   算器の出力データな基に第２の１ｊ余数を出力する第１
   のメモリーを具備したことを特徴とする自然数の剰余数
   変換装置。 ２゜各ビットの庫みに対する第１の剰余数な作る手段ｔ
   」、第２のメモリーを具備していると