KR100657008B1

KR100657008B1 - Ｄｓ-ｃｄｍａｕｗｂ 모뎀 송신기에서의 ｆｉｒ 필터장치 및 그 제어 방법

Info

Publication number: KR100657008B1
Application number: KR1020040102490A
Authority: KR
Inventors: 강규민; 강법주; 최상성; 박광로
Original assignee: 한국전자통신연구원
Priority date: 2004-12-07
Filing date: 2004-12-07
Publication date: 2006-12-14
Also published as: KR20060063343A; US7436915B2; USRE44413E1; US20060120437A1

Abstract

본 발명은 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치 및 그 제어 방법에 관한 것으로, 특히 상위 3개 칩들(H2,M2,L2) 및 하위 3개 칩들(H,M,L)에 해당하는 데이터의 값이 "000000"이면 모든 덧셈기(5800)로 "0"의 결과값을 각각 출력하는 한편, 그 상/하위 데이터 값이 "000000"이 아니면 제 1, 2 그룹에 따라 상기 상/하위 LUT의 값을 그대로 사용하여 상기 덧셈기(5800)로 각각 공급하거나, 또는 상기 상/하위 LUT의 값을 2의 보수형태로 변환한 후 상기 덧셈기(5800)로 각각 공급하는 LUT 제어장치부(5500)로 구성된 것을 특징으로 하며, 이러한 본 발명은 종래에 제안된 FIR 필터 설계 방식에 비해, 최대 약 80%에서 최소 약 50%까지의 메모리 절감 효과가 있다.

DS-CDMA UWB 모뎀 송신기, FIR 필터, LUT, 3진(Ternary) 코드,

Description

ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치 및 그 제어 방법{FIR FILTER OF DS-CDMA UWB MODEM TRANSMITTER AND CONTROL METHOD THEREOF}

도 1은 일반적인 DS-CDMA UWB 모뎀 송신기의 구성을 나타낸 기능 블록도,

도 2는 도 1에 따른 DS-CDMA UWB 모뎀 송신기에서 FIR 필터의 24개 병렬처리 구조를 예시한 블록도,

도 3은 도 1에 따른 DS-CDMA UWB 모뎀 송신기 설계시 LUT 형태의 메모리에 미리 저장되는 3진 코드 입력값과 FIR 필터 계수값의 컨벌루션(convolution) 연산을 통해 펄스로 정형화된 3진 코드 LUT 값을 얻는 과정을 나타낸 기능 블록도,

도 4는 도 1에 따른 DS-CDMA UWB 모뎀 송신기에서의 FIR 필터의 24개 탭 계수값(24-탭, 1:4 인터폴레이션(interpolation))을 보여주는 예시도,

도 5는 종래 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 구조를 나타낸 기능 블록도,

도 6은 또다른 종래 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 구조를 나타낸 기능 블록도,

도 7은 본 발명의 일 실시예에 따른 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 구조를 나타낸 기능 블록도,

도 8은 도 7에 따른 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법을 나타낸 동작 플로우챠트,

도 9는 본 발명의 이 실시예에 따른 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 구조를 나타낸 기능 블록도,

도 10은 도 9에 따른 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서 홀수번째 클럭 때의 ＦＩＲ 필터 장치의 제어방법을 나타낸 동작 플로우챠트,

도 11은 도 9에 따른 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서 짝수번째 클럭 때의 ＦＩＲ 필터 장치의 제어방법을 나타낸 동작 플로우챠트이다.

<도면의 주요 부분에 대한 부호의 설명>

1000 : MAC 인터페이스 2000 : 데이터 발생기

3000 : 심볼 매퍼 4000 : 코드셋 변조기

5000 : FIR 필터 5500 : LUT 제어장치부

5520 : 보수형태 변환부 5530 : 제 1 스위치

5531 : 제 2 스위치 5532 : 제 3 스위치

5533 : 제 4 스위치 5540 : 제 1 데이터 판별부

5541 : 제 1 스위칭 제어부 5560 : 제 2 데이터 판별부

5561 : 제 2 스위칭 제어부 5570 : LUT 어드레스 매핑부

5600 : LUT 제어장치부 5630 : 보수형태 변환부

5640 : 제 1 스위치 5641 : 제 2 스위치

5650 : 제 1 데이터 판별부 5651 : 제 1 스위칭 제어부

5660 : 제 2 데이터 판별부 5661 : 제 2 스위칭 제어부

5670 : 제 1 LUT 어드레스 매핑부 5671 : 칩 역순화부

5672 : 제 2 LUT 어드레스 매핑부 5700 : LUT

5800 : 덧셈기 6000 : DAC 블록

본 발명은 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치 및 그 제어 방법에 관한 것으로, 더욱 상세하게는 복잡도가 낮고 처리 속도가 빠른 설계 방식으로 FIR 필터를 설계하여, 현재 표준화에서 제안되고 있는 UWB 모뎀의 데이터 전송률에 부합될 수 있도록 해주는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치 및 그 제어 방법에 관한 것이다.

주지하다시피, UWB(Ultra wide-band) 시스템은 현재 IEEE(Institute of Electrical and Electronics Engineers) 802.15.3a (working group for wireless personal area network)에서 표준화 작업이 진행중이며, DS-CDMA(Direct Sequence Code Division Multiple Access) 방식과 MB-OFDM(Multi-Band Orthogonal Frequency Division Multiplexing) 방식이 표준으로 채택되기 위해 경합중이다. 본 발명에서 다루고자 하는 내용은 상기 두가지 전송 방식중 DS-CDMA 전송 방식 송신기 설계에 관한 것이다.

도 1은 일반적인 DS-CDMA UWB 모뎀 송신기의 구성을 나타낸 기능 블록도로서, 상기 DS-CDMA UWB 모뎀 송신기는 도시치 않은 MAC에서 생성된 데이터가 MAC 인터페이스(1000)를 거쳐 전달되면 그 데이터를 입력받아 스크램블링(Scrambling), 컨벌루셔널 인코딩(Convolutional Encoding) 및 인터리빙(Interleaving) 등의 처리를 수행한 후 심볼 매퍼(3000)로 출력하는 데이터 발생기(2000)와, 상기 심볼 매퍼(3000)의 결과값을 입력받아 L 길이의 3진(Ternary) 코드로 확산하여 FIR 필터(5000)로 출력하는 코드셋 변조기(Code Set Modulation)(4000)와, 상기 코드셋 변조기(4000)를 통해 확산된 신호를 입력받아 펄스 정형화한 후 DAC 블록(6000)으로 전송하는 FIR 필터(5000)로 구성되어 있다.

이 때, 일반적으로 상술한 FIR 필터(5000)를 설계함에 있어, 3진 확산 코드와 FIR 펄스 정형 필터 계수와의 컨벌루션(Convolution) 결과를 처리하는 모듈을 설계하는 방법으로는 하기의 두가지 방법을 사용할 수 있다. 첫번째 방법은 상기 FIR 필터(5000)에 3진 확산 코드를 입력시켜 컨벌루션 연산을 직접 수행하는 방법이고, 두번째 방법은 컨벌루션 연산 결과값을 미리 계산하여 상기 FIR 필터(5000) 내에 설치된 룩-업 테이블(LUT : Look-up Table) 메모리에 저장해 놓고 그 값을 참조하는 방식으로 디지털 모뎀 송신부를 구현하는 방법이다.

하지만, 상술한 전자의 경우에는 컨벌루션 연산 속도를 고려해 볼 때 고속의 데이터 처리를 필요로 하는 DS-CDMA UWB 시스템에는 적합하지 않기 때문에, 고속 데이터 처리가 필요한 UWB 모뎀에서는 LUT를 이용한 두번째 방법으로 송신기의 FIR 필터를 설계하며, 도 2에 도시된 바와 같이 고속 데이터 처리를 위해 송신 구조를 병렬 처리 구조로 설계하는데, 이 경우 LUT 를 위해 굉장히 많은 양의 메모리가 필요하게 된다.

도 2는 DS-CDMA UWB 모뎀 송신기에서 FIR 필터(5000)의 구조를 예시한 블록도로서, L=24, 1:k 인터폴레이션(Interpolation)시 k=4로 가정한 경우에 해당되는 예시 블록도이다. 본 설명에서는 편의상 L=24, k=4인 경우에 대해 기술하지만 L≥1인 모든 구조와 k≥1인 모든 구조에 적용 가능하다. 여기서, 정형화된 3진 코드 LUT 값을 얻기 위해 사용하는 내부 클럭 속도는 심볼 클럭(5205)이다. 도 1의 코드셋 변조기(3000)로부터 확산된 3진 코드(Ternary spreading code)(5210)는 상기 FIR 필터(5000)의 입력으로 들어온 후 48-칩(Chip) 크기의 버퍼(5220)에 저장되고, 이 값(5230∼5234)을 LUT 메모리의 주소값으로 사용하여 LUT 메모리(5240∼5244)에 미리 저장되어 있는 펄스로 정형화된 3진 코드값을 찾아 출력값(5250∼5254)으로 내보낸다.

여기서, BPSK(Binary Phase Shift Keying) 전송을 위한 길이(L)가 24인 3진 코드는 하기의 [표 1]과 같으며, [표 1]에서 보는 바와 같이 DS-CDMA UWB 시스템은 3∼5 GHz 주파수 대역을 사용할 경우 6개의 확산코드를 이용해서 최대 6개의 피코넷을 구성할 수 있다. 하기의 [표 2]는 3진 코드의 비트 매핑 방법을 나타낸 것이다.

한편, 도 3은 3진 코드 입력값(300)과 도 4에 예시된 바와 같은 FIR 필터 계수값(400)의 컨벌루션 연산을 통해 펄스로 정형화된 3진 코드 LUT 결과값(500)을 얻는 과정을 나타내며, 상기 펄스로 정형화된 3진 코드 LUT 결과값(500)은 송신기를 설계하는 단계에서 상기 FIR 필터의 LUT 메모리에 미리 저장되는 것이며, 이로써 고속 병렬 데이터 처리가 가능하게 되는 것이다. 이를 보다 구체적으로 설명하면, 펄스로 정형화된 3진 코드 LUT 결과값(500)은 하기의 [수학식 1]을 통해 구해진다.

여기서, c_N-1-m은 3진 코드 입력값을 나타내고, w_m은 FIR 필터 계수값을 나타내며, N은 송신부에서 사용하는 FIR 필터의 크기를 나타내고, g는 송신기 설계시 LUT 메모리에 미리 저장되는 펄스로 정형화된 3진 코드 LUT 결과값을 나타낸다. [수학식 1]은 설명의 이해를 돕기위해 k=1로 가정하였다.

상기와 같은 [수학식 1]에 의하여 구해진 코드 LUT 결과값(500)은, 예를들어, 현재 상용화되고 있는 FPGA 및 칩 크기 등을 고려하여 2개의 LUT 메모리에 그 각각의 값(g₁, g₂)이 각각 다음과 같이 저장될 수 있다.

하기의 [표 3]은 LUT 메모리에 미리 저장된 결과값을 획득하기 위해 3진 코드 입력값을 이용하여 LUT 메모리에 접근 방법을 나타낸 것이다. 이 때, 하기의 [표 3]에서 * Address 는 16 진수 표기법으로 나타낸 것으로, 0x00 ~ 0x0c는 십진수 "0~12"에 해당한다. 또한, ** d_ij에서 i는 LUT 메모리 주소를 나타내고, j는 위상을 나타낸다. 따라서, d_ij는 i번째 LUT 메모리 주소에 있는 j번째 위상에 해당되는 1 워드(word) 크기의 컨벌루션(convolution)된 결과값을 나타낸다. 여기서, 워드(word)는 사용하는 DAC에 따라 달라지며, 6-bit DAC을 사용할 경우 1 워드(word)는 6 비트(bits)를 의미한다.

도 4는 FIR 필터의 예시도로서, 6 개의 심볼 구간에 해당되는 필터 계수를 의미한다. 본 발명은 2개 이상의 탭을 사용하는 모든 경우에 적용가능하나, 도 4는 예시적으로 24-탭, 1:4 인터폴레이션(interpolation)을 가정한 FIR 필터를 도시하고 있다. 도 4에서 보는 바와 같이 1:4 인터폴레이션(interpolation)을 할 경우 1 개의 심볼에 4 개의 Phase(400~430,450~480)가 존재하게 된다. w(23)이 시간적으로 가장 앞선 필터 계수값이며, w(00)이 시간적으로 가장 늦은 필터 계수값에 해당된다.

도 5는 상술한 설명에 의해 설계된 종래의 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기 내 ＦＩＲ 필터 장치의 구조를 나타낸 기능 블록도이다. 도 5에서 보는 바와 같이, 정형화된 3진 코드 LUT 값을 얻기 위해 사용하는 내부 동작 클럭 속도는 심볼 클럭(5305)이다. 도 2의 3진 확산 코드 버퍼(5220)로부터 전달된 입력값(5310)중 상위 3개 칩들(H2,M2,L2)에 해당하는 6-비트(bit) 데이터를 LUT 메모리 주소값으로 사용하여 도 3에서 언급한 방식으로 미리 계산되어 저장되어 있는 LUT 메모리값(5321~5324)을 참조하여 위상 별로 데이터값을 찾아 얻어내고, 이와 동시에 하위 3개 칩들(H,M,L)에 해당하는 6-비트 데이터를 LUT 메모리 주소값으로 사용하여 미리 계산되어 저장되어 있는 LUT 메모리값(5331~5334)을 위상별로 찾아 얻어낸다. 이렇게 위상별로 각각 두개씩 얻어낸 값은 덧셈기(5340~5343)에 의해 더해져 최종적인 펄스 정형화된 3진 코드값(5350~5353)으로 산출된 후 도 1의 DAC 블록(6000)으로 전달된다.

도 6은 상술한 설명에 의해 설계된 또다른 종래의 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 구조를 나타낸 기능 블록도이다. 도 6에 도시된 바와 같이, 정형화된 3진 코드 LUT 값을 얻기 위해 사용하는 내부 동작 클럭 속도는 심볼 클럭의 2배인 심볼 클럭(5405)이다. 도 6은 상기 FIR 필터(5000)의 계수가 중심 펄스를 기점으로 해서 양쪽이 대칭적 형태인 경우에 한해 적용 가능한 구조이다. 내부 동작 클럭시 홀수번째 클럭(5440~5444)에서는 도 2의 3진 확산 코드 버퍼(5220)로부터 전달된 입력값(5410)중 상위 3개 칩들(H2,M2,L2)에 해당하는 6-비트 데이터를 LUT 메모리 주소값으로 사용하여 도 3에서 언급한 방식으로 미리 계산되어 저장되어 있는 LUT 메모리값(5421~5424)을 참조하여 위상별로 얻어 낸 후 그 값을 덧셈기(5470~5473)에 저장한다. 그리고, 짝수번째 클럭(5450~5454)에 서는 하위 3개 칩들(H,M,L)을 역순화(5430)시킨 후, 이에 해당하는 6-비트 데이터를 LUT 메모리 주소값으로 사용하여 미리 계산되어 저장되어 있는 LUT 메모리값(5421~5424)을 위상별로 얻어낸다. 짝수번째 클럭시에, 홀수번째 클럭 때 구해서 덧셈기(5470~5473)에 저장해 둔 값과 짝수번째 클럭에서 구한 두개의 결과값은 상기 덧셈기(5470~5473)에 의해 위상별로 각각 더해져 최종적인 펄스 정형화된 3진 코드값(5480~5483)으로 산출되고, 이후 도 1의 DAC 블록(6000)으로 전달된다.

하지만, 상기 도 5 및 도 6에 도시된 종래 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기 내 ＦＩＲ 필터 장치의 설계는 모든 3진 코드의 입력값을 메모리 주소값으로 사용하기 때문에 불필요한 메모리 낭비가 발생하고, 특히 도 6과 같은 구조는 LUT를 위해 요구되는 메모리의 크기가 상당히 크기 때문에, 상대적으로 시스템의 처리 속도가 느려져 현재 표준화에서 제안되고 있는 UWB 모뎀의 데이터 전송률에 부합될 수 없으며, 이로 인해 표준화 채택에 기여할 수 없는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 복잡도가 낮고 처리 속도가 빠른 설계 방식으로 FIR 필터를 설계하여, 현재 표준화에서 제안되고 있는 UWB 모뎀의 데이터 전송률에 부합될 수 있도록 해줌으로써, 표준화 채택에 기여하기 위한 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치 및 그 제어 방법을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치는, 펄스로 정형화된 LUT 결과값이 미리 저장되어 있는 한쌍의 다수개의 상/하위 LUT와; 각 상/하위 LUT의 결과값을 각각 더해주는 다수개의 덧셈기가 구비되되, 내부 동작 클럭 속도로 심볼 클럭을 사용하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치에 있어서,

상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2)에 해당하는 6-비트의 입력 데이터와 하위 3개 칩들(H,M,L)에 해당하는 6-비트 데이터의 값이 "000000"이면 상기 모든 덧셈기로 "0"의 결과값을 각각 출력하는 한편, 그 상/하위 데이터 값이 "000000"이 아니면 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지 판별하여 제 1 그룹에 속했을 경우 상기 상위 또는 하위 LUT의 값을 그대로 사용하여 상기 덧셈기로 각각 공급하고, 반면에 제 2 그룹에 속했을 경우에는 상기 상위 또는 하위 LUT의 값을 2의 보수형태로 변환한 후 상기 덧셈기로 각각 공급하는 LUT 제어장치부로 구성된 것을 특징으로 한다.

또한, 본 발명 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법은, 펄스로 정형화된 LUT 결과값이 미리 저장되어 있는 한쌍의 다수개의 상/하위 LUT와; 각 상/하위 LUT의 결과값을 각각 더해주는 다수개의 덧셈기와; 상기 다수개의 상/하위 LUT 및 상기 다수개의 덧셈기 사이에서 LUT 결과값의 획득 및 경로를 제어하는 LUT 제어장치부가 구비되되, 내부 동작 클럭 속도로 심볼 클럭을 사용하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법에 있어서,

상기 LUT 제어장치부가 상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2) 및 하위 3개 칩들(H,M,L)에 해당하는 6-비트 데이터의 값이 "000000"인지의 여부를 판단하는 제 11 단계;

상기 제 11 단계에서 그 데이터 값이 "000000"이면, 상기 LUT 제어장치부가 상기 모든 덧셈기로 "0"의 결과값을 각각 출력하는 제 12 단계;

상기 제 11 단계에서 그 데이터 값이 "000000"이 아닌 임의의 값이면, 상기 LUT 제어장치부가 그 상/하위 데이터 값이 제 1 그룹 또는 제 2 그룹 중에서 어느 그룹에 속했는지의 여부를 판별하는 제 13 단계;

상기 제 13 단계에서 그 상/하위 데이터 값이 제 1 그룹에 속하면, 상기 LUT 제어장치부가 상기 상위 또는 하위 LUT의 결과값을 그대로 사용하여 상기 덧셈기로 각각 공급하는 제 14 단계; 및

상기 제 13 단계에서 그 상/하위 데이터 값이 제 2 그룹에 속하면, 상기 LUT 제어장치부가 상기 상위 또는 하위 LUT의 결과값을 2의 보수형태로 변환한 후 상기 덧셈기로 각각 공급하는 제 15 단계로 이루어진 것을 특징으로 한다.

한편, 본 발명 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치는, 펄스로 정형화된 LUT 결과값이 미리 저장되어 있는 다수개의 LUT와; 홀수번째 클럭 때 구한 각 LUT 결과값과 짝수번째 클럭 때 구한 각 LUT의 결과값을 각각 더 해주는 다수개의 덧셈기가 구비되되, 내부 동작 클럭 속도는 2배의 심볼 클럭을 사용하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치에 있어서,

홀수번째 클럭 때에는 상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2)에 해당하는 6-비트의 입력 데이터의 값이 "000000"이면 상기 모든 덧셈기로 "0"의 결과값을 각각 출력하는 한편, 그 상위 데이터 값이 "000000"이 아니면 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지 판별하여 제 1 그룹에 속했을 경우 상기 LUT의 값을 그대로 사용하여 상기 덧셈기로 각각 공급하고, 반면에 제 2 그룹에 속했을 경우에는 상기 LUT의 값을 2의 보수형태로 변환한 후 상기 덧셈기로 각각 공급하며,

짝수번째 클럭 때에는 하위로부터 전달된 입력 데이터 중 하위 3개 칩들(H,M,L)에 해당하는 6-비트의 입력 데이터의 값이 "000000"이면 상기 모든 덧셈기로 "0"의 결과값을 각각 출력하는 한편, 그 하위 데이터 값이 "000000"이 아니면 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지 판별하여 제 1 그룹에 속했을 경우 상기 LUT의 값을 그대로 사용하여 상기 덧셈기로 각각 공급하고, 반면에 제 2 그룹에 속했을 경우에는 상기 LUT의 값을 2의 보수형태로 변환한 후 상기 덧셈기로 각각 공급하는 LUT 제어장치부로 구성된 것을 특징으로 한다.

또한, 본 발명 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법은, 펄스로 정형화된 LUT 결과값이 미리 저장되어 있는 다수개의 LUT와; 홀수번째 클럭 때 구한 각 LUT 결과값과 짝수번째 클럭 때 구한 각 LUT의 결과값을 각각 더해주는 다수개의 덧셈기와; 상기 다수개의 LUT 및 상기 다수개의 덧셈기 사이에서 LUT 결과값의 획득 및 경로를 제어하는 LUT 제어장치부가 구비되되, 내부 동작 클럭 속도는 2배의 심볼 클럭을 사용하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치에 있어서,

홀수번째 클럭 때, 상기 LUT 제어장치부가 상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2)에 해당하는 6-비트의 입력 데이터의 값이 "000000"인지의 여부를 판별하는 제 21 단계;

상기 제 21 단계에서 그 입력 데이터 값이 "000000"이면, 상기 LUT 제어장치부가 상기 모든 덧셈기로 "0"의 결과값을 각각 출력하는 제 22 단계;

상기 제 21 단계에서 상위 데이터 값이 "000000"이 아닌 임의의 값을 갖으면, 상기 LUT 제어장치부가 그 상위 데이터 값이 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지의 여부를 판별하는 제 23 단계;

상기 제 23 단계에서 그 상위 데이터 값이 제 1 그룹에 속하면, 상기 LUT 제어장치부가 상기 LUT의 값을 그대로 사용하여 상기 덧셈기로 각각 공급하는 제 24 단계; 및

상기 제 23 단계에서 그 상위 데이터 값이 제 2 그룹에 속하면, 상기 LUT 제어장치부가 상기 LUT의 값을 2의 보수형태로 변환한 후 상기 덧셈기로 각각 공급하는 제 25 단계로 이루어진 것을 특징으로 한다.

한편, 본 발명 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법은, 펄스로 정형화된 LUT 결과값이 미리 저장되어 있는 다수개의 LUT와; 홀수번째 클럭 때 구한 각 LUT 결과값과 짝수번째 클럭 때 구한 각 LUT의 결과값을 각각 더해주는 다수개의 덧셈기와; 상기 다수개의 LUT 및 상기 다수개의 덧셈기 사이에서 LUT 결과값의 획득 및 경로를 제어하는 LUT 제어장치부가 구비되되, 내부 동작 클럭 속도는 2배의 심볼 클럭을 사용하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치에 있어서,

짝수번째 클럭 때, 상기 LUT 제어장치부가 하위로부터 전달된 입력 데이터 중 하위 3개 칩들(H,M,L)에 해당하는 6-비트의 입력 데이터의 값이 "000000"인지의 여부를 판별하는 제 31 단계;

상기 제 31 단계에서 그 입력 데이터 값이 "000000"이면, 상기 LUT 제어장치부가 상기 모든 덧셈기로 "0"의 결과값을 각각 출력하는 제 32 단계;

상기 제 31 단계에서 하위 데이터 값이 "000000"이 아닌 임의의 값을 갖으면, 상기 LUT 제어장치부가 그 하위 데이터 값이 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지의 여부를 판별하는 제 33 단계;

상기 제 33 단계에서 그 하위 데이터 값이 제 1 그룹에 속하면, 상기 LUT 제어장치부가 상기 LUT의 값을 그대로 사용하여 상기 덧셈기로 각각 공급하는 제 34 단계; 및

상기 제 33 단계에서 그 하위 데이터 값이 제 2 그룹에 속하면, 상기 LUT 제어장치부가 상기 LUT의 값을 2의 보수형태로 변환한 후 상기 덧셈기로 각각 공급하는 제 35 단계로 이루어진 것을 특징으로 한다.

이하, 본 발명의 일 실시예에 의한 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치 및 그 제어 방법에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 7은 본 발명의 일 실시예에 따른 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 기능블록도로서, 본 발명의 일 실시예에 의한 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치는, LUT 제어장치부(5500)로 구성되어 있다.

상기 LUT 제어장치부(5500)는 상위로부터 전달된 입력 데이터(5510) 중 상위 3개 칩들(H2,M2,L2)에 해당하는 6-비트의 입력 데이터와 하위 3개 칩들(H,M,L)에 해당하는 6-비트 데이터의 값이 "000000"이면 상기 모든 덧셈기(5800)로 "0"의 결과값을 각각 출력하는 한편, 그 상/하위 데이터 값이 "000000"이 아니면 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지 판별하여 제 1 그룹에 속했을 경우 상기 상위(5700) 또는 하위 LUT(5710)의 값을 그대로 사용하여 상기 덧셈기(5800)로 각각 공급하고, 반면에 제 2 그룹에 속했을 경우에는 상기 상위(5700) 또는 하위 LUT(5710)의 값을 2의 보수형태로 변환한 후 상기 덧셈기(5800)로 각각 공급하는 역할을 하며, 도 7에 도시된 바와 같이 다수개의 보수형태 변환부(5520), 다수개의 제 1 스위치(5530), 다수개의 제 2 스위치(5531), 다수개의 제 3 스위치(5532), 다수개의 제 4 스위치(5533), 제 1 데이터 판별부(5540), 제 1 스위칭 제어부(5541), 제 2 데이터 판별부(5560), 제 2 스위칭 제어부(5561), 및 LUT 어드레스 매핑부(5570)로 구성되어 있다.

이 때, 상기 LUT 제어장치부(5500)의 다수개의 보수형태 변환부(5520)는 상기 다수개의 상위 및 하위 LUT(5700, 5710)에 각각 접속되어, 각 상/하위 LUT(5700, 5710) 출력값을 2의 보수로 변환시키는 역할을 한다.

또한, 상기 LUT 제어장치부(5500)의 다수개의 제 1 스위치(5530)는 상기 다수개의 상위 LUT(5700)와 그 상위 LUT(5700)에 각각 매칭된 보수형태 변환부(5520)의 출력단에 각각 접속되어, 상기 제 2 스위칭 제어부(5561)의 제어하에 "sw₁" 단자로 스위칭되면 해당 상위 LUT(5700)와 해당 덧셈기(5800)를 각각 접속시키는 한편, "sw₂" 단자로 스위칭 전환되면 해당 보수형태 변환부(5520)와 해당 덧셈기(5800)를 각각 접속시키는 역할을 한다.

한편, 상기 LUT 제어장치부(5500)의 다수개의 제 2 스위치(5531)는 상기 다수개의 하위 LUT(5710)와 그 하위 LUT(5710)에 각각 매칭된 보수형태 변환부(5520)의 출력단에 각각 접속되어, 상기 제 2 스위칭 제어부(5561)의 제어하에 "sw₁" 단자로 스위칭되면 해당 하위 LUT(5710)와 해당 덧셈기(5800)를 각각 접속시키는 한편, "sw₂" 단자로 스위칭 전환되면 해당 보수형태 변환부(5520)와 해당 덧셈기(5800)를 각각 접속시키는 역할을 한다.

또한, 상기 LUT 제어장치부(5500)의 다수개의 제 3 스위치(5532)는 상기 다수개의 제 1 스위치(5530)와 해당 덧셈기(5800) 사이에 각각 접속되어, 상기 제 1 스위칭 제어부(5541)의 제어하에 "sw₄" 단자로 스위칭되면 해당 제 1 스위치(5530) 와 해당 덧셈기(5800)를 접속시키는 한편, "sw₃" 단자로 스위칭되면 해당 제 1 스위치(5530)와 해당 덧셈기(5800)의 접속을 차단시킨 후 해당 덧셈기(5800)로 "0"의 결과값을 통과시키는 역할을 한다.

한편, 상기 LUT 제어장치부(5500)의 다수개의 제 4 스위치(5533)는 상기 다수개의 제 2 스위치(5531)와 해당 덧셈기(5800) 사이에 각각 접속되어, 상기 제 1 스위칭 제어부(5541)의 제어하에 "sw₄" 단자로 스위칭되면 해당 제 2 스위치(5531)와 해당 덧셈기(5800)를 접속시키는 한편, "sw₃" 단자로 스위칭되면 해당 제 2 스위치(5531)와 해당 덧셈기(5800)의 접속을 차단시킨 후 해당 덧셈기(5800)로 "0"의 결과값을 통과시키는 역할을 한다.

또한, 상기 LUT 제어장치부(5500)의 제 1 데이터 판별부(5540)는 상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2) 및 하위 3개 칩들(H,M,L)에 해당하는 6-비트 데이터 값이 "000000"인지의 여부를 판별하는 역할을 한다.

한편, 상기 LUT 제어장치부(5500)의 제 1 스위칭 제어부(5541)는 상기 제 1 데이터 판별부(5540)를 통해 상위 3개 칩들(H2,M2,L2) 및 하위 3개 칩들(H,M,L)에 해당하는 데이터 값이 "000000"으로 판별되면(YES), 상기 다수개의 제 3, 4 스위치(5532, 5533)를 "sw₃" 단자로 스위칭 제어하여 모든 덧셈기로 "0"의 결과값을 공급하는 역할을 한다.

또한, 상기 LUT 제어장치부(5500)의 제 2 데이터 판별부(5560)는 상기 제 1 데이터 판별부(5540)를 통해 상위 3개 칩들(H2,M2,L2) 및 하위 3개 칩들(H,M,L)에 해당하는 데이터 값이 "000000"이 아닌 다른 임의의 값으로 판별되면(NO), 그 상/하위 데이터 값이 제 1 그룹에 속했는지, 아니면 제 2 그룹에 속했는지의 여부를 판별하는 역할을 한다.

한편, 상기 LUT 제어장치부(5500)의 제 2 스위칭 제어부(5561)는 상기 제 2 데이터 판별부(5560)를 통해 상위 3개 칩들(H2,M2,L2) 또는 하위 3개 칩들(H,M,L)에 해당하는 데이터의 값이 제 1 그룹에 속한 것으로 판별되면, 상기 제 1, 2 스위치(5530, 5531)를 "sw₁" 단자로 스위칭 제어하여 해당 상위 또는 하위 LUT(5700, 5710)와 해당 덧셈기(5800)를 접속시키는 한편, 그 데이터 값이 제 2 그룹에 속한 것으로 판별되면 상기 제 1, 2 스위치(5530, 5531)를 "sw₂" 단자로 스위칭 제어하여 해당 보수형태 변환부(5520)와 해당 덧셈기(5800)를 각각 접속시키는 역할을 한다.

또한, 상기 LUT 제어장치부(5500)의 LUT 어드레스 매핑부(5570)는 상기 제 1 데이터 판별부(5540)를 통해 상위 3개 칩들(H2,M2,L2) 또는 하위 3개 칩들(H,M,L)에 해당하는 데이터의 값이 "000000"이 아닌 다른 임의의 값으로 판별되면(NO), 그 데이터값을 이용하여 LUT 메모리값을 각각 산출한 후 해당 상/하위 LUT(5570, 5571)에 매핑시켜 줌으로, 해당 상/하위 LUT(5570, 5571)의 위상별 결과값이 해당 덧셈기(5800)로 공급되도록 해주는 역할을 한다.

그러면, 상기와 같은 구성을 가지는 본 발명의 일 실시예에 따른 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법에 대해 도 8을 참조 하여 설명하기로 한다.

먼저, 상기 LUT 제어장치부(5500)는 상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2) 및 하위 3개 칩들(H,M,L)에 해당하는 6-비트 데이터의 값이 "000000"인지의 여부를 판단한다(S11).

이 때, 상기 제 11 단계(S11)에서 그 데이터 값이 "000000"이면(YES), 상기 LUT 제어장치부(5500)는 상기 모든 덧셈기(5800)로 "0"의 결과값을 각각 출력한다(S12).

반면에, 상기 제 11 단계(S11)에서 그 데이터 값이 "000000"이 아닌 임의의 값이면(NO), 상기 LUT 제어장치부(5500)는 그 상/하위 데이터 값이 제 1 그룹 또는 제 2 그룹 중에서 어느 그룹에 속했는지의 여부를 판별한다(S13).

이 때, 상기 제 13 단계(S13)에서 그 상/하위 데이터 값이 제 1 그룹에 속하면, 상기 LUT 제어장치부(5500)는 상기 상위(5700) 또는 하위 LUT(5710)의 결과값을 그대로 사용하여 상기 덧셈기(5800)로 각각 공급한다(S14).

반면에, 상기 제 13 단계(S13)에서 그 상/하위 데이터 값이 제 2 그룹에 속하면, 상기 LUT 제어장치부(5500)는 상기 상위(5700) 또는 하위 LUT(5710)의 결과값을 2의 보수형태로 변환한 후 상기 덧셈기(5800)로 각각 공급한다(S15).

한편, 본 발명의 이 실시예에 의한 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치 및 그 제어 방법에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 9는 본 발명의 이 실시예에 따른 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 기능블록도로서, 본 발명의 이 실시예에 의한 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치는, LUT 제어장치부(5600)로 구성되어 있다.

상기 LUT 제어장치부(5600)는 홀수번째 클럭(5611∼5615) 때에는 상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2)에 해당하는 6-비트의 입력 데이터의 값이 "000000"이면(YES) 상기 모든 덧셈기(5800)로 "0"의 결과값을 각각 출력하는 한편, 그 상위 데이터 값이 "000000"이 아니면(NO) 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지 판별하여 제 1 그룹에 속했을 경우 상기 LUT(5700)의 값을 그대로 사용하여 상기 덧셈기(5800)로 각각 공급하고, 반면에 제 2 그룹에 속했을 경우에는 상기 LUT(5700)의 값을 2의 보수형태로 변환한 후 상기 덧셈기(5800)로 각각 공급하며, 짝수번째 클럭(5621∼5625) 때에는 하위로부터 전달된 입력 데이터 중 하위 3개 칩들(H,M,L)에 해당하는 6-비트의 입력 데이터의 값이 "000000"이면(YES) 상기 모든 덧셈기(5800)로 "0"의 결과값을 각각 출력하는 한편, 그 하위 데이터 값이 "000000"이 아니면(NO) 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지 판별하여 제 1 그룹에 속했을 경우 상기 LUT(5700)의 값을 그대로 사용하여 상기 덧셈기(5800)로 각각 공급하고, 반면에 제 2 그룹에 속했을 경우에는 상기 LUT(5700)의 값을 2의 보수형태로 변환한 후 상기 덧셈기(5800)로 각각 공급하는 역할을 하며, 도 9에 도시된 바와 같이 다수개의 보수형태 변환부(5630), 다수개의 제 1 스위치(5640), 다수개의 제 2 스위치(5641), 제 1 데이터 판별부(5650), 제 1 스위칭 제어부(5651), 제 2 데이터 판별부(5660), 제 2 스위칭 제어부(5661), 제 1 LUT 어드레스 매핑부(5670), 칩 역순화부(5671), 및 제 2 LUT 어드레스 매핑부(5672)로 구성되어 있다.

이 때, 상기 LUT 제어장치부(5600)의 다수개의 보수형태 변환부(5630)는 상기 다수개의 LUT(5700)에 각각 접속되어 짝수 클럭(5621∼5625) 때 각 LUT(5700) 출력값을 2의 보수로 변환시키는 역할을 한다.

또한, 상기 LUT 제어장치부(5600)의 다수개의 제 1 스위치(5640)는 상기 다수개의 LUT(5700)와 해당 보수형태 변환부(5630)의 출력단에 각각 접속되어, 상기 제 2 스위칭 제어부(5661)의 제어하에 각 출력단의 경로를 스위칭하는 역할을 한다.

한편, 상기 LUT 제어장치부(5600)의 다수개의 제 2 스위치(5641)는 상기 다수개의 제 1 스위치(5640)와 해당 덧셈기(5800) 사이에 각각 접속되어, 상기 제 1 스위칭 제어부(5651)의 제어하에 해당 제 1 스위치(5640)와 해당 덧셈기(5800)를 접속시키거나, 아니면 각각 차단시킨 후 해당 덧셈기(5800)로 "0"의 결과값을 통과시키는 역할을 한다.

또한, 상기 LUT 제어장치부(5600)의 제 1 데이터 판별부(5650)는 홀수 클럭(5611∼5615) 때 상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2)에 해당하는 6-비트 데이터 값이 "000000"인지의 여부를 판별하는 한편, 짝수 클럭 때(5621∼5625)에는 하위 3개 칩들(H,M,L)에 해당하는 6-비트 데이터 값이 "000000"인지의 여부를 판별하는 역할을 한다.

한편, 상기 LUT 제어장치부(5600)의 제 1 스위칭 제어부(5651)는 홀수 클럭(5611∼5615) 때 상기 제 1 데이터 판별부(5650)를 통해 상위 3개 칩들(H2,M2,L2)에 해당하는 데이터 값이 "000000"으로 판별되거나(YES), 짝수 클럭(5621∼5625) 때 상기 제 1 데이터 판별부(5650)를 통해 하위 3개 칩들(H,M,L)에 해당하는 데이터 값이 "000000"으로 판별되면(YES), 상기 제 2 스위치(5641)를 "sw₃" 단자로 스위칭시킨 후 모든 덧셈기(5800)로 "0"의 결과값을 공급하는 역할을 한다.

또한, 상기 LUT 제어장치부(5600)의 제 2 데이터 판별부(5660)는 홀수 클럭(5611∼5615) 때 상기 제 1 데이터 판별부(5650)를 통해 상위 3개 칩들(H2,M2,L2)에 해당하는 데이터 값이 "000000"이 아닌 임의의 값으로 판별되거나(NO), 짝수 클럭(5621∼5625) 때 상기 제 1 데이터 판별부(5650)를 통해 하위 3개 칩들(H,M,L)에 해당하는 데이터 값이 "000000"이 아닌 임의의 값으로 판별되면(NO), 그 상/하위 데이터 값이 제 1 그룹에 속했는지, 아니면 제 2 그룹에 속했는지의 여부를 판별하는 역할을 한다.

한편, 상기 LUT 제어장치부(5600)의 제 2 스위칭 제어부(5661)는 상기 제 2 데이터 판별부(5660)를 통해 상위 3개 칩들(H2,M2,L2) 또는 하위 3개 칩들(H,M,L)에 해당하는 데이터의 값이 제 1 그룹에 속한 것으로 판별되면, 상기 제 1 스위치(5640)를 통해 해당 LUT(5700)와 해당 덧셈기(5800)를 접속시키는 한편, 그 데이터 값이 제 2 그룹에 속하면 상기 제 1 스위치(5640)를 통해 해당 보수형태 변환부(5630)와 해당 덧셈기(5800)를 각각 접속시키는 역할을 한다.

또한, 상기 LUT 제어장치부(5600)의 제 1 LUT 어드레스 매핑부(5670)는 홀수 클럭(5611∼5615) 때 상기 제 1 데이터 판별부(5650)를 통해 상위 3개 칩들(H2,M2,L2)에 해당하는 데이터 값이 "000000"이 아닌 임의의 값으로 판별되면(NO), 그 상위 데이터값을 이용하여 LUT 메모리값을 각각 산출한 후 해당 LUT(5700)에 매핑시켜 줌으로, 해당 LUT(5700)의 위상별 결과값이 해당 덧셈기(5800)로 공급되도록 해주는 역할을 한다.

한편, 상기 LUT 제어장치부(5600)의 칩 역순화부(5671)는 짝수 클럭(5621∼5625) 때 상기 제 1 데이터 판별부(5650)를 통해 하위 3개 칩들(H,M,L)에 해당하는 데이터 값이 "000000"이 아닌 임의의 값으로 판별되면(NO), 그 하위 데이터값을 역순화시키는 역할을 한다.

또한, 상기 LUT 제어장치부(5600)의 제 2 LUT 어드레스 매핑부(5672)는 상기 칩 역순화부(5671)를 통해 역순화된 하위 데이터값을 이용하여 LUT 메모리값을 각각 산출한 후 해당 LUT(5700)에 매핑시켜 줌으로, 해당 LUT(5700)의 위상별 결과값이 해당 덧셈기(5800)로 공급되도록 해주는 역할을 한다.

그러면, 상기와 같은 구성을 가지는 본 발명의 이 실시예에 따른 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기 내 ＦＩＲ 필터 장치의 제어 방법에 대해 설명하되, 먼저 홀수번째 클럭(5611∼5615)시의 제어 방법에 대해 도 10을 참조하여 설명하기로 한다.

먼저, 홀수번째 클럭(5611∼5615) 때, 상기 LUT 제어장치부(5600)는 상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2)에 해당하는 6-비트의 입력 데이터의 값이 "000000"인지의 여부를 판별한다(S21).

이 때, 상기 제 21 단계(S21)에서 그 입력 데이터 값이 "000000"이면(YES), 상기 LUT 제어장치부(5600)는 상기 모든 덧셈기(5800)로 "0"의 결과값을 각각 출력한다(S22).

반면에, 상기 제 21 단계(S21)에서 상위 데이터 값이 "000000"이 아닌 임의의 값을 갖으면(NO), 상기 LUT 제어장치부(5600)는 그 상위 데이터 값이 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지의 여부를 판별한다(S23).

이 때, 상기 제 23 단계(S23)에서 그 상위 데이터 값이 제 1 그룹에 속하면, 상기 LUT 제어장치부(5600)는 상기 LUT(5700)의 값을 그대로 사용하여 상기 덧셈기(5800)로 각각 공급한다(S24).

반면에, 상기 제 23 단계(S23)에서 그 상위 데이터 값이 제 2 그룹에 속하면, 상기 LUT 제어장치부(5600)는 상기 LUT(5700)의 값을 2의 보수형태로 변환한 후 상기 덧셈기(5800)로 각각 공급한다(S25).

한편, 하기에서는 본 발명의 이 실시예에 따른 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기 내 ＦＩＲ 필터 장치의 제어 방법에 대해 설명하되, 짝수번째 클럭(5621∼5625)시의 제어 방법에 대해 도 11을 참조하여 설명하기로 한다.

먼저, 짝수번째 클럭(5621∼5625) 때, 상기 LUT 제어장치부(5600)는 하위로부터 전달된 입력 데이터 중 하위 3개 칩들(H,M,L)에 해당하는 6-비트의 입력 데이터의 값이 "000000"인지의 여부를 판별한다(S31).

이 때, 상기 제 31 단계(S31)에서 그 입력 데이터 값이 "000000"이면(YES), 상기 LUT 제어장치부(5600)는 상기 모든 덧셈기(5800)로 "0"의 결과값을 각각 출력한다(S32).

반면에, 상기 제 31 단계(S31)에서 하위 데이터 값이 "000000"이 아닌 임의의 값을 갖으면(NO), 상기 LUT 제어장치부(5600)는 그 하위 데이터 값이 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지의 여부를 판별한다(S33).

이 때, 상기 제 33 단계(S33)에서 그 하위 데이터 값이 제 1 그룹에 속하면, 상기 LUT 제어장치부(5600)는 상기 LUT(5700)의 값을 그대로 사용하여 상기 덧셈기(5800)로 각각 공급한다(S34).

반면에, 상기 제 33 단계(S33)에서 그 하위 데이터 값이 제 2 그룹에 속하면, 상기 LUT 제어장치부(5600)는 상기 LUT(5700)의 값을 2의 보수형태로 변환한 후 상기 덧셈기(5800)로 각각 공급한다(S35).

이 때, 상술한 본 발명의 실시예에 따른 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기 내 ＦＩＲ 필터 장치의 제어 방법은 컴퓨터 프로그램으로 제작되어서 하드 디스크, 플로피 디스크, 광자기 디스크, 씨디 롬, 플래쉬 메모리, 롬, 램 등의 기록매체에 저장될 수 있다.

상기 [표 4]는 상술한 도 7 및 도 9에 도시된 본 발명과 도 5 및 도 6에 도시된 기존의 FIR 필터 구조의 LUT 메모리 크기를 비교한 것이다. 본 발명에서 예시한 L=24, k=4, N=24 를 적용할 경우, 기존방법 I(도 5)을 사용한 송신구조에서 요구되는 총 LUT 메모리 크기는 12288 워드(word)이며, 본 발명 I(도 7)을 적용하면 2496 워드(word)로 약 80% 메모리 절감 효과가 있다. 여기서 워드(word)는 사용하는 DAC에 따라 달라지며, 6-bit DAC을 사용할 경우 1 워드(word)는 6 비트를 의미한다. 또한, 도 6의 기존방법에서 LUT 값을 참조할 때 입력값을 직접 사용하지 않고, 제안된 방법처럼 LUT 어드레스 매퍼(address mapper)를 설계하여 사용할 때 필요한 LUT 메모리 크기와 비교할 때에도 본 발명은 50% 이상의 메모리 절감 효과가 있다.

이상에서 몇 가지 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것이 아니고 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다.

상술한 바와 같은 본 발명에 의한 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치 및 그 제어 방법에 의하면, 종래에 제안된 FIR 필터 설계 방식에 비해, 최대 약 80%에서 최소 약 50%까지의 메모리 절감 효과가 있으므로, 그 만큼 시스템의 처리 속도가 빨라질 뿐만 아니라 복잡도가 낮아져 현재 표준화에서 제안되고 있는 UWB 모뎀의 데이터 전송률에 적절히 부합되며, 이로 인해 표준화 채택에 기여할 수 있다는 뛰어난 효과가 있다.

Claims

펄스로 정형화된 LUT(Look-up Table) 결과값이 미리 저장되어 있는 한쌍의 다수개의 상/하위 LUT와; 각 상/하위 LUT의 결과값을 각각 더해주는 다수개의 덧셈기가 구비되되, 내부 동작 클럭 속도로 심볼 클럭을 사용하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치에 있어서,

상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2)에 해당하는 6-비트의 입력 데이터와 하위 3개 칩들(H,M,L)에 해당하는 6-비트 데이터의 값이 "000000"이면 상기 모든 덧셈기로 "0"의 결과값을 각각 출력하는 한편, 상기 3개 칩들(H,M,L)의 입력값이 (0,0,0)인 경우를 제외한 나머지 3³-1 개의 3개 chip으로 구성된 입력값 중에서 크기는 같고 부호가 반대인 ternary code 중 하나를 제 1 그룹으로 할당하고 나머지 하나를 제 2 그룹으로 할당한 상태에서 그 상/하위 데이터 값이 "000000"이 아니면 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지 판별하여 제 1 그룹에 속했을 경우 상기 상위 또는 하위 LUT의 값을 그대로 사용하여 상기 덧셈기로 각각 공급하고, 반면에 제 2 그룹에 속했을 경우에는 상기 상위 또는 하위 LUT의 값을 2의 보수형태로 변환한 후 상기 덧셈기로 각각 공급하는 LUT 제어장치부로 구성된 것을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치.
제 1항에 있어서,

상기 LUT 제어장치부는, 상기 다수개의 상위 및 하위 LUT에 각각 접속되어, 각 상/하위 LUT 출력값을 2의 보수로 변환시키는 다수개의 보수형태 변환부;

상기 다수개의 상위 LUT와 그 상위 LUT에 각각 매칭된 보수형태 변환부의 출력단에 각각 접속되어, 각 출력단의 경로를 스위칭하는 다수개의 제 1 스위치;

상기 다수개의 하위 LUT와 그 하위 LUT에 각각 매칭된 보수형태 변환부의 출력단에 각각 접속되어, 각 출력단의 경로를 스위칭하는 다수개의 제 2 스위치;

상기 다수개의 제 1 스위치와 해당 덧셈기 사이에 각각 접속되어, 상/하위 데이터 값이 "000000"이 아니면 상기 제 1 스위치와 해당 덧셈기를 접속시키고, 상/하위 데이터 값이 "000000"이면 해당 덧셈기로 "0"의 결과값을 통과시키는 다수개의 제 3 스위치;

상기 다수개의 제 2 스위치와 해당 덧셈기 사이에 각각 접속되어, 상/하위 데이터 값이 "000000"이 아니면 상기 제 2 스위치와 해당 덧셈기를 접속시키고, 상/하위 데이터 값이 "000000"이면 해당 덧셈기로 "0"의 결과값을 통과시키는 다수개의 제 4 스위치;

상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2) 및 하위 3개 칩들(H,M,L)에 해당하는 6-비트 데이터 값이 "000000"인지의 여부를 판별하는 제 1 데이터 판별부;

상기 제 1 데이터 판별부를 통해 상위 3개 칩들(H2,M2,L2) 및 하위 3개 칩들(H,M,L)에 해당하는 데이터 값이 "000000"으로 판별되면 상기 다수개의 제 3, 4 스위치를 제어하여 모든 덧셈기로 "0"의 결과값을 공급하는 제 1 스위칭 제어부;

상기 제 1 데이터 판별부를 통해 상위 3개 칩들(H2,M2,L2) 및 하위 3개 칩들(H,M,L)에 해당하는 데이터 값이 "000000"이 아닌 다른 임의의 값으로 판별되면, 그 상/하위 데이터 값이 제 1 그룹에 속했는지, 아니면 제 2 그룹에 속했는지의 여부를 판별하는 제 2 데이터 판별부;

상기 제 2 데이터 판별부를 통해 상위 3개 칩들(H2,M2,L2) 또는 하위 3개 칩들(H,M,L)에 해당하는 데이터의 값이 제 1 그룹에 속하면, 상기 제 1, 2 스위치를 통해 해당 상위 또는 하위 LUT와 해당 덧셈기를 접속시키는 한편, 그 데이터 값이 제 2 그룹에 속하면 상기 제 1, 2 스위치를 통해 해당 보수형태 변환부와 해당 덧셈기를 각각 접속시키는 제 2 스위칭 제어부; 및

상기 제 1 데이터 판별부를 통해 상위 3개 칩들(H2,M2,L2) 또는 하위 3개 칩들(H,M,L)에 해당하는 데이터의 값이 "000000"이 아닌 다른 임의의 값으로 판별되면, 그 데이터값을 이용하여 LUT 메모리값을 각각 산출한 후 해당 상/하위 LUT에 매핑시켜 줌으로, 해당 상/하위 LUT의 위상별 결과값이 해당 덧셈기로 공급되도록 해주는 LUT 어드레스 매핑부로 구성된 것을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치.
제 1항에 있어서,

상기 장치는, L≥1인 길이를 갖는 모든 3진 확산코드를 사용하는 구조에 적용 가능함을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치.

여기서, L은 칩 개수
제 1항에 있어서,

상기 장치는, 1:k 인터폴레이션(Interpolation) FIR 필터를 사용하는 구조에서 k≥1인 모든 구조에 적용 가능함을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치.

여기서, k는 FIR 필터의 인터폴레이션 팩터(interpolation factor)
펄스로 정형화된 LUT(Look-up Table) 결과값이 미리 저장되어 있는 한쌍의 다수개의 상/하위 LUT와; 각 상/하위 LUT의 결과값을 각각 더해주는 다수개의 덧셈기와; 상기 다수개의 상/하위 LUT 및 상기 다수개의 덧셈기 사이에서 LUT 결과값의 획득 및 경로를 제어하는 LUT 제어장치부가 구비되되, 내부 동작 클럭 속도로 심볼 클럭을 사용하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법에 있어서,

상기 LUT 제어장치부가 상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2) 및 하위 3개 칩들(H,M,L)에 해당하는 6-비트 데이터의 값이 "000000"인지의 여부를 판단하는 제 11 단계;

상기 제 11 단계에서 그 데이터 값이 "000000"이면, 상기 LUT 제어장치부가 상기 모든 덧셈기로 "0"의 결과값을 각각 출력하는 제 12 단계;

상기 제 11 단계에서 그 데이터 값이 "000000"이 아닌 임의의 값이면, 상기 3개 칩들의 입력값이 (0,0,0)인 경우를 제외한 나머지 3³-1 개의 3개 chip으로 구성된 입력값 중에서 크기는 같고 부호가 반대인 ternary code 중 하나를 제 1 그룹으로 할당하고 나머지 하나를 제 2 그룹으로 할당한 상태에서 상기 LUT 제어장치부가 그 상/하위 데이터 값이 제 1 그룹 또는 제 2 그룹 중에서 어느 그룹에 속했는지의 여부를 판별하는 제 13 단계;

상기 제 13 단계에서 그 상/하위 데이터 값이 제 1 그룹에 속하면, 상기 LUT 제어장치부가 상기 상위 또는 하위 LUT의 결과값을 그대로 사용하여 상기 덧셈기로 각각 공급하는 제 14 단계; 및

상기 제 13 단계에서 그 상/하위 데이터 값이 제 2 그룹에 속하면, 상기 LUT 제어장치부가 상기 상위 또는 하위 LUT의 결과값을 2의 보수형태로 변환한 후 상기 덧셈기로 각각 공급하는 제 15 단계로 이루어진 것을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법.
제 5항에 있어서,

상기 제어 방법은, L≥1인 길이를 갖는 모든 3진 확산코드를 사용하는 구조에 적용 가능함을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법.

여기서, L은 칩 개수
제 5항에 있어서,

상기 제어 방법은, 1:k 인터폴레이션(Interpolation) FIR 필터를 사용하는 구조에서 k≥1인 모든 구조에 적용 가능함을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법.

여기서, k는 FIR 필터의 인터폴레이션 팩터(interpolation factor)
펄스로 정형화된 LUT(Look-up Table) 결과값이 미리 저장되어 있는 다수개의 LUT와; 홀수번째 클럭 때 구한 각 LUT 결과값과 짝수번째 클럭 때 구한 각 LUT의 결과값을 각각 더해주는 다수개의 덧셈기가 구비되되, 내부 동작 클럭 속도는 2배의 심볼 클럭을 사용하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치에 있어서,

홀수번째 클럭 때에는 상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2)에 해당하는 6-비트의 입력 데이터의 값이 "000000"이면 상기 모든 덧셈기로 "0"의 결과값을 각각 출력하는 한편, 상기 3개 칩들의 입력값이 (0,0,0)인 경우를 제외한 나머지 3³-1 개의 3개 chip으로 구성된 입력값 중에서 크기는 같고 부호가 반대인 ternary code 중 하나를 제 1 그룹으로 할당하고 나머지 하나를 제 2 그룹으로 할당한 상태에서 그 상위 데이터 값이 "000000"이 아니면 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지 판별하여 제 1 그룹에 속했을 경우 상기 LUT의 값을 그대로 사용하여 상기 덧셈기로 각각 공급하고, 반면에 제 2 그룹에 속했을 경우에는 상기 LUT의 값을 2의 보수형태로 변환한 후 상기 덧셈기로 각각 공급하며,

짝수번째 클럭 때에는 하위로부터 전달된 입력 데이터 중 하위 3개 칩들(H,M,L)에 해당하는 6-비트의 입력 데이터의 값이 "000000"이면 상기 모든 덧셈기로 "0"의 결과값을 각각 출력하는 한편, 그 하위 데이터 값이 "000000"이 아니면 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지 판별하여 제 1 그룹에 속했을 경우 상기 LUT의 값을 그대로 사용하여 상기 덧셈기로 각각 공급하고, 반면에 제 2 그룹에 속했을 경우에는 상기 LUT의 값을 2의 보수형태로 변환한 후 상기 덧셈기로 각각 공급하는 LUT 제어장치부로 구성된 것을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치.
제 8항에 있어서,

상기 LUT 제어장치부는, 상기 다수개의 LUT에 각각 접속되어 짝수 클럭 때 각 LUT 출력값을 2의 보수로 변환시키는 다수개의 보수형태 변환부;

상기 다수개의 LUT와 해당 보수형태 변환부의 출력단에 각각 접속되어, 각 출력단의 경로를 스위칭하는 다수개의 제 1 스위치;

상기 다수개의 제 1 스위치와 해당 덧셈기 사이에 각각 접속되어, 상/하위 데이터 값이 "000000"이 아니면 상기 제 1 스위치와 해당 덧셈기를 접속시키고, 상/하위 데이터 값이 "000000"이면 해당 덧셈기로 "0"의 결과값을 통과시키는 다수개의 제 2 스위치;

홀수 클럭 때 상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2)에 해당하는 6-비트 데이터 값이 "000000"인지의 여부를 판별하는 한편, 짝수 클럭 때에는 하위 3개 칩들(H,M,L)에 해당하는 6-비트 데이터 값이 "000000"인지의 여부를 판별하는 제 1 데이터 판별부;

홀수 클럭 때 상기 제 1 데이터 판별부를 통해 상위 3개 칩들(H2,M2,L2)에 해당하는 데이터 값이 "000000"으로 판별되거나, 짝수 클럭 때 상기 제 1 데이터 판별부를 통해 하위 3개 칩들(H,M,L)에 해당하는 데이터 값이 "000000"으로 판별되면, 상기 제 2 스위치를 제어하여 모든 덧셈기로 "0"의 결과값을 공급하는 제 1 스위칭 제어부;

홀수 클럭 때 상기 제 1 데이터 판별부를 통해 상위 3개 칩들(H2,M2,L2)에 해당하는 데이터 값이 "000000"이 아닌 임의의 값으로 판별되거나, 짝수 클럭 때 상기 제 1 데이터 판별부를 통해 하위 3개 칩들(H,M,L)에 해당하는 데이터 값이 "000000"이 아닌 임의의 값으로 판별되면, 그 상/하위 데이터 값이 제 1 그룹에 속했는지, 아니면 제 2 그룹에 속했는지의 여부를 판별하는 제 2 데이터 판별부;

상기 제 2 데이터 판별부를 통해 상위 3개 칩들(H2,M2,L2) 또는 하위 3개 칩들(H,M,L)에 해당하는 데이터의 값이 제 1 그룹에 속하면, 상기 제 1 스위치를 통해 해당 LUT와 해당 덧셈기를 접속시키는 한편, 그 데이터 값이 제 2 그룹에 속하면 상기 제 1 스위치를 통해 해당 보수형태 변환부와 해당 덧셈기를 각각 접속시키는 제 2 스위칭 제어부;

홀수 클럭 때 상기 제 1 데이터 판별부를 통해 상위 3개 칩들(H2,M2,L2)에 해당하는 데이터 값이 "000000"이 아닌 임의의 값으로 판별되면, 그 상위 데이터값을 이용하여 LUT 메모리값을 각각 산출한 후 해당 LUT에 매핑시켜 줌으로, 해당 LUT의 위상별 결과값이 해당 덧셈기로 공급되도록 해주는 제 1 LUT 어드레스 매핑부;

짝수 클럭 때 상기 제 1 데이터 판별부를 통해 하위 3개 칩들(H,M,L)에 해당하는 데이터 값이 "000000"이 아닌 임의의 값으로 판별되면, 그 하위 데이터값을 역순화시키는 칩 역순화부; 및

상기 칩 역순화부를 통해 역순화된 하위 데이터값을 이용하여 LUT 메모리값을 각각 산출한 후 해당 LUT에 매핑시켜 줌으로, 해당 LUT의 위상별 결과값이 해당 덧셈기로 공급되도록 해주는 제 2 LUT 어드레스 매핑부로 구성된 것을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치.
제 8항에 있어서,

상기 장치는, L≥1인 길이를 갖는 모든 3진 확산코드를 사용하는 구조에 적용 가능함을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치.

여기서, L은 칩 개수
제 8항에 있어서,

상기 장치는, 1:k 인터폴레이션(Interpolation) FIR 필터를 사용하는 구조에서 k≥1인 모든 구조에 적용 가능함을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치.

여기서, k는 FIR 필터의 인터폴레이션 팩터(interpolation factor)
펄스로 정형화된 LUT(Look-up Table) 결과값이 미리 저장되어 있는 다수개의 LUT와; 홀수번째 클럭 때 구한 각 LUT 결과값과 짝수번째 클럭 때 구한 각 LUT의 결과값을 각각 더해주는 다수개의 덧셈기와; 상기 다수개의 LUT 및 상기 다수개의 덧셈기 사이에서 LUT 결과값의 획득 및 경로를 제어하는 LUT 제어장치부가 구비되되, 내부 동작 클럭 속도는 2배의 심볼 클럭을 사용하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치에 있어서,

홀수번째 클럭 때, 상기 LUT 제어장치부가 상위로부터 전달된 입력 데이터 중 상위 3개 칩들(H2,M2,L2)에 해당하는 6-비트의 입력 데이터의 값이 "000000"인지의 여부를 판별하는 제 21 단계;

상기 제 21 단계에서 그 입력 데이터 값이 "000000"이면, 상기 LUT 제어장치부가 상기 모든 덧셈기로 "0"의 결과값을 각각 출력하는 제 22 단계;

상기 제 21 단계에서 상위 데이터 값이 "000000"이 아닌 임의의 값을 갖으면, 상기 3개 칩들의 입력값이 (0,0,0)인 경우를 제외한 나머지 3³-1 개의 3개 chip으로 구성된 입력값 중에서 크기는 같고 부호가 반대인 ternary code 중 하나를 제 1 그룹으로 할당하고 나머지 하나를 제 2 그룹으로 할당한 상태에서 상기 LUT 제어장치부가 그 상위 데이터 값이 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지의 여부를 판별하는 제 23 단계;

상기 제 23 단계에서 그 상위 데이터 값이 제 1 그룹에 속하면, 상기 LUT 제어장치부가 상기 LUT의 값을 그대로 사용하여 상기 덧셈기로 각각 공급하는 제 24 단계; 및

상기 제 23 단계에서 그 상위 데이터 값이 제 2 그룹에 속하면, 상기 LUT 제어장치부가 상기 LUT의 값을 2의 보수형태로 변환한 후 상기 덧셈기로 각각 공급하는 제 25 단계로 이루어진 것을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법.
제 12항에 있어서,

상기 제어 방법은, L≥1인 길이를 갖는 모든 3진 확산코드를 사용하는 구조에 적용 가능함을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법.

여기서, L은 칩 개수
제 12항에 있어서,

상기 제어 방법은, 1:k 인터폴레이션(Interpolation) FIR 필터를 사용하는 구조에서 k≥1인 모든 구조에 적용 가능함을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법.

여기서, k는 FIR 필터의 인터폴레이션 팩터(interpolation factor)
펄스로 정형화된 LUT(Look-up Table) 결과값이 미리 저장되어 있는 다수개의 LUT와; 홀수번째 클럭 때 구한 각 LUT 결과값과 짝수번째 클럭 때 구한 각 LUT의 결과값을 각각 더해주는 다수개의 덧셈기와; 상기 다수개의 LUT 및 상기 다수개의 덧셈기 사이에서 LUT 결과값의 획득 및 경로를 제어하는 LUT 제어장치부가 구비되되, 내부 동작 클럭 속도는 2배의 심볼 클럭을 사용하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치에 있어서,

짝수번째 클럭 때, 상기 LUT 제어장치부가 하위로부터 전달된 입력 데이터 중 하위 3개 칩들(H,M,L)에 해당하는 6-비트의 입력 데이터의 값이 "000000"인지의 여부를 판별하는 제 31 단계;

상기 제 31 단계에서 그 입력 데이터 값이 "000000"이면, 상기 LUT 제어장치부가 상기 모든 덧셈기로 "0"의 결과값을 각각 출력하는 제 32 단계;

상기 제 31 단계에서 하위 데이터 값이 "000000"이 아닌 임의의 값을 갖으면, 상기 3개 칩들의 입력값이 (0,0,0)인 경우를 제외한 나머지 3³-1 개의 3개 chip으로 구성된 입력값 중에서 크기는 같고 부호가 반대인 ternary code 중 하나를 제 1 그룹으로 할당하고 나머지 하나를 제 2 그룹으로 할당한 상태에서 상기 LUT 제어장치부가 그 하위 데이터 값이 제 1 그룹 또는 제 2 그룹 중 어느 그룹에 속했는지의 여부를 판별하는 제 33 단계; 및

상기 제 33 단계에서 그 하위 데이터 값이 제 1 그룹에 속하면, 상기 LUT 제어장치부가 상기 LUT의 값을 그대로 사용하여 상기 덧셈기로 각각 공급하는 제 34 단계; 및

상기 제 33 단계에서 그 하위 데이터 값이 제 2 그룹에 속하면, 상기 LUT 제어장치부가 상기 LUT의 값을 2의 보수형태로 변환한 후 상기 덧셈기로 각각 공급하는 제 35 단계로 이루어진 것을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법.
제 15항에 있어서,

상기 제어 방법은, L≥1인 길이를 갖는 모든 3진 확산코드를 사용하는 구조에 적용 가능함을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법.

여기서, L은 칩 개수
제 15항에 있어서,

상기 제어 방법은, 1:k 인터폴레이션(Interpolation) FIR 필터를 사용하는 구조에서 k≥1인 모든 구조에 적용 가능함을 특징으로 하는 ＤＳ-ＣＤＭＡＵＷＢ 모뎀 송신기에서의 ＦＩＲ 필터 장치의 제어 방법.

여기서, k는 FIR 필터의 인터폴레이션 팩터(interpolation factor)