JP2005130283A - マッチトフィルタ回路および相関演算方法 - Google Patents

Abstract

【課題】マッチトフィルタ回路において、オーバーサンプル数設定を低くした場合に回路資源を最大に活用してサーチ窓幅を広く設定することを可能にする。
【解決手段】オーバーサンプル位相に基づき受信データとコードの各シフトレジスタ手段への入力経路を選択する入力経路選択手段７１１〜７１３および７２３〜７２５と、入力経路選択手段によりオーバーサンプル位相毎にタップグループに分離された複数のデータシフトレジスタ手段７０７〜７１０と、これに対応するコードシフトレジスタ手段７１９〜７２２と、逆拡散積分演算手段７０２および７０４とを有し、タップグループに効率的に受信データを格納して相関演算を行うことにより、オーバーサンプル数設定を低くした場合にサーチ窓幅の拡大を可能にする。またシフトレジスタ手段のシフト頻度を下げて消費電力を削減する。
【選択図】 図７

Description

本発明は、スペクトル拡散通信方式の同期確立処理等で使用されるマッチトフィルタ回路およびその相関演算方法に関する。

近年、移動体通信システムにおいては、周波数利用効率が高く、高速かつ高品質なデータ通信が可能なスペクトル拡散通信、特にＣＤＭＡ（符号分割多元接続）方式が主流になっている。この方式による最新の移動体通信システムの構築とともに、フェージングのような移動体通信における基本的な問題を解決するために、さまざまな技術開発も進められている（例えば、特許文献１参照）。
特許第３３２２２４６号公報

一般的にＣＤＭＡ方式の基地局システムは、システムに搭載するユーザ数を大きくするために大規模な受信回路を多数内蔵しており、その結果、回路規模の増大によるシステムの高コスト化や消費電力増大による放熱が問題となっている。また、移動端末機においても、回路規模の増大によるバッテリー駆動時間が減少するという問題を招いてしまう。

そのため、基地局システムと移動端末機の双方において、受信システムの回路規模削減、あるいは限りある回路資源の有効活用が強く要望されており、その中でも、移動端末機および基地局の受信システムで使用されるマッチトフィルタについては、その高機能化とともに、消費電力の低減が急務の課題となっている。

図２３はＣＤＭＡ方式の受信装置の一般的な要部構成を示すブロック図である。図２３において、ＣＤＭＡ方式の受信装置は、受信アンテナ２３０１、所定のフィルタリングおよび増幅を行う高周波信号処理部２３０２、Ａ／Ｄ変換器２３０３、復調器２３０４、復号器２３０５、復号された信号を音声に換えるＣＯＤＥＣ部２３０６、マッチトフィルタ２３０７を有している。スペクトラム拡散された受信信号は、マッチトフィルタ２３０７で相関演算され相関結果を出力する。

このように、マッチトフィルタは基地局システムおよび移動端末システムの受信部で使用され、これから受信すべきデータがシステムの基準タイミングからどの程度遅れているかを示すデータ（遅延プロファイル）を出力する。この遅延プロファイルを元にして、タイミング情報を生成し、ＲＡＫＥ受信を行う。

一般に、ＣＤＭＡ方式移動体通信システムの送信部ベースバンド信号処理部は、送るべきデータに対して拡散符号のレートであるチップレートを最小の単位として処理を行っている。それに対して受信側ではタイミング精度を向上させるために、オーバーサンプリング手法により受信部ベースバンド処理部のマッチトフィルタで生成する遅延プロファイルのタイミング精度を１チップ区間より高めるようにしている。

すなわち、マッチトフィルタの前段に接続されるＡ／Ｄコンバータにおいて、必要なタイミング精度に応じて４倍、２倍、１倍のオーバーサンプリングによりデータを生成し、それをマッチトフィルタに入力して演算を行う。マッチトフィルタ回路においてもオーバーサンプル設定数に応じた動作を行う。

マッチトフィルタ回路のタップ数は回路規模に大きく影響を与えるため、従来、マッチトフィルタでは回路規模を削減するために１シンボル積分を時分割で行っている。例えば、１シンボル積分を４時分割で行う構成のマッチトフィルタ回路では、１シンボル積分を一度に行う場合に対して、タップを１／４に減らし、１／４シンボルずつ累積加算するＲＡＭを内蔵している。

図１は、従来の１シンボル積分４時分割方式のマッチトフィルタ回路の構成例を示すブロック図である。図１において、マッチトフィルタ回路１００は、データシフトレジスタ部１０１、複素乗算部１０２、コードシフトレジスタ部１０３、累積加算部１０４、ＲＡＭ部１０５から構成されている。

データシフトレジスタ部１０１はＩチャネルおよびＱチャネルの２系統のデータを蓄積シフトし、複素乗算部１０２はＩチャネルおよびＱチャネルの２系統のデータを複素乗算により逆拡散し、コードシフトレジスタ部１０３は逆拡散に必要なＩチャネルおよびＱチャネルの２系統のレプリカコードをシフト蓄積し、累積加算部１０４は逆拡散したチップ毎の相関データを加算し、さらに１シンボル積分４時分割処理の結果を累積加算し、ＲＡＭ部１０５は１シンボル積分４時分割処理の結果を記憶する。

データシフトレジスタ部１０１、複素乗算部１０２、コードシフトレジスタ部１０３、累積加算部１０４、およびＲＡＭ部１０５はＩチャネルおよびＱチャネルの２系統のデータを処理するが、ここでは説明を簡略にするために１チャネル分のみについて説明する。

また、１シンボルは２５６チップ、１シンボル積分を４時分割することによりタップ数は６４、オーバーサンプル数は４倍、２倍、１倍に設定するものとする。マッチトフィルタに入力されるサンプル位相を、４倍オーバーサンプル設定時はＡ、Ｂ、Ｃ、Ｄ、２倍オーバーサンプル設定時はＡ、Ｃ、１倍オーバーサンプル設定時はＡ、と表示する。

データシフトレジスタ部１０２は、１タップに相当するタップレジスタ部１０６が６４個内蔵され、それぞれがシフトレジスタ構成に接続される。タップレジスタ部１０６の出力は、各タップの出力としてデータシフトレジスタ部１０１から出力される。タップレジスタ部１０６は最大オーバーサンプル数４個分のレジスタがシフトレジスタ接続される構成である。

図２は、従来の１シンボル積分４時分割方式のマッチトフィルタ回路の処理概要とサーチ窓幅を説明するタイミングチャートである。図２において、Ａはサーチ窓先頭の受信信号のタイミングであり、逆拡散処理される受信信号の中で最も早いタイミングのものである。Ｂはサーチ窓先頭の受信信号を逆拡散するために必要なレプリカコードであり、サーチ窓幅先頭の受信信号Ａに対応して時間軸に並べたものである。

さらに、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊは１シンボル積分４時分割方式のマッチトフィルタ回路に受信すべきデータを一通り取り込んだ場合のデータ処理単位であり、１／４シンボル長となる。従って、受信信号１シンボル分の処理を行い遅延プロファイルを生成するためには、Ｃ、Ｄ、Ｅ、Ｆの４回時分割処理する必要がある。

ここで、１シンボル積分４時分割方式のマッチトフィルタ回路が１／４シンボル長の受信データに対して行う１回分の処理について、処理に必要なレプリカコードの内容と合わせて説明する。

受信信号区間ａの受信データについて、遅延プロファイルデータを生成する場合、まず、Ｋのタイミングまでに逆拡散で使用するレプリカコードをマッチトフィルタのコードシフトレジスタ部１０３に入力し、Ｋのタイミングでレプリカコードをシリアル／パラレル変換し、Ｌのタイミングまで各タップグループの全てのタップのコード保持レジスタ回路にコードを保持し、複素乗算部１０２の全てのタップに対して固定されたレプリカコードを出力する。

その状態でＬのタイミングまでデータシフトレジスタ部１０１の受信データをシフトさせることにより、Ｍに示す１／４シンボル長分の遅延プロファイルが算出される。同様にして、１／４シンボル長分の遅延プロファイルＮ、Ｏ、Ｐを算出し、ＱからＲのタイミングで累積加算された１シンボル長分の遅延プロファイルが出力される。

ここでのポイントとしては、４倍、２倍、１倍オーバーサンプル設定時にデータシフトレジスタ部１０１に一度に設定できる受信信号区間の長さが１／４シンボル長分であるため、Ｃの受信信号区間ａの遅延プロファイルＭの算出後、すぐに次の区間ｂの受信信号に対応するコードを設定して遅延プロファイルＮの演算を行う必要がある。

従って、従来の１シンボル積分４時分割方式のマッチトフィルタ回路では、４倍、２倍、１倍のいずれのオーバーサンプル設定時にも、サーチ窓幅は１／４シンボル長となる。

図３は、図１に示す従来の１シンボル積分４時分割方式のマッチトフィルタ回路の４倍オーバーサンプル設定時における制御信号と、データシフトレジスタ部１０１の出力信号ＴＡＰＤ０〜ＴＡＰＤ６３と、部分積分結果である累積加算部１０４の出力Ｓを示すタイミングチャートである。

データシフトレジスタ部１０１に入力されるクロックによって、入力データのサンプル位相Ａ０、Ｂ０、Ｃ０、Ｄ０、Ａ１、Ｂ１、Ｃ１、Ｄ１・・・の順でデータシフトレジスタ内にデータが１クロック毎に取り込まれ、データはシフトされる。

データシフトレジスタ部１０１で順次シフトされた結果、出力Ｓにおいて、クロックエッジＮｏ．２５３のタイミングでサンプル位相Ａの０〜６３番目までの積分結果がＳＡ０として出力され、クロックエッジＮｏ．２５４のタイミングでサンプル位相Ｂの０〜６３番目までの積分結果がＳＢ０として出力され、クロックエッジＮｏ．２５５のタイミングでサンプル位Ｃの０〜６３番目までの積分結果がＳＣ０として出力され、クロックエッジＮｏ．２５６のタイミングでサンプル位相Ｄの０〜６３番目までの積分結果がＳＤ０として出力される。

図４は、図１に示す従来の１シンボル積分４時分割方式のマッチトフィルタ回路の２倍オーバーサンプル設定時における制御信号と、データシフトレジスタ部１０１の出力信号ＴＡＰＤ０〜ＴＡＰＤ６３と、部分積分結果である累積加算部１０４の出力Ｓを示すタイミングチャートである。

データシフトレジスタ部１０１に入力されるクロックによって、入力データのサンプル位相Ａ０、Ｃ０、Ａ１、Ｃ１、Ａ２、Ｃ２、Ａ３、Ｃ３・・・の順でデータシフトレジスタ内にデータが１クロック毎に取り込まれ、データはシフトされる。

データシフトレジスタ部１０１で順次シフトされた結果、出力Ｓにおいて、クロックエッジＮｏ．２５３のタイミングでサンプル位相Ａの０〜６３番目までの積分結果がＳＡ０として出力され、クロックエッジＮｏ．２５５のタイミングでサンプル位Ｃの０〜６３番目までの積分結果がＳＣ０として出力される。

図５は、図１に示す従来の１シンボル積分４時分割方式のマッチトフィルタ回路の１倍オーバーサンプル設定時における制御信号と、データシフトレジスタ部１０１の出力信号ＴＡＰＤ０〜ＴＡＰＤ６３と、部分積分結果である累積加算部１０４の出力Ｓを示すタイミングチャートである。

データシフトレジスタ部１０１に入力されるクロックによって、入力データのサンプル位相Ａ０、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７・・・の順でデータシフトレジスタ内にデータが１クロック毎に取り込まれ、データはシフトされる。

データシフトレジスタ部１０１で順次シフトされた結果、出力Ｓにおいて、クロックエッジＮｏ．２５３のタイミングでサンプル位相Ａの０〜６３番目までの積分結果がＳＡ０として出力される。

図６は、図３〜図５で示した各オーバーサンプル設定時の部分積分結果から１シンボル分の相関結果である遅延プロファイルを作成する過程を示すタイミングチャートである。

４倍オーバーサンプル設定時には、サーチ窓先頭の遅延プロファイルの元になる最初の１／４シンボルについて、クロックエッジＮｏ．１から１クロック毎に、サンプル位相Ａに関する部分積分結果ＳＡ０、サンプル位相Ｂに関する部分積分結果ＳＢ０、サンプル位相Ｃに関する部分積分結果ＳＣ０、サンプル位相Ｄに関する部分積分結果ＳＤ０が順に算出されてくる。

同様にして順次出力された結果のＳＡ０〜ＳＡ６３、ＳＢ０〜ＳＢ６３、ＳＣ０〜ＳＣ６３、ＳＤ０〜ＳＤ６３は、遅延プロファイルの元になる最初の１／４シンボルの部分積分結果であるので、ＲＡＭ部１０５のアドレス０〜２５５に格納する。

クロックエッジＮｏ．２５７から出力されるＳＡ６４〜ＳＡ１２７、ＳＢ６４〜ＳＢ１２７、ＳＣ６４〜ＳＣ１２７、ＳＤ６４〜ＳＤ１２７は、遅延プロファイルの元になる最初から２番目の１／４シンボルの部分積分結果であるので、ＲＡＭ部１０５のアドレス０〜２５５に格納しておいた最初の１／４シンボルの部分積分結果であるＳＡ０〜ＳＡ６３、ＳＢ０〜ＳＢ６３、ＳＣ０〜ＳＣ６３、ＳＤ０〜ＳＤ６３を読み出し、遅延プロファイルの元になる最初の２／４シンボルの部分積分結果として、（ＳＡ０＋ＳＡ６４）〜（ＳＡ６３＋ＳＡ１２７）、（ＳＢ０＋ＳＢ６４）〜（ＳＢ６３＋ＳＢ１２７）、（ＳＣ０＋ＳＣ６４）〜（ＳＣ６３＋ＳＣ１２７）、（ＳＤ０＋ＳＤ６４）〜（ＳＤ６３＋ＳＤ１２７）を演算して再度ＲＡＭ部１０５に格納する。

クロックエッジＮｏ．５１３から出力されるＳＡ１２８〜ＳＡ１９１、ＳＢ１２８〜ＳＢ１９１、ＳＣ１２８〜ＳＣ１９１、ＳＤ１２８〜ＳＤ１９１は、遅延プロファイルの元になる最初から３番目の１／４シンボルの部分積分結果であるので、ＲＡＭ部１０５のアドレス０〜２５５に格納しておいた最初の２／４シンボルの部分積分結果である（ＳＡ０＋ＳＡ６４）〜（ＳＡ６３＋ＳＡ１２７）、（ＳＢ０＋ＳＢ６４）〜（ＳＢ６３＋ＳＢ１２７）、（ＳＣ０＋ＳＣ６４）〜（ＳＣ６３＋ＳＣ１２７）、（ＳＤ０＋ＳＤ６４）〜（ＳＤ６３＋ＳＤ１２７）を読み出し、遅延プロファイルの元になる最初の３／４シンボルの部分積分結果として、（ＳＡ０＋ＳＡ６４＋ＳＡ１２８）〜（ＳＡ６３＋ＳＡ１２７＋ＳＡ１９１）、（ＳＢ０＋ＳＢ６４＋ＳＢ１２８）〜（ＳＢ６３＋ＳＢ１２７＋ＳＢ１９１）、（ＳＣ０＋ＳＣ６４＋ＳＣ１２８）〜（ＳＣ６３＋ＳＣ１２７＋ＳＣ１９１）、（ＳＤ０＋ＳＤ６４＋ＳＤ１２８）〜（ＳＤ６３＋ＳＤ１２７＋ＳＤ１９１）を演算して再度ＲＡＭ部１０５に格納する。

クロックエッジＮｏ．７６９から出力されるＳＡ１９２〜ＳＡ２５５、ＳＢ１９２〜ＳＢ２５５、ＳＣ１９２〜ＳＣ２５５、ＳＤ１９２〜ＳＤ２５５は、遅延プロファイルの元になる最初から４番目の１／４シンボルの部分積分結果であるので、ＲＡＭ部１０５のアドレス０〜２５５に格納しておいた最初の３／４シンボルの部分積分結果である（ＳＡ０＋ＳＡ６４＋ＳＡ１２８）〜（ＳＡ６３＋ＳＡ１２７＋ＳＡ１９１）、（ＳＢ０＋ＳＢ６４＋ＳＢ１２８）〜（ＳＢ６３＋ＳＢ１２７＋ＳＢ１９１）、（ＳＣ０＋ＳＣ６４＋ＳＣ１２８）〜（ＳＣ６３＋ＳＣ１２７＋ＳＣ１９１）、（ＳＤ０＋ＳＤ６４＋ＳＤ１２８）〜（ＳＤ６３＋ＳＤ１２７＋ＳＤ１９１）を読み出し、遅延プロファイルとなる１シンボル全体の積分結果として、（ＳＡ０＋ＳＡ６４＋ＳＡ１２８＋ＳＡ１９２）〜（ＳＡ６３＋ＳＡ１２７＋ＳＡ１９１＋ＳＡ２５５）、（ＳＢ０＋ＳＢ６４＋ＳＢ１２８＋ＳＢ１９２）〜（ＳＢ６３＋ＳＢ１２７＋ＳＢ１９１＋ＳＢ２５５）、（ＳＣ０＋ＳＣ６４＋ＳＣ１２８＋ＳＣ１９２）〜（ＳＣ６３＋ＳＣ１２７＋ＳＣ１９１＋ＳＣ２５５）、（ＳＤ０＋ＳＤ６４＋ＳＤ１２８＋ＳＤ１９２）〜（ＳＤ６３＋ＳＤ１２７＋ＳＤ１９１＋ＳＤ２５５）を演算し、１シンボル分の相関結果（遅延プロファイル）として出力する。

２倍オーバーサンプル設定時には、サーチ窓先頭の遅延プロファイルの元になる最初の１／４シンボルについて、クロックエッジＮｏ．１からサンプル位相Ａに関する部分積分結果ＳＡ０、２クロックずれてサンプル位相Ｃに関する部分積分結果ＳＣ０が算出されてくる。

同様にして順次出力された結果のＳＡ０〜ＳＡ６３、ＳＣ０〜ＳＣ６３は、遅延プロファイルの元になる最初の１／４シンボルの部分積分結果であるので、ＲＡＭ部１０５のアドレス０〜１２７に格納する。

クロックエッジＮｏ．２５７から出力されるＳＡ６４〜ＳＡ１２７、ＳＣ６４〜ＳＣ１２７は、遅延プロファイルの元になる最初から２番目の１／４シンボルの部分積分結果であるので、ＲＡＭ部１０５のアドレス０〜１２７に格納しておいた最初の１／４シンボルの部分積分結果であるＳＡ０〜ＳＡ６３、ＳＣ０〜ＳＣ６３を読み出し、遅延プロファイルの元になる最初の２／４シンボルの部分積分結果として、（ＳＡ０＋ＳＡ６４）〜（ＳＡ６３＋ＳＡ１２７）、（ＳＣ０＋ＳＣ６４）〜（ＳＣ６３＋ＳＣ１２７）を演算して再度ＲＡＭ部１０５に格納する。

クロックエッジＮｏ．５１３から出力されるＳＡ１２８〜ＳＡ１９１、ＳＣ１２８〜ＳＣ１９１は、遅延プロファイルの元になる最初から３番目の１／４シンボルの部分積分結果であるので、ＲＡＭ部１０５のアドレス０〜１２７に格納しておいた最初の２／４シンボルの部分積分結果である（ＳＡ０＋ＳＡ６４）〜（ＳＡ６３＋ＳＡ１２７）、（ＳＣ０＋ＳＣ６４）〜（ＳＣ６３＋ＳＣ１２７）を読み出し、遅延プロファイルの元になる最初の３／４シンボルの部分積分結果として、（ＳＡ０＋ＳＡ６４＋ＳＡ１２８）〜（ＳＡ６３＋ＳＡ１２７＋ＳＡ１９１）、（ＳＣ０＋ＳＣ６４＋ＳＣ１２８）〜（ＳＣ６３＋ＳＣ１２７＋ＳＣ１９１）を演算して再度ＲＡＭ部１０５に格納する。

クロックエッジＮｏ．７６９から出力されるＳＡ１９２〜ＳＡ２５５、ＳＣ１９２〜ＳＣ２５５は、遅延プロファイルの元になる最初から４番目の１／４シンボルの部分積分結果であるので、ＲＡＭ部１０５のアドレス０〜１２７に格納してある最初の３／４シンボルの部分積分結果である（ＳＡ０＋ＳＡ６４＋ＳＡ１２８）〜（ＳＡ６３＋ＳＡ１２７＋ＳＡ１９１）、（ＳＣ０＋ＳＣ６４＋ＳＣ１２８）〜（ＳＣ６３＋ＳＣ１２７＋ＳＣ１９１）を読み出し、遅延プロファイルとなる１シンボル全体の積分結果として、（ＳＡ０＋ＳＡ６４＋ＳＡ１２８＋ＳＡ１９２）〜（ＳＡ６３＋ＳＡ１２７＋ＳＡ１９１＋ＳＡ２５５）、（ＳＣ０＋ＳＣ６４＋ＳＣ１２８＋ＳＣ１９２）〜（ＳＣ６３＋ＳＣ１２７＋ＳＣ１９１＋ＳＣ２５５）を演算して１シンボル分の相関結果（遅延プロファイル）として出力する。

１倍オーバーサンプル設定時には、サーチ窓先頭の遅延プロファイルの元になる最初の１／４シンボルについて、クロックエッジＮｏ．１からサンプル位相Ａに関するの部分積分結果ＳＡ０が算出されてくる。

同様にして順次出力された結果のＳＡ０〜ＳＡ６３は、遅延プロファイルの元になる最初の１／４シンボルの部分積分結果であるので、ＲＡＭ部１０５のアドレス０〜６３に格納する。

クロックエッジＮｏ．２５７から出力されるＳＡ６４〜ＳＡ１２７は、遅延プロファイルの元になる最初から２番目の１／４シンボルの部分積分結果であるので、ＲＡＭ部１０５のアドレス０〜６３に格納してある最初の１／４シンボルの部分積分結果であるＳＡ０〜ＳＡ６３を読み出し、遅延プロファイルの元になる最初の２／４シンボルの部分積分結果として、（ＳＡ０＋ＳＡ６４）〜（ＳＡ６３＋ＳＡ１２７）を演算して再度ＲＡＭ部１０５に格納する。

クロックエッジＮｏ．５１３から出力されるＳＡ１２８〜ＳＡ１９１は、遅延プロファイルの元になる最初から３番目の１／４シンボルの部分積分結果であるので、ＲＡＭ部１０５のアドレス０〜６３格納してある最初の２／４シンボルの部分積分結果である（ＳＡ０＋ＳＡ６４）〜（ＳＡ６３＋ＳＡ１２７）を読み出し、遅延プロファイルの元になる最初の３／４シンボルの部分積分結果として、（ＳＡ０＋ＳＡ６４＋ＳＡ１２８）〜（ＳＡ６３＋ＳＡ１２７＋ＳＡ１９１）を演算して再度ＲＡＭ部１０５に格納する。

クロックエッジＮｏ．７６９から出力されるＳＡ１９２〜ＳＡ２５５は、遅延プロファイルの元になる最初から４番目の１／４シンボルの部分積分結果であるので、ＲＡＭ部１０５のアドレス０〜６３に格納してある最初の３／４シンボルの部分積分結果である（ＳＡ０＋ＳＡ６４＋ＳＡ１２８）〜（ＳＡ６３＋ＳＡ１２７＋ＳＡ１９１）を読み出し、遅延プロファイルとなる１シンボル全体の積分結果として、（ＳＡ０＋ＳＡ６４＋ＳＡ１２８＋ＳＡ１９２）〜（ＳＡ６３＋ＳＡ１２７＋ＳＡ１９１＋ＳＡ２５５）を演算して１シンボル分の相関結果（遅延プロファイル）として出力する。

以上の処理において注目すべき点は、全てのオーバーサンプル設定において、マッチトフィルタのデータシフトレジスタ部に取り込める受信データの長さは１／４シンボル固定であるということである。

上記従来のマッチトフィルタにおいては、受信すべきデータのサンプリング精度を切り換えるために、オーバーサンプル設定数を４倍から、２倍、１倍へと切り換えた場合に、マッチトフィルタ回路が想定する動作スピードを受信データのレートに合わせて落とすことにより動作させている。

具体的に説明すると、４倍オーバーサンプル設定時のマッチトフィルタ回路が必要とする動作スピードをＨとすると、２倍オーバーサンプル設定時のマッチトフィルタ回路が必要とする動作スピードはＨ／２となり、１倍オーバーサンプル設定時のマッチトフィルタ回路が必要とする動作スピードはＨ／４となる。

さらに、従来の１シンボル積分時分割方式のマッチトフィルタ回路のタップ数は、１シンボル積分を一度に処理するものに比べ、タップ数減少と同じ割合でサーチ窓幅が小さくなっている。

本発明は上記従来の問題点を解決するもので、オーバーサンプル数設定を低くした場合に回路資源を最大に活用してサーチ窓幅を広く設定することを可能にし、従来の回路より回路利用効率が高く、かつ消費電力を低減することが可能なマッチトフィルタ回路および相関演算方法を提供することを目的とする。

本発明のマッチトフィルタ回路の第一の態様は、外部からの受信データおよび拡散コードを入力し外部からのオーバーサンプル設定に基づき動作するマッチトフィルタ回路であって、前記受信データを入力し所定のオーバーサンプル位相のデータを蓄積かつシフトする第１のデータシフトレジスタ手段と、前記受信データまたは前記第１のデータシフトレジスタ手段の最終段のシフト出力を前記オーバーサンプル設定に基づき選択する第１のデータ入力経路選択手段と、前記第１のデータ入力経路選択手段の出力を入力し所定のオーバーサンプル位相のデータを蓄積かつシフトする第２のデータシフトレジスタ手段と、前記受信データまたは前記第２のデータシフトレジスタ手段の最終段のシフト出力を前記オーバーサンプル設定に基づき選択する第２のデータ入力経路選択手段と、前記第２のデータ入力経路選択手段の出力を入力し所定のオーバーサンプル位相のデータを蓄積かつシフトする第３のデータシフトレジスタ手段と、前記受信データまたは前記第３のデータシフトレジスタ手段の最終段のシフト出力を前記オーバーサンプル設定に基づき選択する第３のデータ入力経路選択手段と、前記第３のデータ入力経路選択手段の出力を入力し所定のオーバーサンプル位相のデータを蓄積かつシフトする第４のデータシフトレジスタ手段と、前記拡散コードを入力し前記第１のデータシフトレジスタ手段に対応する拡散コードを蓄積かつシフトする第１のコードシフトレジスタ手段と、前記拡散コードまたは前記第１のコードシフトレジスタ手段の最終段のシフト出力を前記オーバーサンプル設定に基づき選択する第１のコード入力経路選択手段と、前記第１のコード入力経路選択手段の出力を入力し前記第２のデータシフトレジスタ手段に対応する拡散コードを蓄積かつシフトする第２のコードシフトレジスタ手段と、前記拡散コードまたは前記第２のコードシフトレジスタ手段の最終段のシフト出力を前記オーバーサンプル設定に基づき選択する第２のコード入力経路選択手段と、前記第２のコード入力経路選択手段の出力を入力し前記第３のデータシフトレジスタ手段に対応する拡散コードを蓄積かつシフトする第３のコードシフトレジスタ手段と、前記拡散コードまたは前記第３のコードシフトレジスタ手段の最終段のシフト出力を前記オーバーサンプル設定に基づき選択する第３のコード入力経路選択手段と、前記第３のコード入力経路選択手段の出力を入力し前記第４のデータシフトレジスタ手段に対応する拡散コードを蓄積かつシフトする第４のコードシフトレジスタ手段と、前記第１のデータシフトレジスタ手段の出力と前記第１のコードシフトレジスタ手段の出力を用いて逆拡散演算と積分演算を行う第１の逆拡散積分演算手段と、前記第２のデータシフトレジスタ手段の出力と前記第２のコードシフトレジスタ手段の出力を用いて逆拡散演算と積分演算を行う第２の逆拡散積分演算手段と、前記第３のデータシフトレジスタ手段の出力と前記第３のコードシフトレジスタ手段の出力を用いて逆拡散演算と積分演算を行う第３の逆拡散積分演算手段と、前記第４のデータシフトレジスタ手段の出力と前記第４のコードシフトレジスタ手段の出力を用いて逆拡散演算と積分演算を行う第４の逆拡散積分演算手段と、前記第１の逆拡散積分演算手段の出力と前記第２の逆拡散積分演算手段の出力を加算する第１の加算手段と、前記第３の逆拡散積分演算手段の出力と前記第４の逆拡散積分演算手段の出力を加算する第２の加算手段と、前記第１の加算手段の出力と前記第２の加算手段の出力を加算する第３の加算手段と、前記第１の逆拡散積分演算手段の出力と前記第２の逆拡散積分演算手段の出力と前記第３の逆拡散積分演算手段の出力と前記第４の逆拡散積分演算手段の出力と前記第１の加算手段の出力と前記第２の加算手段の出力と前記第３の加算手段の出力を入力し前記オーバーサンプル設定に基づき累積加算を行う累積加算手段と、前記累積加算手段が出力する累積加算データを一時格納する記憶手段とを有する。

上記構成のマッチトフィルタ回路によれば、それぞれのデータシフトレジスタ手段とコードシフトレジスタ手段にオーバーサンプル設定に応じたデータを入力しシフトさせることにより、オーバーサンプル数設定を低くした場合に回路資源を最大に活用してタップ数を多くすることができるため、サーチ窓幅を広く設定することが可能となる。また、データシフトレジスタ手段が全てシフト動作することを回避できる構成であるため、消費電力を削減することができる。

本発明のマッチトフィルタ回路の第二の態様は、外部からの受信データおよび拡散コードを入力し外部からのオーバーサンプル設定に基づき動作するマッチトフィルタ回路であって、前記受信データを入力し所定のオーバサンプル位相のデータを蓄積かつシフトするＮ（Ｎは２以上の自然数）個のデータシフトレジスタ手段と、前記受信データまたは前段のデータシフトレジスタ手段の最終段のシフト出力を前記オーバサンプル設定に基づき選択し、後段のデータシフトレジスタ手段へ出力するＮ−１個のデータ入力経路選択手段と、前記拡散コードを入力し前記データシフトレジスタ手段に対応する拡散コードを蓄積かつシフトするＮ個のコードシフトレジスタ手段と、前記拡散コードまたは前段のコードシフトレジスタ手段の最終段のシフト出力を前記オーバサンプル設定に基づき選択し、後段のコードシフトレジスタ手段へ出力するＮ−１個のコード入力経路選択手段と、前記データシフトレジスタ手段の出力と前記コードシフトレジスタ手段の出力を用いて逆拡散と積分演算を行うＮ個の逆拡散積分演算手段と、前記逆拡散積分演算手段の出力を加算するＮ−１個の加算手段と、前記逆拡散積分演算手段の出力と前記加算手段の出力を入力し前記オーバーサンプル設定に基づき累積加算を行う累積加算手段と、前記累積加算手段が出力する累積加算データを一時格納する記憶手段とを有する。

上記構成のマッチトフィルタ回路によれば、第一の態様のマッチトフィルタ回路と同様の効果が得られるＮ倍オーバーサンプル設定まで可能なマッチトフィルタ回路を構成することができる。

本発明のマッチトフィルタ回路の第三の態様は、前記データシフトレジスタ手段および前記コードシフトレジスタ手段がそれぞれ前記オーバーサンプル倍数個のグループに分割制御され、前記データ入力経路選択手段は、前記グループの先頭位置のデータシフトレジスタ部分の前段にある場合はそれぞれ前記受信データを選択し、前記グループの先頭位置のデータシフトレジスタ部分の前段にない場合はそれぞれの前段の前記データシフトレジスタ手段の最終段のシフト出力または前記受信データを選択し、前記コード入力経路選択手段は、前記グループの先頭位置のコードシフトレジスタ部分の前段にある場合はそれぞれ前記拡散コードを選択し、前記グループの先頭位置のデータシフトレジスタ部分の前段にない場合はそれぞれの前段の前記コードシフトレジスタ手段の最終段のシフト出力または前記受信コードを選択し、各グループ毎にそれぞれ異なるオーバーサンプル位相の前記受信データが前記データシフトレジスタ手段にシフト入力され、各グループ毎に前記データシフトレジスタ手段に対応する前記拡散コードが前記コードシフトレジスタ手段にシフト入力される。

上記構成のマッチトフィルタ回路によれば、それぞれのデータシフトレジスタ手段とコードシフトレジスタ手段にオーバーサンプル設定に応じたデータを入力しシフトさせることにより、オーバーサンプル数設定を低くした場合に回路資源を最大に活用してタップ数を多くして逆拡散演算と積分演算を行うことができるため、サーチ窓幅を広く設定することが可能となり、オーバーサンプル数設定に応じて遅延プロファイルのサーチ窓幅を効果的に可変することができる。

本発明のマッチトフィルタ回路の第四の態様は、前記データシフトレジスタ手段および前記コードシフトレジスタ手段がそれぞれ前記オーバーサンプル倍数個のグループに分割制御され、前記データ入力経路選択手段はそれぞれ前記受信データを選択し、前記コード入力経路選択手段はそれぞれ前記拡散コードを選択し、各グループ毎にそれぞれ異なるオーバーサンプル位相の前記受信データが前記データシフトレジスタ手段に巡回的に割り振るように入力され、各グループ毎に前記データシフトレジスタ手段に対応する前記拡散コードが前をコードシフトレジスタ手段に巡回的に割り振るように入力される。

上記構成のマッチトフィルタ回路によれば、グループ毎にそれぞれ異なるオーバーサンプル位相のデータをデータシフトレジスタ手段とコードシフトレジスタ手段に巡回的に割り振るように入力させることにより、グループ毎に独立してシフトすることができる構成となるため、オーバーサンプル数設定を低くした場合に、ある瞬間にシフトされるレジスタの数が最大オーバーサンプル数設定時に比べてオーバーサンプル数分の１になり、請求項３のマッチトフィルタ回路に比べて、より低消費電力で動作させることが可能となる。

本発明のマッチトフィルタ回路の第五の態様は、第一または第二の態様のマッチトフィルタ回路において、前記データシフトレジスタ手段が前記オーバーサンプル設定の最大倍数個のグループに分割制御され、各グループ毎に異なる位相のクロック信号が前記データシフトレジスタ手段に付与される。

上記構成のマッチトフィルタ回路によれば、データシフトレジスタ手段がグループ毎に異なる位相の専用クロック信号を与えられることにより、データシフトレジスタ手段のデータを保持するときはクロック信号を休止することができるため、より低消費電力にすることができる。

本発明のマッチトフィルタ回路の第六の態様は、外部からの受信データおよび拡散コードを入力し外部からのオーバーサンプル設定に基づき動作するマッチトフィルタ回路であって、前記受信データを入力し所定のオーバサンプル位相のデータを蓄積かつシフトするＮ（Ｎは２以上の自然数）個のデータシフトレジスタ手段と、前記拡散コードを入力し前記データシフトレジスタ手段に対応する拡散コードを蓄積かつシフトするＮ個のコードシフトレジスタ手段と、前記データシフトレジスタ手段の出力と前記コードシフトレジスタ手段の出力を用いて逆拡散と積分演算を行うＮ個の逆拡散積分演算手段と、前記逆拡散積分演算手段の出力を加算するＮ−１個の加算手段と、前記逆拡散積分演算手段の出力と前記加算手段の出力を入力し前記オーバーサンプル設定に基づき累積加算を行う累積加算手段と、前記累積加算手段が出力する累積加算データを一時格納する記憶手段と、を有し、前記Ｎ個のデータシフトレジスタ手段および前記Ｎ個のコードシフトレジスタ手段がそれぞれ前記オーバーサンプル倍数個のグループに分割制御され、前記グループ毎にそれぞれ異なるオーバーサンプル位相の前記受信データが前記データシフトレジスタ手段に巡回的に割り振るように入力され、前記グループ毎に前記データシフトレジスタ手段に対応する前記拡散コードが前記コードシフトレジスタ手段に巡回的に割り振るように入力される。

上記構成のマッチトフィルタ回路によれば、データシフトレジスタ手段およびコードシフトレジスタ手段に対して直接外部からの入力が接続されることにより、同時にシフト動作させるシフトレジスタの数を減らすことが可能になるため、より低消費電力にすることができる。

本発明の相関演算方法の第一の態様は、複数のデータシフトレジスタ手段およびコードシフトレジスタ手段を有するマッチトフィルタ回路を用いたオーバーサンプルされたデータおよびコードの相関演算方法であって、前記データシフトレジスタ手段および前記コードシフトレジスタ手段をそれぞれオーバーサンプル倍数個のグループに分割し、各グループ毎にそれぞれ異なるオーバーサンプル位相の前記データを前記データシフトレジスタ手段にシフト入力し、各グループ毎に前記データシフトレジスタ手段に対応する前記コードを前記コードシフトレジスタ手段にシフト入力して相関演算を行う。

上記構成の相関演算方法によれば、それぞれのデータシフトレジスタ手段とコードシフトレジスタ手段にオーバーサンプル設定に応じたデータを入力しシフトさせることにより、オーバーサンプル数設定を低くした場合に回路資源を最大に活用してタップ数を多くして相関演算を行うことができるため、サーチ窓幅を広く設定することが可能となり、オーバーサンプル数設定に応じて遅延プロファイルのサーチ窓幅を効果的に可変することができる。

本発明の相関演算方法の第二の態様は、複数のデータシフトレジスタ手段およびコードシフトレジスタ手段を有するマッチトフィルタ回路を用いたオーバーサンプルされたデータおよびコードの相関演算方法であって、前記データシフトレジスタ手段および前記コードシフトレジスタ手段をそれぞれオーバーサンプル倍数個のグループに分割し、各グループ毎にそれぞれ異なるオーバーサンプル位相の前記データを前記データシフトレジスタ手段に巡回的に割り振るようにシフト入力し、前記グループ毎に前記データシフトレジスタ手段に対応する前記コードを前記コードシフトレジスタ手段に巡回的に割り振るようにシフト入力して相関演算を行う。

上記構成の相関演算方法によれば、グループ毎にそれぞれ異なるオーバーサンプル位相のデータをデータシフトレジスタ手段とコードシフトレジスタ手段に巡回的に割り振るように入力させることにより、グループ毎に独立してシフトすることができる構成となるため、オーバーサンプル数設定を低くした場合に、ある瞬間にシフトされるレジスタの数が最大オーバーサンプル数設定時に比べてオーバーサンプル数分の１になり、請求項７記載の方法に比べて、より電力消費を低くすることが可能となる。

本発明によれば、データシフトレジスタ手段とコードシフトレジスタ手段をオーバーサンプル倍数個のグループに分割制御し、グループ毎にそれぞれ異なるオーバーサンプル位相のデータ入力しシフトさせることにより、オーバーサンプル数設定を低くした場合に回路資源を最大に活用してタップ数を多くすることができ、サーチ窓幅を広く設定することが可能となり、より柔軟にシステムが要求する機能に応えることができる。

さらに本発明によれば、同時にシフト動作するシフトレジスタ数を減らすことで消費電力を低減できるため、システムの低消費電力化を図ることができ、端末装置の場合は、さらなるバッテリー駆動時間の延長を図ることができ、また基地局装置においては、高集積にチャンネル実装されるシステム全体の消費電力を削減することができる。

以下、本発明の最良の実施形態について図面を参照しながら説明する。以降の説明において、１シンボルは２５６チップ、マッチトフィルタ回路では１シンボル積分を４時分割することによりタップ数は６４、オーバーサンプル数は４倍、２倍、１倍に設定するものとする。また、マッチトフィルタに入力されるサンプル位相を、４倍オーバーサンプル設定時はＡ、Ｂ、Ｃ、Ｄ、２倍オーバーサンプル設定時はＡ、Ｃ、１倍オーバーサンプル設定時はＡと表示する。

（実施の形態１）
図７は本発明の実施の形態１に係るマッチトフィルタ回路の構成を示すブロック図である。図７において、マッチトフィルタ回路７００は、ＩチャネルおよびＱチャネルの２系統のデータを蓄積シフトするデータシフトレジスタ部７０１、ＩチャネルおよびＱチャネルの２系統のデータを複素乗算により逆拡散する複素乗算部７０２、逆拡散に必要なＩチャネルおよびＱチャネルの２系統のレプリカコードをシフト蓄積するコードシフトレジスタ部７０３、逆拡散したチップ毎の相関データを加算してオーバーサンプル数に対応した出力端子から結果を出力する積分ブロック７０４、オーバーサンプル設定に応じてデータ処理経路を変え、１シンボル積分４時分割処理の結果を累積加算する累積加算回路７０５、１シンボル積分４時分割処理の結果を記憶するＲＡＭ部７０６からなる。

データシフトレジスタ部７０１、複素乗算部７０２、コードシフトレジスタ部７０３、積分ブロック７０４、累積加算回路７０５、およびＲＡＭ部７０６は、前述したようにＩチャネルおよびＱチャネルの２系統のデータを処理するが、説明を簡略にするため以下では１チャネル分のみについて説明する。

データシフトレジスタ部７０１は、データタップグループＡ部７０７、データタップグループＢ部７０８、データタップグループＣ部７０９、データタップグループＤ部７１０、データタップグループＢ入力経路選択回路７１１、データタップグループＣ入力経路選択回路７１２、データタップグループＤ入力経路選択回路７１３からなる。

データタップグループＢ入力経路選択回路７１１は、データタップグループＢ部７０８への入力として、タップグループＢ入力経路選択信号により、データタップグループＡ部７０７の出力またはデータシフトレジスタ部７０１へのデータ入力を選択する。データタップグループＣ入力経路選択回路７１２は、データタップグループＣ部７０９への入力として、タップグループＣ入力経路選択信号により、データタップグループＢ部７０８の出力またはデータシフトレジスタ部７０１へのデータ入力を選択する。データタップグループＤ入力経路選択回路７１３は、データタップグループＤ部７１０への入力として、タップグループＤ入力経路選択信号により、データタップグループＣ部７０９の出力またはデータシフトレジスタ部７０１へのデータ入力を選択する。

データタップグループＡ部７０７は、データ入力端子から入力されたデータをシフトし蓄積するデータレジスタ回路７１４、７１５と、外部からのデータシフトイネーブルＡ信号によりデータレジスタ回路７１４、７１５の蓄積データを保持またはシフトするレジスタデータ保持／シフト選択回路７１６、７１７からなる。

ここで、データレジスタ回路７１４とレジスタデータ保持／シフト選択回路７１６は、データ入力端子側からシフトレジスタ接続された１番目の１タップ分に相当し、データレジスタ回路７１５とレジスタデータ保持／シフト選択回路７１７は、データ入力端子側からシフトレジスタ接続された６４番目の１タップ分に相当する。

データ入力端子側からシフトレジスタ接続された１番目から６４番目までのそれぞれのデータレジスタ回路の出力は、各タップに蓄積されるデータとして出力される。

データタップグループＢ部７０８、データタップグループＣ部７０９、データタップグループＤ部７１０の構成も、データタップグループＡ部７０７と同様の構成である。

複素乗算部７０２は、複素乗算回路７１８を２５６タップ分内蔵し、データシフトレジスタ部７０１から出力されるデータタップグループＡ部７０７、Ｂ部７０８、Ｃ部７０９、Ｄ部７１０から出力されるトータル２５６タップ分のデータレジスタ回路の出力と、後述する２５６タップ分のレプリカコードを用いて２５６タップ分の複素乗算による逆拡散を行う。

コードシフトレジスタ部７０３は、データシフトレジスタ部７０１に対応して、コードタップグループＡ部７１９、コードタップグループＢ部７２０、コードタップグループＣ部７２１、コードタップグループＤ部７２２、コードタップグループＢ入力経路選択回路７２３、コードタップグループＣ入力経路選択回路７２４、コードタップグループＤ入力経路選択回路７２５からなる。

コードタップグループＢ入力経路選択回路７２３は、コードタップグループＢ部７２０への入力として、タップグループＢ入力経路選択信号により、コードタップグループＡ部７１９の出力またはコードシフトレジスタ部７０３へのコード入力を選択する。コードタップグループＣ入力経路選択回路７２４は、コードタップグループＣ部７２１への入力として、タップグループＣ入力経路選択信号により、コードタップグループＢ部７２０の出力またはコードシフトレジスタ部７０３へのコード入力を選択する。コードタップグループＤ入力経路選択回路７２５は、コードタップグループＤ部７２２への入力として、タップグループＤ入力経路選択信号により、コードタップグループＣ部７２１の出力またはコードシフトレジスタ部７０３へのコード入力を選択する。

コードタップグループＡ部７１９は、コード入力端子から入力されたレプリカコードをシフトし、シリアル／パラレル変換して蓄積するコードレジスタ部７２６、７２７からなる。ここで、コードレジスタ部７２６は、コード入力端子からシフトレジスタ接続された１番目の１タップ分に相当し、コードレジスタ部７２７は、コード入力端子からシフトレジスタ接続された６４番目の１タップ分に相当する。

コード入力端子側からシフトレジスタ接続された１番目から６４番目までのそれぞれのコードレジスタ回路の出力は、各タップに蓄積・保持されるコードとして出力される。

コードタップグループＢ部７２０、コードタップグループＣ部７２１、コードタップグループＤ部７２２の構成も、コードタップグループＡ部７１９と同様の構成である。

コードレジスタ部７２６は、コード入力端子から入力されるレプリカコードをシフトし蓄積するコードシフトレジスタ回路７２８、外部からのコードシフトイネーブル信号によりコードシフトレジスタ回路７２８の蓄積コードを保持またはシフトするコード保持／シフト選択回路７２９、コードシフトレジスタ回路のシリアルコードをシリアル／パラレル変換して結果を保持するコード保持レジスタ回路７３０、外部からのコードロードイネーブル信号によりコード保持レジスタ回路７３０の保持／更新を切り換えるコード保持／更新選択回路７３１からなる。

積分ブロック７０４は、複素乗算部７０２から出力されるタップグループＡ部の６４タップ分の複素乗算結果を積分し出力するタップグループＡ積分ブロック７３２、タップグループＢ部の６４タップ分の複素乗算結果を積分し出力するタップグループＢ積分ブロック７３３、タップグループＣ部の６４タップ分の複素乗算結果を積分し出力するタップグループＣ積分ブロック７３４、タップグループＤ部の６４タップ分の複素乗算結果を積分し出力するタップグループＤ積分ブロック７３５、タップグループＡ積分ブロック７３２の積分結果とタップグループＢ積分ブロック７３３の積分結果を加算して出力するタップグループＡ−Ｂ加算回路７３６、タップグループＣ積分ブロック７３４の積分結果とタップグループＤ積分ブロック７３５の積分結果を加算して出力するタップグループＣ−Ｄ加算回路７３７、タップグループＡ−Ｂ加算回路７３６の加算結果とタップグループＣ−Ｄ加算回路７３７の加算結果を加算して出力するタップグループＡ−Ｂ−Ｃ−Ｄ加算回路７３８からなる。

積分ブロック７０４は、タップグループＡ積分ブロック７３２の出力を４倍オーバーサンプル時のサンプル位相Ａの部分積分結果としてＳ４Ａ端子から、タップグループＢ積分ブロック７３３の出力を４倍オーバーサンプル時のサンプル位相Ｂの部分積分結果としてＳ４Ｂ端子から、タップグループＣ積分ブロック７３４の出力を４倍オーバーサンプル時のサンプル位相Ｃの部分積分結果としてＳ４Ｃ端子から、タップグループＤ積分ブロック７３５の出力を４倍オーバーサンプル時のサンプル位相Ｄの部分積分結果としてＳ４Ｄ端子から出力する。また、タップグループＡ積分ブロック７３２からタップグループＤ積分ブロック７３５ままでの出力をトーナメント形式に加算することで、タップグループＡ−Ｂ加算回路７３６の出力を２倍オーバーサンプル時のサンプル位相Ａ（もしくはＢ）の部分積分結果としてＳ２Ａ端子から、タップグループＣ−Ｄ加算回路７３７の出力を２倍オーバーサンプル時のサンプル位相Ｃ（もしくはＤ）の部分積分結果としてＳ２Ｃ端子から、タップグループＡ−Ｂ−Ｃ−Ｄ加算回路７３８の出力を１倍オーバーサンプル時のサンプル位相Ａ（もしくはＢ、Ｃ、Ｄ）の積分結果としてＳ１端子から出力する。

次に、本実施の形態のマッチトフィルタ回路の動作の概要を図８〜図１０を用いて説明する。図８〜図１０は、本実施の形態のマッチトフィルタ回路の各オーバーサンプル設定時における処理とサーチ窓幅を説明するタイミングチャートである。

図８は４倍オーバーサンプル設定時の処理を示している。図８において、Ａはサーチ窓先頭の受信信号のタイミングであり、逆拡散処理される受信信号の中で最も早いタイミングのものである。Ｂはサーチ窓先頭の受信信号を逆拡散するために必要なレプリカコードであり、サーチ窓幅先頭の受信信号Ａに対応して時間軸に並べたものである。

また、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊは、マッチトフィルタに受信すべき４倍オーバーサンプルのデータを一通り取り込んだ場合のデータ処理単位であり、１／４シンボル長となる。従って、４倍オーバーサンプル設定時には、受信信号１シンボル分の処理を行って遅延プロファイルを生成するためには、Ｃ、Ｄ、Ｅ、Ｆの４回時分割処理する必要がある。

ここで、本実施の形態のマッチトフィルタが１／４シンボル長の受信データに対して行う１回分の処理について、処理に必要なレプリカコードの内容と合わせて説明する。

受信信号区間ａ４の受信データについて遅延プロファイルデータを生成する場合、まず、Ｋのタイミングまでに逆拡散で使用するレプリカコードをマッチトフィルタのコードシフトレジスタ７０３に入力し、Ｋのタイミングでレプリカコードをシリアル／パラレル変換し、Ｌのタイミングまで各タップグループの全てのタップのコード保持レジスタ回路にコードを保持し、複素乗算部７０２の全てのタップに対して固定されたレプリカコードを出力する。

その状態で、Ｌのタイミングまでデータシフトレジスタの受信データをシフトさせることにより、Ｍに示す１／４シンボル長分の遅延プロファイルが算出される。同様にして、１／４シンボル長分の遅延プロファイルＮ、Ｏ、Ｐを算出し、ＱからＲのタイミングで累積加算された１シンボル長分の遅延プロファイルＳが出力される。

ここでのポイントとしては、４倍オーバーサンプル設定時にデータシフトレジスタ部７０１に一度に設定できる受信信号区間の長さが１／４シンボル長分であるため、Ｃの受信信号区間ａ４の遅延プロファイルＭの算出後、すぐに次の区間ｂ４の受信信号に対応するコードを設定して遅延プロファイルＮの演算を行う必要がある。従って、４倍オーバーサンプル設定時のサーチ窓幅は１／４シンボル長となる。

図９は２倍オーバーサンプル設定時の処理を示している。図９において、Ａはサーチ窓先頭の受信信号のタイミングであり、逆拡散処理される受信信号の中で最も早いタイミングのものである。Ｂはサーチ窓先頭の受信信号を逆拡散するために必要なレプリカコードであり、サーチ窓幅先頭の受信信号Ａに対応して時間軸に並べたものである。

また、Ｃ、Ｄ、Ｅ、Ｆは、マッチトフィルタに受信すべき２倍オーバーサンプルのデータを一通り取り込んだ場合のデータ処理単位であり、１／２シンボル長となる。従って、２倍オーバーサンプル設定時には、受信信号１シンボル分の処理を行って遅延プロファイルを生成するためには、Ｃ、Ｄの２回時分割処理する必要がある。

ここで、本実施の形態のマッチトフィルタが１／２シンボル長の受信データに対して行う１回分の処理について、処理に必要なレプリカコードの内容と合わせて説明する。

受信信号区間ａ２の受信データについて遅延プロファイルデータを生成する場合、まず、Ｇのタイミングまでに逆拡散で使用するレプリカコードをマッチトフィルタのコードシフトレジスタ７０３に入力し、Ｇのタイミングでレプリカコードをシリアル／パラレル変換し、Ｈのタイミングまで各タップグループの全てのタップのコード保持レジスタ回路にコードを保持し、複素乗算部７０２の全てのタップに対して固定されたレプリカコードを出力する。

その状態で、Ｈのタイミングまでデータシフトレジスタの受信データをシフトさせることにより、Ｉに示す１／２シンボル長分の遅延プロファイルが算出される。同様にして、１／２シンボル長分の遅延プロファイルＪを算出し、ＫからＬのタイミングで累積加算された１シンボル長分の遅延プロファイルＭが出力される。

ここでのポイントとしては、２倍オーバーサンプル設定時にデータシフトレジスタ部７０１に一度に設定できる受信信号区間の長さが１／２シンボル長分であるため、Ｃの受信信号区間ａ２の遅延プロファイルＩの算出後、すぐに次の区間ｂ２の受信信号に対応するコードを設定して遅延プロファイルＪの演算を行う必要がある。従って、２倍オーバーサンプル設定時のサーチ窓幅は１／２シンボル長となる。

図１０は１倍オーバーサンプル設定時の処理を示している。図１０において、Ａはサーチ窓先頭の受信信号のタイミングであり、逆拡散処理される受信信号の中で最も早いタイミングのものである。Ｂはサーチ窓先頭の受信信号を逆拡散するために必要なレプリカコードであり、サーチ窓幅先頭の受信信号Ａに対応して時間軸に並べたものである。

また、Ｃ、Ｄは、本実施の形態のマッチトフィルタに受信すべき１倍オーバーサンプルのデータを一通り取り込んだ場合のデータ処理単位であり、１シンボル長となる。従って、１倍オーバーサンプル設定時には、Ｃの１回時分割処理で受信信号１シンボル分の処理を行って遅延プロファイルを生成することができる。

ここで、本実施の形態のマッチトフィルタが１シンボル長の受信データに対して行う１回分の処理について、処理に必要なレプリカコードの内容と合わせて説明する。

受信信号区間ａ１の受信データについて遅延プロファイルデータを生成する場合、まず、Ｅのタイミングまでに逆拡散で使用するレプリカコードをマッチトフィルタのコードシフトレジスタ７０３に入力し、Ｅのタイミングでレプリカコードをシリアル／パラレル変換し、Ｆのタイミングまで各タップグループの全てのタップのコード保持レジスタ回路にコードを保持し、複素乗算部７０２の全てのタップに対して固定されたレプリカコードを出力する。

その状態で、Ｆのタイミングまでデータシフトレジスタの受信データをシフトさせることにより、Ｇに示す１シンボル長分の遅延プロファイルが算出される。

ここでのポイントとしては、１倍オーバーサンプル設定時にデータシフトレジスタ部７０１に一度に設定できる受信信号区間の長さが１シンボル長分であるため、Ｃの受信信号区間ａ１の遅延プロファイルＧの算出後、すぐに次の１シンボル区間ｂ１の受信信号に対応するコードを設定して遅延プロファイルの演算を行う必要がある。従って、１倍オーバーサンプル設定時のサーチ窓幅は１シンボル長となる。

次に、本実施の形態のマッチトフィルタで遅延プロファイルを生成する流れを、図１１〜図１５を用いて説明する。

図１１は、４倍、２倍、１倍オーバーサンプルそれぞれの設定におけるマッチトフィルタのデータとレプリカコードのシフト方法を示したものである。図１１の左側には各オーバーサンプル設定時に入力される受信データとレプリカコードが、右側には各オーバーサンプル設定時に選択される受信データとレプリカコードの経路、および受信データとレプリカコードがそれぞれのレジスタに一通り格納された状態が示されている。

４倍オーバーサンプル設定時には、データタップグループＡ〜ＤおよびコードタップグループＡ〜Ｄの入力に対する経路は、ＤＩ入力端子およびＣＩ入力端子からそれぞれデータおよびレプリカコードが全て入力するように選択される。

従って、受信データがＡ０、Ｂ０、Ｃ０、Ｄ０、Ａ１、Ｂ１・・・という順番で入力され、受信データ（Ａ０、Ｂ０、Ｃ０、Ｄ０）に対応するレプリカコードはＣＯ０となり、（Ａ１、Ｂ１、Ｃ１、Ｄ１）に対応するレプリカコードはＣＯ１・・・となっている。

その結果、データタップグループＡおよびコードタップグループＡにはサンプル位相Ａの受信データとそれに対応するレプリカコードが、データタップグループＢおよびコードタップグループＢにはサンプル位相Ｂの受信データとそれに対応するレプリカコードが、データタップグループＣおよびコードタップグループＣにはサンプル位相Ｃの受信データとそれに対応するレプリカコードが、データタップグループＤおよびコードタップグループＤにはサンプル位相Ｄの受信データとそれに対応するレプリカコードが割り振られ、各データタップグループのレジスタに格納される受信データは１／４シンボル長分となる。

２倍オーバーサンプル設定時には、データタップグループＡ、ＣおよびコードタップグループＡ、Ｃの入力に対する経路は、ＤＩ入力端子およびＣＩ入力端子からのデータおよびレプリカコードが入力するように選択され、データタップグループＢおよびコードタップグループＢの入力に対する経路は、データタップグループＡおよびコードタップグループＡのそれぞれの出力が選択され、データタップグループＤおよびコードタップグループＤの入力に対する経路は、データタップグループＣおよびコードタップグループＣのそれぞれの出力が選択される。

従って、受信データがＡ０、Ｃ０、Ａ１、Ｃ１、Ａ２、Ｃ２・・・という順番で入力され、受信データ（Ａ０、Ｃ０）に対応するレプリカコードはＣＯ０となり、（Ａ１、Ｃ１）に対応するレプリカコードはＣＯ１・・・となっている。

その結果、データタップグループＡ、ＢおよびコードタップグループＡ、Ｂにはサンプル位相Ａの受信データとそれに対応するレプリカコードが、データタップグループＣ、ＤおよびコードタップグループＣ、Ｄにはサンプル位相Ｃの受信データとそれに対応するレプリカコードが割り振られ、各データタップグループのレジスタに格納された受信データは１／２シンボル長分となる。

１倍オーバーサンプル設定時には、データタップグループＡおよびコードタップグループＡの入力に対する経路は、ＤＩおよびＣＩ入力端子からのデータおよびレプリカコードが入力するように選択され、データタップグループＤおよびコードタップグループＤの入力に対する経路は、データタップグループＣおよびコードタップグループＣのそれぞれの出力が選択され、データタップグループＣおよびコードタップグループＣの入力に対する経路は、データタップグループＢおよびコードタップグループＢのそれぞれの出力が選択され、データタップグループＢおよびコードタップグループＢの入力に対する経路はデータタップグループＡおよびコードタップグループＡのそれぞれの出力が選択される。

従って、受信データがＡ０、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５・・・という順番で入力され、受信データＡ０に対応するレプリカコードはＣＯ０となり、Ａ１に対応するレプリカコードはＣＯ１・・・となっている。

その結果、データタップグループＡ、Ｂ、Ｃ、ＤおよびコードタップグループＡ、Ｂ、Ｃ、Ｄにはサンプル位相Ａの受信データとそれに対応するレプリカコードが割り振られ、各データタップグループのレジスタに格納された受信データは１シンボル長分となる。

図１２は、４倍オーバーサンプル設定時の各制御信号、データタップグループＡの出力信号ＴＡＰＡＤ０、６３、データタップグループＢの出力信号ＴＡＰＢＤ０、６３、データタップグループＣの出力信号ＴＡＰＣＤ０、６３、データタップグループＤの出力信号ＴＡＰＤＤ０、６３、サンプル位相Ａの部分積分結果であるタップグループＡ積分ブロック７３２のＳ４Ａ端子への出力、サンプル位相Ｂの部分積分結果であるタップグループＢ積分ブロック７３３のＳ４Ｂ端子への出力、サンプル位相Ｃの部分積分結果であるタップグループＣ積分ブロック７３４のＳ４Ｃ端子への出力、サンプル位相Ｄの部分積分結果であるタップグループＤ積分ブロック７３５のＳ４Ｄ端子への出力をそれぞれ示すタイミングチャートである。

４倍オーバーサンプル設定時のタップグループの入力経路選択信号の値は、Ｂが１、Ｃが１、Ｄが１である。データタップグループＡへのデータシフトイネーブル信号Ａは、入力データのサンプル位相Ａが確定しているタイミングでイネーブルとなり、入力データはデータタップグループＡのレジスタに取り込まれ、保持データはシフトされる。

同様に、データタップグループＢへのデータシフトイネーブル信号Ｂは、入力データのサンプル位相Ｂが確定しているタイミングでイネーブルとなり、入力データはデータタップグループＢのレジスタに取り込まれ、保持データはシフトされる。データタップグループＣへのデータシフトイネーブル信号Ｃは、入力データのサンプル位相Ｃが確定しているタイミングでイネーブルとなり、入力データはデータタップグループＣのレジスタに取り込まれ、保持データはシフトされる。データタップグループＤへのデータシフトイネーブル信号Ｄは、入力データのサンプル位相Ｄが確定しているタイミングでイネーブルとなり、入力データはデータタップグループＤのレジスタに取り込まれ、保持データはシフトされる。

タップグループＡのデータシフトレジスタで順次シフトされた結果、Ｓ４Ａ端子からクロックエッジＮｏ．２５４のタイミングでサンプル位相Ａの０〜６３番目までの積分結果がＳＡ０として出力され、クロックエッジＮｏ.２５８のタイミングでサンプル位相Ａの１〜６４番目までの積分結果がＳＡ１として出力される。

同様に、タップグループＢに関しては、Ｓ４Ｂ端子からクロックエッジＮｏ．２５５のタイミングでサンプル位相Ｂの０〜６３番目までの積分結果がＳＢ０として出力され、タップグループＣに関しては、Ｓ４Ｃ端子からクロックエッジＮｏ．２５６のタイミングでサンプル位相Ｃの０〜６３番目までの積分結果がＳＣ０として出力され、タップグループＤに関しては、Ｓ４Ｄ端子からクロックエッジＮｏ．２５７のタイミングでサンプル位相Ｄの０〜６３番目までの積分結果がＳＤ０として出力される。

図１３は、２倍オーバーサンプル設定時の各制御信号、データタップグループＡの出力信号ＴＡＰＡＤ０、６３、データタップグループＢの出力信号ＴＡＰＢＤ０、６３、データタップグループＣの出力信号ＴＡＰＣＤ０、６３、データタップグループＤの出力信号ＴＡＰＤＤ０、６３、サンプル位相Ａの部分積分結果であるタップグループＡ−Ｂ加算回路７３６のＳ２Ａ端子への出力、サンプル位相Ｃの部分積分結果であるタップグループＣ−Ｄ加算回路７３７のＳ２Ｃ端子への出力をそれぞれ示すタイミングチャートである。

２倍オーバーサンプル設定時のタップグループの入力経路選択信号の値は、Ｂが０、Ｃが１、Ｄが０である。データタップグループＡ、Ｂへのデータシフトイネーブル信号Ａ、Ｂは、入力データのサンプル位相Ａ、Ｂが確定しているタイミングでイネーブルとなり、入力データはデータタップグループＡのレジスタに取り込まれ、データタップグループＡからデータタップグループＢへデータはシフトされる。

同様に、データタップグループＣ、Ｄへのデータシフトイネーブル信号Ｃ、Ｄは、入力データのサンプル位相Ｃ、Ｄが確定しているタイミングでイネーブルとなり、入力データはデータタップグループＣのレジスタに取り込まれ、データタップグループＣからデータタップグループＤへデータはシフトされる。

タップグループＡ、Ｂのデータシフトレジスタで順次シフトされた結果、Ｓ２Ａ端子からクロックエッジＮｏ．５１０のタイミングでサンプル位相Ａの０〜１２７番目までの積分結果がＳＡ０として出力され、クロックエッジＮｏ.５１４のタイミングでサンプル位相Ａの１〜１２８番目までの積分結果がＳＡ１として出力される。同様に、タップグループＣに関しては、Ｓ２Ｃ端子からクロックエッジＮｏ．５１２のタイミングでサンプル位相Ｃの０〜１２７番目までの積分結果がＳＣ０として出力される。

図１４は、１倍オーバーサンプル設定時の制御信号、データタップグループＡの出力信号ＴＡＰＡＤ０、６３、データタップグループＢの出力信号ＴＡＰＢＤ０、６３、データタップグループＣの出力信号ＴＡＰＣＤ０、６３、データタップグループＤの出力信号ＴＡＰＤＤ０、６３、サンプル位相Ａの積分結果であるタップグループＡ−Ｂ−Ｃ−Ｄ加算回路７３８のＳ１端子への出力をそれぞれ示すタイミングチャートである。

１倍オーバーサンプル設定時のタップグループの入力経路選択信号の値は、Ｂが０、Ｃが０、Ｄが０である。データタップグループＡ、Ｂ、Ｃ、Ｄへのデータシフトイネーブル信号Ａ、Ｂ、Ｃ、Ｄは、入力データのサンプル位相Ａが確定しているタイミングでイネーブルとなり、入力データはデータタップグループＡのレジスタに取り込まれ、データタップグループＡからＢへ、データタップグループＢからＣへ、データタップグループＣからＤへとデータはシフトされる。

タップグループＡ、Ｂ、Ｃ、Ｄのシフトレジスタで順次シフトされた結果、Ｓ１端子からクロックエッジＮｏ．１０２２のタイミングでサンプル位相Ａの０〜２５５番目までの積分結果がＳＡ０として出力され、クロックエッジＮｏ.１０２６のタイミングでサンプル位相Ａの１〜２５６番目までの積分結果がＳＡ１として出力される。

図１５は、図１２、１３、１４で示した各オーバーサンプル設定時の部分積分結果から１シンボル分の相関結果である遅延プロファイルを作成する過程を示すタイミングチャートである。

なお、図１５のクロックエッジＮｏ．は、図１２、１３、１４のクロックエッジＮｏ．と対応しない。

４倍オーバーサンプル設定時には、クロックエッジＮｏ．１から１クロック毎に、サンプル位相Ａに関するサーチ窓先頭の遅延プロファイルの元になる最初の１／４シンボルの部分積分結果ＳＡ０、サンプル位相Ｂに関するサーチ窓先頭の遅延プロファイルの元になる最初の１／４シンボルの部分積分結果ＳＢ０、サンプル位相Ｃに関するサーチ窓先頭の遅延プロファイルの元になる最初の１／４シンボルの部分積分結果ＳＣ０、サンプル位相Ｄに関するサーチ窓先頭の遅延プロファイルの元になる最初の１／４シンボルの部分積分結果ＳＤ０が算出されてくる。

同様にして順次出力された結果であるＳＡ０〜ＳＡ６３、ＳＢ０〜ＳＢ６３、ＳＣ０〜ＳＣ６３、ＳＤ０〜ＳＤ６３は、遅延プロファイルの元になる最初の１／４シンボルの部分積分結果であるので、ＲＡＭ部７０６のアドレス０〜２５５に格納する。

クロックエッジＮｏ．２５７から順次出力されるＳＡ６４〜ＳＡ１２７、ＳＢ６４〜ＳＢ１２７、ＳＣ６４〜ＳＣ１２７、ＳＤ６４〜ＳＤ１２７は、遅延プロファイルの元になる最初から２番目の１／４シンボルの部分積分結果であるので、ＲＡＭ部７０６のアドレス０〜２５５に格納してある最初の１／４シンボルの部分積分結果であるＳＡ０〜ＳＡ６３、ＳＢ０〜ＳＢ６３、ＳＣ０〜ＳＣ６３、ＳＤ０〜ＳＤ６３を読み出し、遅延プロファイルの元になる最初の２／４シンボルの部分積分結果として、（ＳＡ０＋ＳＡ６４）〜（ＳＡ６３＋ＳＡ１２７）、（ＳＢ０＋ＳＢ６４）〜（ＳＢ６３＋ＳＢ１２７）、（ＳＣ０＋ＳＣ６４）〜（ＳＣ６３＋ＳＣ１２７）、（ＳＤ０＋ＳＤ６４）〜（ＳＤ６３＋ＳＤ１２７）を演算し、再度ＲＡＭ部７０６に格納する。

クロックエッジＮｏ．５１３から順次出力されるＳＡ１２８〜ＳＡ１９１、ＳＢ１２８〜ＳＢ１９１、ＳＣ１２８〜ＳＣ１９１、ＳＤ１２８〜ＳＤ１９１は、遅延プロファイルの元になる最初から３番目の１／４シンボルの部分積分結果であるので、ＲＡＭ部７０６のアドレス０〜２５５に格納してある最初の２／４シンボルの部分積分結果である（ＳＡ０＋ＳＡ６４）〜（ＳＡ６３＋ＳＡ１２７）、（ＳＢ０＋ＳＢ６４）〜（ＳＢ６３＋ＳＢ１２７）、（ＳＣ０＋ＳＣ６４）〜（ＳＣ６３＋ＳＣ１２７）、（ＳＤ０＋ＳＤ６４）〜（ＳＤ６３＋ＳＤ１２７）を読み出し、遅延プロファイルの元になる最初の３／４シンボルの部分積分結果として、（ＳＡ０＋ＳＡ６４＋ＳＡ１２８）〜（ＳＡ６３＋ＳＡ１２７＋ＳＡ１９１）、（ＳＢ０＋ＳＢ６４＋ＳＢ１２８）〜（ＳＢ６３＋ＳＢ１２７＋ＳＢ１９１）、（ＳＣ０＋ＳＣ６４＋ＳＣ１２８）〜（ＳＣ６３＋ＳＣ１２７＋ＳＣ１９１）、（ＳＤ０＋ＳＤ６４＋ＳＤ１２８）〜（ＳＤ６３＋ＳＤ１２７＋ＳＤ１９１）を演算し、再度ＲＡＭ部７０６に格納する。

クロックエッジＮｏ．７６９から順次出力されるＳＡ１９２〜ＳＡ２５５、ＳＢ１９２〜ＳＢ２５５、ＳＣ１９２〜ＳＣ２５５、ＳＤ１９２〜ＳＤ２５５は、遅延プロファイルの元になる最初から４番目の１／４シンボルの部分積分結果であるので、ＲＡＭ部７０６のアドレス０〜２５５に格納してある最初の３／４シンボルの部分積分結果である（ＳＡ０＋ＳＡ６４＋ＳＡ１２８）〜（ＳＡ６３＋ＳＡ１２７＋ＳＡ１９１）、（ＳＢ０＋ＳＢ６４＋ＳＢ１２８）〜（ＳＢ６３＋ＳＢ１２７＋ＳＢ１９１）、（ＳＣ０＋ＳＣ６４＋ＳＣ１２８）〜（ＳＣ６３＋ＳＣ１２７＋ＳＣ１９１）、（ＳＤ０＋ＳＤ６４＋ＳＤ１２８）〜（ＳＤ６３＋ＳＤ１２７＋ＳＤ１９１）を読み出し、遅延プロファイルとなる１シンボル全体の積分結果として、（ＳＡ０＋ＳＡ６４＋ＳＡ１２８＋ＳＡ１９２）〜（ＳＡ６３＋ＳＡ１２７＋ＳＡ１９１＋ＳＡ２５５）、（ＳＢ０＋ＳＢ６４＋ＳＢ１２８＋ＳＢ１９２）〜（ＳＢ６３＋ＳＢ１２７＋ＳＢ１９１＋ＳＢ２５５）、（ＳＣ０＋ＳＣ６４＋ＳＣ１２８＋ＳＣ１９２）〜（ＳＣ６３＋ＳＣ１２７＋ＳＣ１９１＋ＳＣ２５５）、（ＳＤ０＋ＳＤ６４＋ＳＤ１２８＋ＳＤ１９２）〜（ＳＤ６３＋ＳＤ１２７＋ＳＤ１９１＋ＳＤ２５５）を演算し、１シンボル分の相関結果（遅延プロファイル）として出力する。

２倍オーバーサンプル設定時には、クロックエッジＮｏ．１から、サンプル位相Ａに関するサーチ窓先頭の遅延プロファイルの元になる最初の１／２シンボルの部分積分結果ＳＡ０、２クロックずれてサンプル位相Ｃに関するサーチ窓先頭の遅延プロファイルの元になる最初の１／２シンボルの部分積分結果ＳＣ０が算出されてくる。

同様にして順次出力された結果であるＳＡ０〜ＳＡ１２７、ＳＣ０〜ＳＣ１２７は、遅延プロファイルの元になる最初の１／２シンボルの部分積分結果であるので、ＲＡＭ部７０６のアドレス０〜２５５に格納する。

クロックエッジＮｏ．５１２から順次出力されるＳＡ１２８〜ＳＡ２５５、ＳＣ１２８〜ＳＣ２５５は、遅延プロファイルの元になる最初から２番目の１／２シンボルの部分積分結果であるので、ＲＡＭ部７０６のアドレス０〜２５５に格納してある最初の１／２シンボルの部分積分結果であるＳＡ０〜ＳＡ１２７、ＳＣ０〜ＳＣ１２７を読み出し、遅延プロファイルとなる１シンボル全体の積分結果として、（ＳＡ０＋ＳＡ１２７）〜（ＳＡ１２８＋ＳＡ２５５）、（ＳＣ０＋ＳＣ１２７）〜（ＳＣ１２８＋ＳＣ２５５）を演算し、１シンボル分の相関結果（遅延プロファイル）として出力する。

１倍オーバーサンプル設定時には、クロックエッジＮｏ．１からサンプル位相Ａに関するサーチ窓先頭の遅延プロファイルである積分結果ＳＡ０が算出されてくる。同様にして４クロックおきに順次出力されるＳＡ０〜ＳＡ２５５は、遅延プロファイルとなる１シンボル全体の積分結果であるので、１シンボル分の相関結果（遅延プロファイル）として出力する。

図１６は、本実施の形態のマッチトフィルタ回路のオーバーサンプル設定とサーチ窓幅の関係を示す図である。従来のマッチトフィルタの場合は、オーバーサンプル数設定を４倍、２倍、１倍と切り換えてもサーチ窓幅が１／４シンボルと一定であるのに対して、本実施の形態のマッチトフィルタの場合は、オーバーサンプル数設定を４倍、２倍、１倍と切り換えるとサーチ窓幅が１／４シンボル、１／２シンボル、１シンボルと変化し、従来構成に比べて演算内容がより高機能であることがわかる。

なお、図７に示すマッチトフィルタ回路７００において、オーバーサンプル数設定が４倍、２倍、１倍のときにサーチ窓幅がそれぞれ１／４シンボル、１／２シンボル、１シンボルとなっている組み合わせは、その他の組み合わせであっても同様の考え方で対応可能である。

以上のように、本発明に係るマッチトフィルタ回路では、設定するオーバーサンプル数を低くしたときに対応するサーチ窓幅を従来の回路より広くすることができ、また、従来の回路より低消費電力で演算を行うことができる。これにより、本発明のマッチトフィルタ回路を組み込んだＣＤＭＡ受信装置では、マッチトフィルタの機能を高め、消費電力を押さえることができ、システムの高機能化と低消費電力化が実現できる。

（実施の形態２）
図１７は本発明の実施の形態２に係るマッチトフィルタ回路の構成を示すブロック図である。図１７において、マッチトフィルタ回路１７００は、ＩチャネルおよびＱチャネルの２系統のデータを蓄積シフトするデータシフトレジスタ部１７０１、ＩチャネルおよびＱチャネルの２系統のデータを複素乗算により逆拡散する複素乗算部１７０２、逆拡散に必要なＩチャネルおよびＱチャネルの２系統のレプリカコードをシフト蓄積するコードシフトレジスタ部１７０３、逆拡散したチップ毎の相関データを加算してオーバーサンプル数に対応した出力端子から結果を出力する積分ブロック１７０４、オーバーサンプル設定に応じてデータ処理経路を変え、１シンボル積分４時分割処理の結果を累積加算する累積加算回路１７０５、１シンボル積分４時分割処理の結果を記憶するＲＡＭ部１７０６からなる。

データシフトレジスタ部１７０１、複素乗算部１７０２、コードシフトレジスタ部１７０３、積分ブロック１７０４、累積加算回路１７０５、およびＲＡＭ部１７０６は、前述したようにＩチャネルおよびＱチャネルの２系統のデータを処理するが、説明を簡略にするため以下では１チャネル分のみについて説明する。

データシフトレジスタ部１７０１は、データタップグループＡ部１７０７、データタップグループＢ部１７０８、データタップグループＣ部１７０９、データタップグループＤ部１７１０、データタップグループＢ入力経路選択回路１７１１、データタップグループＣ入力経路選択回路１７１２、データタップグループＤ入力経路選択回路１７１３からなる。

データタップグループＢ入力経路選択回路１７１１は、データタップグループＢ部１７０８への入力として、タップグループＢ入力経路選択信号により、データタップグループＡ部１７０７の出力またはデータシフトレジスタ部１７０１へのデータ入力を選択する。データタップグループＣ入力経路選択回路１７１２は、データタップグループＣ部１７０９への入力として、タップグループＣ入力経路選択信号により、データタップグループＢ部１７０８の出力またはデータシフトレジスタ部１７０１へのデータ入力を選択する。データタップグループＤ入力経路選択回路１７１３は、データタップグループＤ部１７１０への入力として、タップグループＤ入力経路選択信号により、データタップグループＣ部１７０９の出力またはデータシフトレジスタ部１７０１へのデータ入力を選択する。

データタップグループＡ部１７０７は、データ入力端子から入力されたデータをデータシフトクロックに基づいてシフトするデータレジスタ回路１７１４、１７１５からなる。ここで、データレジスタ回路１７１４はデータ入力端子側からシフトレジスタ接続された１番目の１タップ分に相当し、データレジスタ回路１７１５は、データ入力端子側からシフトレジスタ接続された６４番目の１タップ分に相当する。

データ入力端子側からシフトレジスタ接続された１番目から６４番目までのそれぞれのデータレジスタの出力は、各タップに蓄積されるデータとして出力される。

データタップグループＢ部１７０８、データタップグループＣ部１７０９、データタップグループＤ部１７１０の構成も、データタップグループＡ部１７０７と同様の構成である。

複素乗算部１７０２は、実施の形態１における図７の複素乗算部７０２と同様の構成である。

コードシフトレジスタ部１７０３は、データシフトレジスタ部１７０１に対応して、コードタップグループＡ部１７１７、コードタップグループＢ部１７１８、コードタップグループＣ部１７１９、コードタップグループＤ部１７２０、コードタップグループＢ入力経路選択回路１７２１、コードタップグループＣ入力経路選択回路１７２２、コードタップグループＤ入力経路選択回路１７２３からなる。

コードタップグループＢ入力経路選択回路１７２１は、コードタップグループＢ部１７１８への入力として、タップグループＢ入力経路選択信号により、コードタップグループＡ部１７１７の出力またはコードシフトレジスタ部１７０３へのコード入力を選択する。コードタップグループＣ入力経路選択回路１７２２は、コードタップグループＣ部１７１９への入力として、タップグループＣ入力経路選択信号により、コードタップグループＢ部１７１８の出力またはコードシフトレジスタ部１７０３へのコード入力を選択する。コードタップグループＤ入力経路選択回路１７２３は、コードタップグループＤ部１７２０への入力として、タップグループＤ入力経路選択信号により、コードタップグループＣ部１７１９の出力またはコードシフトレジスタ部１７０３へのコード入力を選択する。

コードタップグループＡ部１７１７は、コード入力端子から入力されたレプリカコードをシフトし、シリアル／パラレル変換して蓄積するコードレジスタ部１７２４、１７２５からなる。ここで、コードレジスタ部１７２４は、コード入力端子からシフトレジスタ接続された１番目の１タップ分に相当し、コードレジスタ部１７２５は、コード入力端子からシフトレジスタ接続された６４番目の１タップ分に相当する。

コード入力端子側からシフトレジスタ接続された１番目から６４番目までのそれぞれのコードレジスタ回路の出力は、各タップに蓄積・保持されるコードとして出力される。

コードタップグループＢ部１７１８、コードタップグループＣ部１７１９、コードタップグループＤ部１７２０の構成も、コードタップグループＡ部１７１７と同様の構成である。

コードレジスタ部１７２４は、コード入力端子から入力されるレプリカコードをコードシフトクロックに基づいてシフトするコードシフトレジスタ回路１７２６、コードシフトレジスタ回路のシリアルコードをシリアル／パラレル変換して結果を保持するコード保持レジスタ回路１７２７、外部からのコードロードイネーブル信号によりコード保持レジスタ回路１７２７の保持／更新を切り換えるコード保持／更新選択回路１７２８からなる。

積分ブロック１７０４は、実施の形態１における図７の積分ブロック７０４と同様の構成である。

本実施の形態のマッチトフィルタ回路の動作の概要は、図８〜１０を用いて説明した実施の形態１におけるマッチトフィルタ回路と同様である。次に、本実施の形態のマッチトフィルタで遅延プロファイルを生成する流れを、図１８〜２１を用いて説明する。

本実施の形態のマッチトフィルタ回路の４倍、２倍、１倍オーバーサンプルそれぞれの設定におけるマッチトフィルタのデータとレプリカコードのシフト方法については、図１１を用いて説明した実施の形態１と同様である。

図１８は、４倍オーバーサンプル設定時の制御信号、データタップグループＡの出力信号ＴＡＰＡＤ０、６３、データタップグループＢの出力信号ＴＡＰＢＤ０、６３、データタップグループＣの出力信号ＴＡＰＣＤ０、６３、データタップグループＤの出力信号ＴＡＰＤＤ０、６３、サンプル位相Ａの部分積分結果であるタップグループＡ積分ブロック１７２９のＳ４Ａ端子への出力、サンプル位相Ｂの部分積分結果であるタップグループＢ積分ブロック１７３０のＳ４Ｂ端子への出力、サンプル位相Ｃの部分積分結果であるタップグループＣ積分ブロック１７３１のＳ４Ｃ端子への出力、サンプル位相Ｄの部分積分結果であるタップグループＤ積分ブロック１７３２のＳ４Ｄ端子への出力をそれぞれ示すタイミングチャートである。

４倍オーバーサンプル設定時のタップグループの入力経路選択信号の値は、Ｂが１、Ｃが１、Ｄが１である。データタップグループＡへのデータシフトクロック信号Ａは、入力データのサンプル位相Ａが確定しているタイミングで立ち上がり、入力データはデータタップグループＡのレジスタに取り込まれ、保持データはシフトされる。

同様に、データタップグループＢへのデータシフトクロック信号Ｂは、入力データのサンプル位相Ｂが確定しているタイミングで立ち上がり、入力データはデータタップグループＢのレジスタに取り込まれ、保持データはシフトされる。データタップグループＣへのデータシフトクロック信号Ｃは、入力データのサンプル位相Ｃが確定しているタイミングで立ち上がり、入力データはデータタップグループＣのレジスタに取り込まれ、保持データはシフトされる。データタップグループＤへのデータシフトクロック信号Ｄは、入力データのサンプル位相Ｄが確定しているタイミングで立ち上がり、入力データはデータタップグループＤのレジスタに取り込まれ、保持データはシフトされる。

タップグループＡのデータシフトレジスタで順次シフトされた結果、Ｓ４Ａ端子からＴ１のタイミングでサンプル位相Ａの０〜６３番目までの積分結果がＳＡ０として出力され、Ｔ２のタイミングでサンプル位相Ａの１〜６４番目までの積分結果がＳＡ１として出力される。

同様に、タップグループＢに関しては、Ｓ４Ｂ端子からＴ３のタイミングでサンプル位相Ｂの０〜６３番目までの積分結果がＳＢ０として出力され、タップグループＣに関しては、Ｓ４Ｃ端子からＴ４のタイミングでサンプル位相Ｃの０〜６３番目までの積分結果がＳＣ０として出力され、タップグループＤに関しては、Ｓ４Ｄ端子からＴ５のタイミングでサンプル位相Ｄの０〜６３番目までの積分結果がＳＤ０として出力される。

図１９は、２倍オーバーサンプル設定時の制御信号、データタップグループＡの出力信号ＴＡＰＡＤ０、６３、データタップグループＢの出力信号ＴＡＰＢＤ０、６３、データタップグループＣの出力信号ＴＡＰＣＤ０、６３、データタップグループＤの出力信号ＴＡＰＤＤ０、６３、サンプル位相Ａの部分積分結果であるタップグループＡ−Ｂ加算回路１７３３のＳ２Ａ端子への出力、サンプル位相Ｃの部分積分結果であるタップグループＣ−Ｄ加算回路１７３４のＳ２Ｃ端子への出力をそれぞれ示すタイミングチャートである。

２倍オーバーサンプル設定時のタップグループの入力経路選択信号の値は、Ｂが０、Ｃが１、Ｄが０である。データタップグループＡ、Ｂへのデータシフトクロック信号Ａ、Ｂは、入力データのサンプル位相Ａ、Ｂが確定しているタイミングで立ち上がり、入力データはデータタップグループＡのレジスタに取り込まれ、データタップグループＡからＢへデータはシフトされる。

同様に、データタップグループＣ、Ｄへのデータシフトクロック信号Ｃ、Ｄは、入力データのサンプル位相Ｃ、Ｄが確定しているタイミングで立ち上がり、入力データはデータタップグループＣのレジスタに取り込まれ、データタップグループＣからＤへデータはシフトされる。

タップグループＡ、Ｂのデータシフトレジスタで順次シフトされた結果、Ｓ２Ａ端子からＴ１のタイミングでサンプル位相Ａの０〜１２７番目までの積分結果がＳＡ０として出力され、Ｔ２のタイミングでサンプル位相Ａの１〜１２８番目までの積分結果がＳＡ１として出力される。同様に、タップグループＣ、Ｄに関しては、Ｓ２Ｃ端子からＴ３のタイミングでサンプル位相Ｃの０〜１２７番目までの積分結果がＳＣ０として出力される。

図２０は、１倍オーバーサンプル設定時の制御信号、データタップグループＡの出力信号ＴＡＰＡＤ０、６３、データタップグループＢの出力信号ＴＡＰＢＤ０、６３、データタップグループＣの出力信号ＴＡＰＣＤ０、６３、データタップグループＤの出力信号ＴＡＰＤＤ０、６３、サンプル位相Ａの積分結果であるタップグループＡ−Ｂ−Ｃ−Ｄ加算回路１７３５のＳ１端子への出力をそれぞれ示すタイミングチャートである。

１倍オーバーサンプル設定時のタップグループの入力経路選択信号の値は、Ｂが０、Ｃが０、Ｄが０である。データタップグループＡ、Ｂ、Ｃ、Ｄへのデータシフトクロック信号Ａ、Ｂ、Ｃ、Ｄは、入力データのサンプル位相Ａが確定しているタイミングで立ち上がり、入力データはデータタップグループＡのレジスタに取り込まれ、データタップグループＡからＢへ、データタップグループＢからＣへ、データタップグループＣからＤへとデータはシフトされる。

タップグループＡ、Ｂ、Ｃ、Ｄのシフトレジスタで順次シフトされた結果、Ｓ１端子からＴ１のタイミングでサンプル位相Ａの０〜２５５番目までの積分結果がＳＡ０として出力され、Ｔ２のタイミングでサンプル位相Ａの１〜２５６番目までの積分結果がＳＡ１として出力される。

図２１は、図１８、１９、２０で示した各オーバーサンプル設定時の部分積分結果から１シンボル分の相関結果である遅延プロファイルを作成する過程を示すタイミングチャートである。本実施の形態のマッチトフィルタ回路の各オーバーサンプル設定時の遅延プロファイルを作成する過程は、図１５を用いて説明した実施の形態１の場合と同じであるので、説明を省略する。

本実施の形態のマッチトフィルタ回路は、データシフトレジスタのシフト制御をそれぞれのサンプル位相のクロックで行っているため、実施の形態１のマッチトフィルタ回路に比べて消費電力をさらに削減することができる。

なお、図１７に示すマッチトフィルタ回路１７００において、オーバーサンプル数設定が４倍、２倍、１倍のときにサーチ窓幅がそれぞれ１／４シンボル、１／２シンボル、１シンボルとなっている組み合わせは、その他の組み合わせであっても同様の考え方で対応可能である。

（実施の形態３）
図２２は、本発明の実施の形態３に係るマッチトフィルタ回路の４倍、２倍、１倍オーバーサンプルそれぞれの設定において、遅延プロファイルを生成する過程のデータとレプリカコードのシフト方法を示したものである。

図２２の左側には、各オーバーサンプル設定時に入力される受信データとレプリカコードが、右側には、各オーバーサンプル設定時に選択されるデータおよびレプリカコードの経路と、受信データおよびレプリカコードがそれぞれのレジスタに一通り格納された状態が示されている。

データタップグループＡ〜Ｄと、コードタップグループＡ〜Ｄに対するデータおよびレプリカコードの入力経路は、いずれのオーバーサンプル設定時にも、ＤＩ入力端子およびＣＩ入力端子からデータおよびレプリカコードが入力されるように固定されている。

４倍オーバーサンプル設定時には、受信データがＡ０、Ｂ０、Ｃ０、Ｄ０、Ａ１、Ｂ１・・・という順番で入力され、受信データ（Ａ０、Ｂ０、Ｃ０、Ｄ０）に対応するレプリカコードはＣＯ０となり、（Ａ１、Ｂ１、Ｃ１、Ｄ１）に対応するレプリカコードはＣＯ１・・・となり、図示するようにデータタップグループＡ〜ＤおよびコードタップグループＡ〜Ｄに割り振られる。

その結果、データタップグループＡおよびコードタップグループＡにはサンプル位相Ａの受信データとそれに対応するレプリカコードが、データタップグループＢおよびコードタップグループＢにはサンプル位相Ｂの受信データとそれに対応するレプリカコードが、データタップグループＣおよびコードタップグループＣにはサンプル位相Ｃの受信データとそれに対応するレプリカコードが、データタップグループＤおよびコードタップグループＤにはサンプル位相Ｄの受信データとそれに対応するレプリカコードがそれぞれ割り振られ、各データタップグループのレジスタに格納された受信データは１／４シンボル長分となる。

２倍オーバーサンプル設定時には、受信データがＡ０、Ｃ０、Ａ１、Ｃ１、Ａ２、Ｃ２・・・という順番で入力され、受信データ（Ａ０、Ｃ０）に対応するレプリカコードはＣＯ０となり、（Ａ１、Ｃ１）に対応するレプリカコードはＣＯ１・・・となり、図示するようにデータタップグループＡ〜ＤおよびコードタップグループＡ〜Ｄに割り振られる。

その結果、データタップグループＡ、ＢおよびコードタップグループＡ、Ｂにはサンプル位相Ａの受信データとそれに対応するレプリカコードが、データタップグループＣ、ＤおよびコードタップグループＣ、Ｄにはサンプル位相Ｃの受信データとそれに対応するレプリカコードがそれぞれ巡回的に割り振られ、各データタップグループのレジスタに格納された受信データは１／２シンボル長分となる。

１倍オーバーサンプル設定時には、受信データがＡ０、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５・・・という順番で入力され、受信データＡ０に対応するレプリカコードはＣＯ０、Ａ１に対応するレプリカコードはＣＯ１・・・となり、図示するようにデータタップグループＡ〜ＤおよびコードタップグループＡ〜Ｄに割り振られる。

その結果、データタップグループＡ、Ｂ、Ｃ、ＤおよびコードタップグループＡ、Ｂ、Ｃ、Ｄにはサンプル位相Ａの受信データとそれに対応するレプリカコードがそれぞれ巡回的に割り振られ、各データタップグループのレジスタに格納された受信データは１シンボル長分となる。

ここで、実施の形態１の図１１のマッチトフィルタ回路と、本実施の形態の図２２のマッチトフィルタ回路における、各オーバーサンプル設定時のデータおよびレプリカコードのシフト内容を比較する。

４倍オーバーサンプル設定時には、データタップグループＡ〜ＤおよびコードタップグループＡ〜Ｄのシフト経路が同じであるため、シフトする内容は同じである。

２倍オーバーサンプル設定時には、データタップグループＡ〜ＤおよびコードタップグループＡ〜Ｄのシフト経路は、図１１のマッチトフィルタ回路では、タップグループＡからタップグループＢへ、タップグループＣからタップグループＤへと接続されているのに対して、図２２のマッチトフィルタ回路では、タップグループＡ、Ｂ、Ｃ、Ｄが独立してシフトする構成となっており、ある瞬間にシフトされるレジスタの数が図１１の場合に比べて１／２になっている。

１倍オーバーサンプル設定時には、データタップグループＡ〜ＤおよびコードタップグループＡ〜Ｄのシフト経路は、図１１のマッチトフィルタ回路では、タップグループＡからＢへ、タップグループＢからＣへ、タップグループＣからＤへと接続されているのに対して、図２２のマッチトフィルタ回路ではタップグループＡ、Ｂ、Ｃ、Ｄが独立してシフトする構成となっており、ある瞬間にシフトされるレジスタの数が図１１の場合に比べて１／４になっている。

従って、本実施の形態のマッチトフィルタ回路は実施の形態１のマッチトフィルタ回路に比べて、より低消費電力で動作させることが可能である。なお、本実施の形態では図７および図１１に示した入力経路選択手段を省略しても良い。

本発明のマッチトフィルタ回路および相関演算方法は、データシフトレジスタ手段とコードシフトレジスタ手段をオーバーサンプル倍数個のグループに分割制御し、グループ毎にそれぞれ異なるオーバーサンプル位相のデータ入力しシフトさせることにより、オーバーサンプル数設定を低くした場合に回路資源を最大に活用してタップ数を多くすることができ、サーチ窓幅を広く設定することが可能となり、より柔軟にシステムが要求する機能に応えることができるという効果、同時にシフト動作するシフトレジスタ数を減らすことで消費電力を低減できるため、システムの低消費電力化を図ることができ、端末装置の場合は、さらなるバッテリー駆動時間の延長を図ることができ、また基地局装置においては、高集積にチャンネル実装されるシステム全体の消費電力を削減することができるという効果を有し、スペクトル拡散通信方式の同期確立処理等で使用されるマッチトフィルタ回路およびその相関演算方法等として有用である。

従来のマッチトフィルタ回路の構成例を示すブロック図 従来のマッチトフィルタ回路のサーチ窓幅を説明するタイミングチャート 従来のマッチトフィルタ回路の４倍オーバーサンプル設定時における動作を示すタイミングチャート 従来のマッチトフィルタ回路の２倍オーバーサンプル設定時における動作を示すタイミングチャート 従来のマッチトフィルタ回路の１倍オーバーサンプル設定時における動作を示すタイミングチャート 従来のマッチトフィルタ回路における各オーバーサンプル設定時の部分積分結果から遅延プロファイルを作成する過程を示すタイミングチャート 本発明の実施の形態１に係るマッチトフィルタ回路の構成を示すブロック図 本発明の実施の形態１に係るマッチトフィルタ回路の４倍オーバーサンプル設定時の処理とサーチ窓幅を説明するタイミングチャート 本発明の実施の形態１に係るマッチトフィルタ回路の２倍オーバーサンプル設定時の処理とサーチ窓幅を説明するタイミングチャート 本発明の実施の形態１に係るマッチトフィルタ回路の１倍オーバーサンプル設定時の処理とサーチ窓幅を説明するタイミングチャート 本発明の実施の形態１に係るマッチトフィルタ回路の各オーバーサンプル設定時のデータとレプリカコードのシフト方法を示す図 本発明の実施の形態１に係るマッチトフィルタ回路の４倍オーバーサンプル設定時の動作を示すタイミングチャート 本発明の実施の形態１に係るマッチトフィルタ回路の２倍オーバーサンプル設定時の動作を示すタイミングチャート 本発明の実施の形態１に係るマッチトフィルタ回路の１倍オーバーサンプル設定時の動作を示すタイミングチャート 本発明の実施の形態１に係るマッチトフィルタ回路における各オーバーサンプル設定時の部分積分結果から遅延プロファイルを作成する過程を示すタイミングチャート 本発明の実施の形態１に係るマッチトフィルタ回路のオーバーサンプル設定とサーチ窓幅の関係を示す図 本発明の実施の形態２に係るマッチトフィルタ回路の構成を示すブロック図 本発明の実施の形態２に係るマッチトフィルタ回路の４倍オーバーサンプル設定時の動作を示すタイミングチャート 本発明の実施の形態２に係るマッチトフィルタ回路の２倍オーバーサンプル設定時の動作を示すタイミングチャート 本発明の実施の形態２に係るマッチトフィルタ回路の１倍オーバーサンプル設定時の動作を示すタイミングチャート 本発明の実施の形態２に係るマッチトフィルタ回路における各オーバーサンプル設定時の部分積分結果から遅延プロファイルを作成する過程を示すタイミングチャート 本発明の実施の形態３に係るマッチトフィルタ回路の各オーバーサンプル設定時のデータとレプリカコードのシフト方法を示す図 ＣＤＭＡ方式の受信装置の一般的な要部構成を示すブロック図

符号の説明

１００、７００、１７００ マッチトフィルタ回路
１０１、７０１、１７０１ データシフトレジスタ部
１０２、７０２、１７０２ 複素乗算部
１０３、７０３、１７０３ コードシフトレジスタ部
１０４ 累積加算部
１０５、７０６、１７０６ ＲＡＭ部
１０６〜１０９ タップレジスタ部
１１０〜１１３、７１４、７１５、１７１４、１７１５ データレジスタ回路
１１４、７１８、１７１６ 複素乗算回路
１１５、７２６、７２７、１７２４、１７２５ コードレジスタ部
１１６、７２８、１７２６ コードシフトレジスタ回路
１１７、７３１、１７２８ コード保持／更新選択回路
１１８、７３０、１７２７ コード保持レジスタ回路
７０４、１７０４ 積分ブロック
７０５、１７０５ 累積加算回路
７０７、１７０７ データタップグループＡ部
７０８、１７０８ データタップグループＢ部
７０９、１７０９ データタップグループＣ部
７１０、１７１０ データタップグループＤ部
７１１、１７１１ データタップグループＢ入力経路選択回路
７１２、１７１２ データタップグループＣ入力経路選択回路
７１３、１７１３ データタップグループＤ入力経路選択回路
７１６、７１７ レジスタデータ保持／シフト選択回路
７１９、１７１７ コードタップグループＡ部
７２０、１７１８ コードタップグループＢ部
７２１、１７１９ コードタップグループＣ部
７２２、１７２０ コードタップグループＤ部
７２３、１７２１ コードタップグループＢ入力経路選択回路
７２４、１７２２ コードタップグループＣ入力経路選択回路
７２５、１７２３ コードタップグループＤ入力経路選択回路
７２９ コード保持／シフト選択回路
７３２、１７２９ タップグループＡ積分ブロック
７３３、１７３０ タップグループＢ積分ブロック
７３４、１７３１ タップグループＣ積分ブロック
７３５、１７３２ タップグループＤ積分ブロック
７３６、１７３３ タップグループＡ−Ｂ加算回路
７３７、１７３４ タップグループＣ−Ｄ加算回路
７３８、１７３５ タップグループＡ−Ｂ−Ｃ−Ｄ加算回路
２３０１ 受信アンテナ
２３０２ 高周波信号処理部
２３０３ Ａ／Ｄ変換器
２３０４ 復調器
２３０５ 復号器
２３０６ ＣＯＤＥＣ部
２３０７ マッチトフィルタ

Claims (13)

1. 外部からの受信データおよび拡散コードを入力し外部からのオーバーサンプル設定に基づき動作するマッチトフィルタ回路であって、
   前記受信データを入力し所定のオーバーサンプル位相のデータを蓄積かつシフトする第１のデータシフトレジスタ手段と、前記受信データまたは前記第１のデータシフトレジスタ手段の最終段のシフト出力を前記オーバーサンプル設定に基づき選択する第１のデータ入力経路選択手段と、前記第１のデータ入力経路選択手段の出力を入力し所定のオーバーサンプル位相のデータを蓄積かつシフトする第２のデータシフトレジスタ手段と、前記受信データまたは前記第２のデータシフトレジスタ手段の最終段のシフト出力を前記オーバーサンプル設定に基づき選択する第２のデータ入力経路選択手段と、前記第２のデータ入力経路選択手段の出力を入力し所定のオーバーサンプル位相のデータを蓄積かつシフトする第３のデータシフトレジスタ手段と、前記受信データまたは前記第３のデータシフトレジスタ手段の最終段のシフト出力を前記オーバーサンプル設定に基づき選択する第３のデータ入力経路選択手段と、前記第３のデータ入力経路選択手段の出力を入力し所定のオーバーサンプル位相のデータを蓄積かつシフトする第４のデータシフトレジスタ手段と、
   前記拡散コードを入力し前記第１のデータシフトレジスタ手段に対応する拡散コードを蓄積かつシフトする第１のコードシフトレジスタ手段と、前記拡散コードまたは前記第１のコードシフトレジスタ手段の最終段のシフト出力を前記オーバーサンプル設定に基づき選択する第１のコード入力経路選択手段と、前記第１のコード入力経路選択手段の出力を入力し前記第２のデータシフトレジスタ手段に対応する拡散コードを蓄積かつシフトする第２のコードシフトレジスタ手段と、前記拡散コードまたは前記第２のコードシフトレジスタ手段の最終段のシフト出力を前記オーバーサンプル設定に基づき選択する第２のコード入力経路選択手段と、前記第２のコード入力経路選択手段の出力を入力し前記第３のデータシフトレジスタ手段に対応する拡散コードを蓄積かつシフトする第３のコードシフトレジスタ手段と、前記拡散コードまたは前記第３のコードシフトレジスタ手段の最終段のシフト出力を前記オーバーサンプル設定に基づき選択する第３のコード入力経路選択手段と、前記第３のコード入力経路選択手段の出力を入力し前記第４のデータシフトレジスタ手段に対応する拡散コードを蓄積かつシフトする第４のコードシフトレジスタ手段と、
   前記第１のデータシフトレジスタ手段の出力と前記第１のコードシフトレジスタ手段の出力を用いて逆拡散演算と積分演算を行う第１の逆拡散積分演算手段と、前記第２のデータシフトレジスタ手段の出力と前記第２のコードシフトレジスタ手段の出力を用いて逆拡散演算と積分演算を行う第２の逆拡散積分演算手段と、前記第３のデータシフトレジスタ手段の出力と前記第３のコードシフトレジスタ手段の出力を用いて逆拡散演算と積分演算を行う第３の逆拡散積分演算手段と、前記第４のデータシフトレジスタ手段の出力と前記第４のコードシフトレジスタ手段の出力を用いて逆拡散演算と積分演算を行う第４の逆拡散積分演算手段と、
   前記第１の逆拡散積分演算手段の出力と前記第２の逆拡散積分演算手段の出力を加算する第１の加算手段と、前記第３の逆拡散積分演算手段の出力と前記第４の逆拡散積分演算手段の出力を加算する第２の加算手段と、前記第１の加算手段の出力と前記第２の加算手段の出力を加算する第３の加算手段と、
   前記第１の逆拡散積分演算手段の出力と前記第２の逆拡散積分演算手段の出力と前記第３の逆拡散積分演算手段の出力と前記第４の逆拡散積分演算手段の出力と前記第１の加算手段の出力と前記第２の加算手段の出力と前記第３の加算手段の出力を入力し前記オーバーサンプル設定に基づき累積加算を行う累積加算手段と、
   前記累積加算手段が出力する累積加算データを一時格納する記憶手段と、
   を有するマッチトフィルタ回路。
2. 外部からの受信データおよび拡散コードを入力し外部からのオーバーサンプル設定に基づき動作するマッチトフィルタ回路であって、
   前記受信データを入力し所定のオーバサンプル位相のデータを蓄積かつシフトするＮ（Ｎは２以上の自然数）個のデータシフトレジスタ手段と、
   前記受信データまたは前段のデータシフトレジスタ手段の最終段のシフト出力を前記オーバサンプル設定に基づき選択し、後段のデータシフトレジスタ手段へ出力するＮ−１個のデータ入力経路選択手段と、
   前記拡散コードを入力し前記データシフトレジスタ手段に対応する拡散コードを蓄積かつシフトするＮ個のコードシフトレジスタ手段と、
   前記拡散コードまたは前段のコードシフトレジスタ手段の最終段のシフト出力を前記オーバサンプル設定に基づき選択し、後段のコードシフトレジスタ手段へ出力するＮ−１個のコード入力経路選択手段と、
   前記データシフトレジスタ手段の出力と前記コードシフトレジスタ手段の出力を用いて逆拡散と積分演算を行うＮ個の逆拡散積分演算手段と、
   前記逆拡散積分演算手段の出力を加算するＮ−１個の加算手段と、
   前記逆拡散積分演算手段の出力と前記加算手段の出力を入力し前記オーバーサンプル設定に基づき累積加算を行う累積加算手段と、
   前記累積加算手段が出力する累積加算データを一時格納する記憶手段と、
   を有するマッチトフィルタ回路。
3. 前記データシフトレジスタ手段および前記コードシフトレジスタ手段がそれぞれ前記オーバーサンプル倍数個のグループに分割制御され、
   前記データ入力経路選択手段は、前記グループの先頭位置のデータシフトレジスタ部分の前段にある場合はそれぞれ前記受信データを選択し、前記グループの先頭位置のデータシフトレジスタ部分の前段にない場合はそれぞれの前段の前記データシフトレジスタ手段の最終段のシフト出力または前記受信データを選択し、
   前記コード入力経路選択手段は、前記グループの先頭位置のデータシフトレジスタ部分の前段にある場合はそれぞれ前記拡散コードを選択し、前記グループの先頭位置のコードシフトレジスタ部分の前段にない場合はそれぞれの前段の前記コードシフトレジスタ手段の最終段のシフト出力または前記受信コードを選択し、
   各グループ毎にそれぞれ異なるオーバーサンプル位相の前記受信データが前記データシフトレジスタ手段にシフト入力され、各グループ毎に前記データシフトレジスタ手段に対応する前記拡散コードをが記コードシフトレジスタ手段にシフト入力される請求項１または２記載のマッチトフィルタ回路。
4. 前記データシフトレジスタ手段および前記コードシフトレジスタ手段がそれぞれ前記オーバーサンプル倍数個のグループに分割制御され、
   前記データ入力経路選択手段はそれぞれ前記受信データを選択し、前記コード入力経路選択手段はそれぞれ前記拡散コードを選択し、
   各グループ毎にそれぞれ異なるオーバーサンプル位相の前記受信データが前記データシフトレジスタ手段に巡回的に割り振るように入力され、各グループ毎に前記データシフトレジスタ手段に対応する前記拡散コードが前をコードシフトレジスタ手段に巡回的に割り振るように入力される請求項１または２記載のマッチトフィルタ回路。
5. 前記データシフトレジスタ手段が前記オーバーサンプル設定の最大倍数個のグループに分割制御され、各グループ毎に異なる位相のクロック信号が前記データシフトレジスタ手段に付与される請求項１または２記載のマッチトフィルタ回路。
6. 外部からの受信データおよび拡散コードを入力し外部からのオーバーサンプル設定に基づき動作するマッチトフィルタ回路であって、
   前記受信データを入力し所定のオーバサンプル位相のデータを蓄積かつシフトするＮ（Ｎは２以上の自然数）個のデータシフトレジスタ手段と、前記拡散コードを入力し前記データシフトレジスタ手段に対応する拡散コードを蓄積かつシフトするＮ個のコードシフトレジスタ手段と、前記データシフトレジスタ手段の出力と前記コードシフトレジスタ手段の出力を用いて逆拡散と積分演算を行うＮ個の逆拡散積分演算手段と、前記逆拡散積分演算手段の出力を加算するＮ−１個の加算手段と、前記逆拡散積分演算手段の出力と前記加算手段の出力を入力し前記オーバーサンプル設定に基づき累積加算を行う累積加算手段と、前記累積加算手段が出力する累積加算データを一時格納する記憶手段と、を有し、
   前記Ｎ個のデータシフトレジスタ手段および前記Ｎ個のコードシフトレジスタ手段がそれぞれ前記オーバーサンプル倍数個のグループに分割制御され、
   前記グループ毎にそれぞれ異なるオーバーサンプル位相の前記受信データが前記データシフトレジスタ手段に巡回的に割り振るように入力され、前記グループ毎に前記データシフトレジスタ手段に対応する前記拡散コードが前記コードシフトレジスタ手段に巡回的に割り振るように入力されるマッチトフィルタ回路。
7. 複数のデータシフトレジスタ手段およびコードシフトレジスタ手段を有するマッチトフィルタ回路を用いたオーバーサンプルされたデータおよびコードの相関演算方法であって、
   前記データシフトレジスタ手段および前記コードシフトレジスタ手段をそれぞれオーバーサンプル倍数個のグループに分割し、
   各グループ毎にそれぞれ異なるオーバーサンプル位相の前記データを前記データシフトレジスタ手段にシフト入力し、各グループ毎に前記データシフトレジスタ手段に対応する前記コードを前記コードシフトレジスタ手段にシフト入力して相関演算を行う相関演算方法。
8. 複数のデータシフトレジスタ手段およびコードシフトレジスタ手段を有するマッチトフィルタ回路を用いたオーバーサンプルされたデータおよびコードの相関演算方法であって、
   前記データシフトレジスタ手段および前記コードシフトレジスタ手段をそれぞれオーバーサンプル倍数個のグループに分割し、
   各グループ毎にそれぞれ異なるオーバーサンプル位相の前記データを前記データシフトレジスタ手段に巡回的に割り振るようにシフト入力し、前記グループ毎に前記データシフトレジスタ手段に対応する前記コードを前記コードシフトレジスタ手段に巡回的に割り振るようにシフト入力して相関演算を行う相関演算方法。
9. 請求項１から６のいずれか一項記載のマッチトフィルタ回路を備え、もしくは請求項７または８記載の相関演算方法を実施することにより、同期獲得または同期追従を行うＣＤＭＡ受信装置。
10. 請求項１から６のいずれか一項記載のマッチトフィルタ回路を備え、もしくは請求項７または８記載の相関演算方法を実施することにより、スペクトラム拡散変調信号の同期獲得で獲得した同期タイミングに基づいて制御を行う移動体通信基地局装置。
11. 請求項１から６のいずれか一項記載のマッチトフィルタ回路を備え、もしくは請求項７または８記載の相関演算方法を実施することにより、スペクトラム拡散変調信号の同期獲得で獲得した同期タイミングに基づいて制御を行う移動体通信端末装置。
12. 請求項１０記載の移動体通信基地局装置を用いて通信制御を行う移動体通信システム。
13. 請求項１１記載の移動体通信端末装置を用いて通信制御を行う移動体通信システム。

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