JP2001094471A - 受信機 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力を低減すると共に回路規模の増大し
ない受信機を提供することを目的とする。 【解決手段】 拡散コードにより拡散された受信データ
と逆拡散コードとを乗算して、相関値を求めるマッチド
フィルタを有する受信機において、マッチドフィルタ
は、第１クロック周期をｎ（ｎ≧２）個のサンプル区間
に分割し、各サンプル区間毎に受信データをサンプリン
グしてｎ個のサンプル受信データを出力するデマルチプ
レクサと、各サンプル受信データを第１クロック周期で
シフト動作をするｎ個のｍ（ｍ≧２）段シフトレジスタ
と、選択信号に基いてｎ個のｍ段シフトレジスタの各段
のｎ個の出力データを選択するｍ個のセレクタと、各セ
レクタの出力データと逆拡散コードを乗算する乗算器
と、各サンプル区間に該当するサンプル受信データが出
力されるシフトレジスタの出力の選択を指示する選択信
号を生成するセレクタ制御部とを具備して構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＤＭＡ(Code Di
vision Multiple Access)移動通信システムにおける同
期追従を行う受信機に関し、特に、マッチドフィルタの
低消費電力化及び回路構成の簡略化に関する。

【０００２】

【従来の技術】ＣＤＭＡ方式は、送信側で、一定のビッ
トレート（チップレート）で、９０゜位相のずれたＩ，
Ｑチャネルの音声、データ信号等の送信データを拡散コ
ードでそれぞれスペクトル拡散をしてから合波して、送
信する。受信側で、スペクトル拡散された受信データを
拡散コードと同一の逆拡散コードで逆拡散する方式であ
る。これによって、ＣＤＭＡ方式は、周波数利用効率が
高いこと、優れた通信品質と高度な付加サービスを提供
できることの特徴を有し、世界標準方式の一つとして急
速に普及してきている。

【０００３】ＣＤＭＡ方式において、受信側は、拡散コ
ードの同期捕捉・保持をして、スペクトル拡散信号を逆
拡散して復調する必要がある。この同期捕捉・保持の方
式としてマッチドフィルタ方式がある。マッチドフィル
タ方式とは、マッチドフィルタによりＩ，Ｑチャネルの
受信データについて、各オーバサンプル周期毎に、相関
値の算出、相関値から電力変換、遅延プロフィル保持及
びパス情報検出をすることにより同期捕捉・保持をする
方式である。

【０００４】図１０は、逆拡散コードが２５６ビット、
受信データの４倍オーバサンプルをして同期捕捉をする
場合の従来のマッチドフィルタ構成図である。図１０に
示すように、従来のマッチドフィルタは、乗算器２＃ｉ
（ｉ＝１〜２５６）、それぞれが４個のフリップフロッ
プ（以下、ＦＦ）が縦続接続された４ビットシフトレジ
スタ４＃ｉ（ｉ＝１〜２５５）が縦続接続されたシフト
レジスタ、２５５個のＦＦ６＃ｉが縦続接続されたシフ
トレジスタ、２５６個のラッチ回路８＃ｉ（ｉ＝１〜２
５６）及び加算器１０を有する。

【０００５】図１１は、図１０のタイムチャートであ
る。以下、図１１を参照して、図１０の動作説明をす
る。ＦＦ６＃ｉ（ｉ＝１〜２５５）にシリアルに逆拡散
コードをロードする。逆拡散コードをＦＦ６＃ｉにロー
ドすると、コードラッチイネーブル信号を有効にして、
ＦＦ６＃ｉ（ｉ＝１〜２５５）にロードしておいた逆拡
散コード及び逆拡散コードの最終ビットをラッチ回路８
＃ｉ（ｉ＝１〜２５６）にラッチする。

【０００６】シフトレジスタ４＃ｉ中の４個の各ＦＦに
は、１６．３８４ＭＨｚ（チップレートの４倍のクロッ
ク）のクロックが入力されており、各ＦＦは、図１１に
示すように、クロックに同期して、受信データ１，２，
３…を取り込むことにより、４倍オーバーサンプリング
をする。４倍オーバサンリングされた受信データ１，
２，３…は、シフトレジスタ４＃ｉ（ｉ＝２５５〜１）
より出力される。

【０００７】乗算器２＃２５６は、シフトレジスタ４＃
２５５に入力される受信データと逆拡散コードを乗算す
る。乗算器２＃ｉ（ｉ＝２５５〜１）は、シフトレジス
タ４＃ｉ（ｉ＝２５５〜１）から出力される４倍オーバ
ーサンプリングされた受信データとラッチ回路８＃ｉか
ら出力される逆拡散コードを乗算して、加算器１０に出
力する。

【０００８】加算器１０は、乗算器２＃ｉ（ｉ＝１〜２
５６）の出力を加算して、相関値を出力する。加算器１
０が出力する相関値は、保持している逆拡散コードに対
し受信データにかかっている拡散コードとが一致する場
合に最大の値を出力する。受信データはチップレートの
４倍のクロックＣＬＫにて順次入力されていくので、出
力される相関値も４倍クロックの速度で変化する。

【０００９】この相関値がＩ，Ｑチャネルについて求め
られ電力変換される。電力変換された相関値は、各オー
バサンプル周期毎に、遅延プロファイル保持部に保持さ
れる。相関値最大の逆拡散の同期が取れたタイミングが
ＲＡＫＥ受信機に通知されて、ＲＡＫＥ受信機はそのタ
イミングでデータ復調を行う。

【００１０】

【発明が解決しようとする課題】従来のマッチドフィル
タは、ｎ倍オーバサンプリングして相関値を求める場合
は、シフトレジスタがチップレートのｎ倍のクロックで
常に動作すること、シフトレジスタを構成するＦＦがｎ
×（逆拡散コードのビット数−１）個必要でありその個
数が多いことから、消費電力が増大するという問題点が
ある。

【００１１】更に、無線基地局では、移動局の移動に伴
い最大パワーを有するアンテナの受信波を切り替えて受
信する必要がある。従来の各マッチドフィルタにて処理
できるのは１個のアンテナの受信データのみであるが、
複数のアンテナによる受信波の遅延プロファイル取得を
同時に行う必要があり、各移動局について、複数のマッ
チドフィルタを持つ必要がある。しかし、マッチドフィ
ルタを複数個持つことは、回路規模の増大及び消費電力
の増大を招くという問題がある。

【００１２】本発明はこのような点を鑑みてなされたも
のであり、消費電力を低減すると共に回路規模の増大を
抑制することのできる受信機を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】図１は本発明の原理図で
ある。図１に示すように、受信機に設けられたマッチド
フィルタ１４は、第１クロック周期をｎ（ｎ≧２）個の
サンプル区間に分割し、各サンプル区間毎に受信データ
をサンプリングしてｎ個のサンプル受信データを出力す
るデマルチプレクサ１６と、各サンプル受信データを第
１クロック周期でシフト動作をするｎ個のｍ（ｍ≧２）
段シフトレジスタ１８＃ｉ（ｉ＝１〜ｎ）とを具備す
る。

【００１４】選択信号に基いてｎ個のｍ段シフトレジス
タ１８＃ｉ（ｉ＝１〜ｎ）の各段のｎ個の出力データか
ら１個を選択するｍ個のセレクタ２０＃ｉ（ｉ＝１〜
ｍ）と、各セレクタ２０＃ｉの出力データと逆拡散コー
ドを乗算する少なくともｍ個の乗算器２２＃ｉ（ｉ＝１
〜ｍ）と、サンプル区間毎に選択を切り替えて、該サン
プル区間に該当するサンプル受信データが出力されるシ
フトレジスタ１８＃ｉの出力の選択を指示する選択信号
を生成するセレクタ制御部２４とを具備する。

【００１５】以上のような構成によれば、受信機で受信
された拡散コードで拡散された受信データの各第１クロ
ック周期（例えば、チップレート）をｎ倍オーバサンプ
リングするために、ｎ個のサンプル区間に分割する。デ
マルチプレクサ１６は、各第１クロック周期中の各サン
プル区間に含まれる受信データをサンプリングして、各
第１クロック周期毎に、ｎ個のサンプル受信データをパ
ラレルに出力する。

【００１６】シフトレジスタ１８＃ｉ（ｉ＝１〜ｎ）
は、第１クロック周期に等しい周期でサンプル受信デー
タのシフト動作をする。この各シフトレジスタ１８＃ｉ
の動作クロックは、第１クロック周期であって、サンプ
ル区間の周期ではないので、シフトレジスタ１８＃ｉの
消費電流を低減させることができる。セレクタ制御部２
４は、ｎ個のシフトレジスタ１８＃ｉ（ｉ＝１〜ｎ）の
各段の出力データに対して、各第１クロック周期毎に、
その第１クロック周期に含まれるサンプル区間に対応す
る出力データを選択するよう指示する選択信号を出力す
る。

【００１７】セレクタ２０＃ｉ（ｉ＝１〜ｍ）は、選択
信号に従って、ｎ個の出力データから１個の出力データ
を選択する。これにより、各セレクタ２０＃ｉからは、
各サンプル区間に含まれる受信データが順次出力され
る。乗算器２２＃ｉ（ｉ＝１〜ｍ）は、セレクタ２０＃
ｉの出力データの逆拡散コードを乗算する。これにより
相関値が求められる。

【００１８】

【発明の実施の形態】第１実施形態 図２は本発明の第１実施形態による受信機の構成図であ
る。この受信機は、ＣＤＭＡ通信システムにおいて、各
移動局や無線基地局に設けられる。図２に示すように、
この受信機は、アンテナ３０、バンドパスフィルタ（Ｂ
ＰＦ）３２、ＬＮＡ３４、ミキサ３６＃１，３６＃２、
局発信号生成部３８、９０゜移相器４０、Ａ／Ｄ変換器
４２＃１，４２＃２、マッチドフィルタ４４＃１，４４
＃２、逆拡散コード生成部４６、電力変換部４８、遅延
プロフィル保持部５０、パス情報検出部５２及びＲＡＫ
Ｅ受信機５４を具備する。

【００１９】アンテナ３０は、無線電波を受信する。Ｂ
ＰＦ３２は、ＣＤＭＡ帯域、例えば、２０ＧＨｚの帯域
の受信波を受信する。ＬＮＡ３４は、ＣＤＭＡ帯域の受
信信号の低雑音増幅をする。局発信号生成部３８は、ス
ペクトル拡散信号をベースバンド信号に周波数変換をす
るための局発信号を生成する。９０゜移相器４０は、局
発信号を９０゜位相回転する。

【００２０】ミキサ３６＃１は、スペクトル拡散信号と
局発信号を乗算して、Ｉチャネルのベースバンド信号に
周波数変換をする。ミキサ３６＃２は、９０゜位相回転
された局発信号とスペクトル拡散信号を乗算して、Ｑチ
ャネルのベースバンド信号に周波数変換をする。Ａ／Ｄ
変換部４２＃１，４２＃２は、ミキサ３６＃１，３６＃
２の出力されるＩ，Ｑチャネルの信号を４ビットの受信
データに変換する。

【００２１】図３は、図２中のマッチドフィルタ４４＃
１，４４＃２の構成図であり、図１０中の構成要素と実
質的に同一の構成要素には同一の符号を付している。こ
のマッチドフィルタ４４＃１，４４＃２は、逆拡散コー
ドが２５６ビット、４倍オーバサンプル周波数で相関値
を算出する場合の構成例である。

【００２２】マッチドフィルタ４４＃１，４４＃２は同
一構成であり、図３に示すように、２５６個の乗算器２
＃ｉ（ｉ＝２５６〜１）、２５５個のＦＦ６＃ｉ（ｉ＝
２５５〜１）、２５６個のラッチ回路８＃ｉ（ｉ＝２５
６〜１）、加算器１０、ＤＭＵＸ回路６０、２ｂｉｔカ
ウンタ６２、２５６個の４−１ＳＥＬ６４＃ｉ（ｉ＝２
５６〜１）、２５５個のＦＦ６６＃ｉ（ｉ＝２５５〜
１）、２５５個のＦＦ６８＃ｉ（ｉ＝２５５〜１）、２
５５個のＦＦ７０＃ｉ（ｉ＝２５５〜１）及び２５５個
のＦＦ７２＃ｉ（ｉ＝２５５〜１）を具備する。

【００２３】図４は、図３中のＤＭＵＸ回路６０の構成
図である。図５は、図４のタイムチャートである。図４
に示すように、ＤＭＵＸ回路６０は、イネーブル生成回
路８０及び７個のＦＦ８２＃ｉ（ｉ＝１〜７）を有す
る。イネーブル生成回路８０は、図５に示すように、チ
ップレートの周波数（４．０９６ＭＨｚ）の４倍オーバ
サンプル周波数（１６．３８４ＭＨｚ）のクロックＣＬ
Ｋに同期して、各イネーブル信号ｅｎｉ（ｉ＝１〜４）
の周期がチップレートに等しく且つイネーブル信号ｅｎ
（ｉ＋１）の位相がイネーブル信号ｅｎｉの位相よりも
クロックＣＬＫの１周期だけ遅れたイネーブル信号ｅｎ
ｉを出力する。

【００２４】尚、本実施形態では、４倍オーバサンプル
の場合を示しているが、任意のｎ（ｎ≧２）倍オーバサ
ンプルの場合は、周期がチップレートに等しく且つイネ
ーブル信号ｅｎ（ｉ＋１）の位相がイネーブル信号ｅｎ
ｉよりもチップレートの周期の１／ｎ倍の周期だけ遅れ
たｎ個のイネーブル信号ｅｎｉとすれば良い。

【００２５】ＦＦ８２＃ｉ（ｉ＝１〜４）には、チップ
レートが４．９０６ＭＨｚの受信データ１，２，３…及
びイネーブル信号ｅｎｉが入力される。尚、図５中の受
信データ１，２，３，…は４倍オーバサンプリング受信
データを示す。ＦＦ８２＃ｉ（ｉ＝１〜４）は、イネー
ブル信号ｅｎｉ（ｉ＝１〜４）に従って、例えば、図５
に示すように、イネーブル信号ｅｎｉの立下りのタイミ
ングで、受信データをラッチする。

【００２６】イネーブル信号ｅｎｉの周期がチップレー
トの周期に等しいこと、イネーブルｅｎ（ｉ＋１）がイ
ネーブルｅｎｉよりもクロックＣＬＫの１周期だけ遅れ
ていることから、ＦＦ８２＃ｉ（ｉ＝１〜４）は、４倍
オーバサンプリングデータ４個に１個、即ち、１チップ
レートの周期をオーバサンプル数のサンプル区間に分割
したときの該当するサンプル区間のオーバサンプル受信
データをラッチする。

【００２７】図５に示すように、ＦＦ８２＃１はチップ
レートの周期の１番目のサンプル区間の受信データ１，
５，９…をラッチし、ＦＦ８２＃２はチップレートの周
期の２番目の受信データ２，６，１０…をラッチし、Ｆ
Ｆ８２＃３はチップレートの周期の３版目の受信データ
３，７，１１…をラッチし、ＦＦ８２＃４はチップレー
トの周期の４番目の受信データ４，８，１２…をラッチ
する。

【００２８】ＦＦ８２＃５〜８２＃７は、イネーブル信
号ｅｎ４に従って、例えば、図５に示すように、イネー
ブ信号ｅｎ４の立下りのタイミングで、ＦＦ８２＃１〜
８２＃３から出力される４ビットの受信データをラッチ
する。これにより、ＦＦ８２＃４〜８０＃７から、図５
に示すように、４個のオーバサンプル受信データ（１，
２，３，４）…が同時にパラレルに出力される。４個の
オーバサンプル受信データがパラレルに出力されれば、
必ずしも位相を揃えて同時に出力される必要がないが、
４−１ＳＥＬ６４＃ｉ（ｉ＝２５６〜１）の制御を簡単
にするために、位相を揃えて同時に出力している。

【００２９】図３中の２ｂｉｔカウンタ６２は、ＤＭＵ
Ｘ回路６０が生成するイネーブル信号ｅｎ４が立ち下が
るとリセットされ、クロックＣＬＫに同期して、０〜３
をカウントして、カウント値を選択信号として、４−１
ＳＥＬ６４＃ｉ（ｉ＝２５６〜１）に出力する。２ｂｉ
ｔカウンタ６２がイネーブル信号ｅｎ４に同期してリセ
ットされるようにしたのは、イネーブル信号ｅｎ４が立
ち下がると、１チップレートのオーバサンプル受信デー
タが同時に出力されるからである。

【００３０】４−１ＳＥＬ６４＃ｉ（ｉ＝２５６〜１）
は、２ｂｉｔカウンタ６２のカウント値に従って、次の
ようにして、ＤＭＵＸ回路６０中のＦＦ８２＃ｉ（ｉ＝
４〜７）又はＦＦ６６＃ｉ（ｉ＝１〜４）の出力データ
の中から選択する。２ｂｉｔカウンタ６２のカウント値
が「０」のとき、ＤＭＵＸ回路６０中のＦＦ８２＃５
（ｉ＝２５６のとき）又はＦＦ６６＃（ｉ−１）（ｉ≠
２５６のとき）の出力データを選択する。２ｂｉｔカウ
ンタ６２のカウント値が「１」の時、ＤＭＵＸ回路６０
中のＦＦ８２＃６（ｉ＝２５６のとき）又はＦＦ６８＃
（ｉ−１）（ｉ≠２５６のとき）の出力データを選択す
る。

【００３１】２ｂｉｔカウンタ６２のカウント値が
「２」の時、ＤＭＵＸ回路６０中のＦＦ８２＃７（ｉ＝
２５６のとき）又はＦＦ７０＃（ｉ−１）（ｉ≠２５６
のとき）の出力データを選択する。２ｂｉｔカウンタ６
２のカウント値が「３」の時、ＤＭＵＸ回路６０中のＦ
Ｆ８２＃４（ｉ＝２５６のとき）又はＦＦ７２＃（ｉ−
１）（ｉ≠２５６のとき）の出力データを選択する。

【００３２】ＦＦ６６＃ｉ（ｉ＝２５５〜１）は、ＤＭ
ＵＸ回路６０中のＦＦ８２＃５から出力される受信デー
タをチップレートと同じ周波数のクロックに同期して、
シフト動作をするシフトレジスタである。ＦＦ６８＃ｉ
（ｉ＝２５５〜１）は、ＤＭＵＸ回路６０中のＦＦ８２
＃６から出力される受信データをチップレートと同じ周
波数のクロックに同期して、シフト動作をするシフトレ
ジスタである。

【００３３】ＦＦ７０＃ｉ（ｉ＝２５５〜１）は、ＤＭ
ＵＸ回路６０中のＦＦ８２＃７から出力される受信デー
タをチップレートと同じ周波数のクロックに同期して、
シフト動作をするシフトレジスタである。ＦＦ７２＃ｉ
（ｉ＝１５５〜１）は、ＤＭＵＸ回路６０中のＦＦ８２
＃４から出力される受信データをチップレートと同じ周
波数のクロックに同期して、シフト動作をするシフトレ
ジスタである。

【００３４】乗算器２＃ｉ（ｉ＝１〜２５６）、ＦＦ６
＃ｉ（ｉ＝１〜２５５）、ラッチ回路８＃ｉ（ｉ＝１〜
２５５）及び加算器１０は、図１０中の構成要素と実質
的に同一なので説明を省略する。

【００３５】以下、図２の動作説明をする。ＣＤＭＡ移
動体通信システムにおいて、移動局又は無線基地局に設
けられた受信機中のアンテナ３０は、ＣＤＭＡ方式によ
りスペクトル拡散された無線電波を受信する、ＢＰＦ３
２は、ＣＤＭＡ無線帯域の受信波を受信して、ＬＮＡ３
４に出力する。ＬＮＡ３４は、ＣＤＭＡ帯域の受信信号
の低雑音増幅をして、ミキサ３６＃１，３６＃２に出力
する。

【００３６】局発信号生成部３８は、スペクトル拡散信
号をベースバンド信号に周波数変換をするための局発信
号を生成する。９０゜移相器４０は、局発信号を９０゜
位相回転する。ミキサ３６＃１は、スペクトル拡散信号
と局発信号を乗算して、Ｉチャネルのベースバンド信号
に周波数変換して、Ｄ／Ａ変換器４２＃１に出力する。

【００３７】ミキサ３６＃２は、９０゜位相回転された
局発信号とスペクトル拡散信号を乗算して、Ｑチャネル
のベースバンド信号に周波数変換して、Ｄ／Ａ変換部４
２＃２に出力する。Ａ／Ｄ変換部４２＃１，４２＃２
は、ミキサ３６＃１，３６＃２の出力されるＩ，Ｑチャ
ネルの信号を４ビットの受信データに変換して、マッチ
ドフィルタ４４＃１，４４＃２に出力する。

【００３８】マッチドフィルタ４４＃１，４４＃２の動
作は同じである。図６は、図３のタイムチャートであ
る。ＤＭＵＸ回路６０は、４倍オーバサンプル受信デー
タ１，２，３，４…をパラレル変換して、各１チップレ
ートの周期において、ＦＦ６６＃２５５に１番目の４倍
オーバサンプル受信データ１，５，…、ＦＦ６８＃２５
５に２番目の４倍オーバサンプル受信データ２，６，
…、ＦＦ７０＃２５５に３番目の４倍オーバサンプル受
信データ３，７，…、ＦＦ７２＃２５５に４番目の４倍
オーバサンプル受信データ４，８，…を出力する。

【００３９】ＦＦ６６＃ｉ（ｉ＝１〜２５５）は、チッ
プレートの周波数に等しい周波数のクロックに同期し
て、受信データ１，５…をシフトする。ＦＦ６８＃ｉ
（ｉ＝１〜２５５）は、チップレートの周波数に等しい
周波数のクロックに同期して、受信データ２，６…をシ
フトする。ＦＦ７０＃ｉ（ｉ＝１〜２５５）は、チップ
レートの周波数に等しい周波数のクロックに同期して、
受信データ３，７…をシフト動作をする。ＦＦ７２＃ｉ
（ｉ＝１〜２５５）は、チップレートの周波数に等しい
周波数のクロックに同期して、受信データ４，８…をシ
フトする。

【００４０】このように、ＦＦ６６＃ｉ，６８＃ｉ，７
０＃ｉ，７２＃ｉの動作クロック周波数は４倍オーバサ
ンプル周波数ではなくチップレートの周波数なので、４
倍オーバサンプル周波数で動作する場合に比べて、消費
電力が低減する。

【００４１】２ｂｉｔカウンタ６２は、イネーブル信号
ｅｎ４に従って、例えば、イネーブル信号ｅｎ４の立下
りのタイミングでリセットされて、クロックＣＬＫに同
期して、０〜３までをカウントして、カウント値を出力
する。１−４ＳＥＬ６４＃ｉ（ｉ＝２５６〜１）は、カ
ウント値＝「０」のとき、ＤＭＵＸ回路６０中のＦＦ８
２＃５（ｉ＝２５６のとき）又はＦＦ６６＃（ｉ−１）
（ｉ≠２５６）の出力データを選択する。

【００４２】カウント値＝「１」のとき、ＤＭＵＸ回路
６０中のＦＦ８２＃６（ｉ＝２５６のとき）又はＦＦ６
８＃（ｉ−１）（ｉ≠２５６）の出力データを選択す
る。カウント値＝「２」のとき、ＤＭＵＸ回路６０中の
ＦＦ８２＃６（ｉ＝２５６のとき）又はＦＦ７０＃（ｉ
−１）（ｉ≠２５６のとき）の出力データを選択する。
カウント値＝「３」のとき、ＤＭＵＸ回路６０中のＦＦ
８２＃４（ｉ＝２５６のとき）又はＦＦ７２＃（ｉ−
１)（ｉ≠２５６）の出力データを選択する。

【００４３】これにより、図６に示すように、４−１Ｓ
ＥＬ６４＃２５６から、４倍オーバサンプリングされ
て、４倍オーバサンプル受信データ１，２，３，４…が
２５６ｔａｐとして出力される。４−１ＳＥＬ６４＃２
５５からは、２５６ｔａｐから１チップレート遅れて２
５５ｔａｐが出力される。以下、同様にして、（ｉ＋
１）ｔａｐ出力から１チップレート遅れてｉｔａｐが出
力される。

【００４４】一方、ＦＦ６＃ｉ（ｉ＝２５５〜１）は、
シフト動作をして、逆拡散コードを保持している。ラッ
チ回路８＃ｉ（ｉ＝２５６〜１）は、ＦＦ６＃２５６の
入力逆拡散コード（ｉ＝２５６のとき）又はＦＦ６＃
（ｉ−１）（ｉ≠２５６）から出力される逆拡散コード
をコードラッチイネーブル信号に従ってラッチする。乗
算器２＃ｉ（ｉ＝２５６〜１）は、ｉｔａｐとラッチ回
路８＃ｉから出力される逆拡散コードを乗算して、加算
器１０に出力する。これにより、２５６ビットの逆拡散
コードと２５６個のオーバサンプル受信データが乗算さ
れる。加算器１０は、乗算器２＃ｉ（ｉ＝２５６〜１）
の出力データを加算して、相関値を出力する。

【００４５】図２中の電力変換部４８は、マッチドフィ
ルタ４４＃１，４４＃２から出力される相関値を加算し
て、電力を遅延プロファイル保持部５０に出力する。遅
延プロファイル保持部５０は、電力変換部４８から出力
される電力を保持する。パス情報検出部５２は、遅延プ
ロファイル保持部５０に保持された電力の最大値となる
逆拡散タイミングを検出して、ＲＡＫＥ受信機５４に通
知する。ＲＡＫＥ受信機５４は、パス情報検出部５２よ
り通知された逆拡散タイミングに従って、Ａ／Ｄ変換器
４２＃１，４２＃２より出力される受信データを復調す
る。

【００４６】以上説明した第１実施形態によれば、シフ
トレジスタをチップレートに等しい周波数でシフト動作
させるので、消費電力を低減させることができる。

【００４７】第２実施形態 図７は、本発明の第２実施形態による受信機の構成図で
ある。この図に示す受信機は、例えば、無線基地局に設
けられる受信機である。図７に示すように、この受信機
は、アンテナ９０＃ｉ（ｉ＝１〜４）、ＢＰＦ９２＃ｉ
（ｉ＝１〜４）、局発信号生成部９６＃ｉ（ｉ＝１〜
４）、ミキサ１００＃ｉ（ｉ＝１〜４）、１０２＃ｉ
（ｉ＝１〜４）、Ａ／Ｄ変換器１０４＃ｉ（ｉ＝１〜
４），１０６＃ｉ（ｉ＝１〜４）、メモリ１０８，１１
０、メモリ制御回路１１２、２ｂｉｔカウンタ１１４、
４−１ＳＥＬ１１６，１１８、マッチドフィルタ１２
０，１２２、逆拡散コード生成部１２１、電力変換部１
２４、ＤＭＵＸ１２６及び受信データ遅延プロファイル
メモリ１２８＃ｉ（ｉ＝１〜４）を具備する。

【００４８】アンテナ９０＃ｉは、セクタ毎に設けら
れ、セクタ内に位置する移動局からの電波を受信する。
本実施形態では、４本のアンテナ９０＃ｉ（ｉ＝１〜
４）が設けられている。ＢＰＦ９２＃ｉは、ＣＤＭＡ帯
域、例えば、２Ｇ帯域の受信波を受信する。ＬＮＡ９４
＃ｉ（ｉ＝１〜４）は、低雑音増幅器である。局発信号
生成部９６＃ｉ（ｉ＝１〜４）は、ベースバンドに変換
するための局発信号を生成する。９０゜移相器９８＃ｉ
（ｉ＝１〜４）は、局発信号の位相を９０゜回転する。

【００４９】ミキサ１００＃ｉ（ｉ＝１〜４）は、受信
データと局発信号をミキシングして、ベースバンド信号
に周波数変換をしてＩチャネルの受信データを出力す
る。ミキサ１０２＃ｉ（ｉ＝１〜４）は、受信データと
９０゜位相回転された局発信号ををミキシングして、ベ
ースバンド信号に周波数変換をしてＱチャネルの受信デ
ータを出力する。Ａ／Ｄ変換器１０４＃ｉ（ｉ＝１〜
４），１０６＃ｉ（ｉ＝１〜４）は、ミキサ１００＃
ｉ，１０２＃ｉから出力されるＩ，Ｑチャネルのベース
バンド信号を４ビットの受信データに変換する。

【００５０】図８は、図７の詳細ブロック図である。図
８に示すように、メモリ部１０８は、４個のメモリ１０
９＃ｉ（ｉ＝１〜４）から構成される。各メモリ１０９
＃ｉは、２面構成のデュアルポートラム（ＤＰ−ＲＡ
Ｍ）１３０＃ｉ，１３２＃ｉから構成される。ＤＰ−Ｒ
ＡＭ１３０＃ｉ，１３２＃ｉは、書き込みアドレス端子
と読出しアドレス端子、書き込みデータ線と読み出しデ
ータ線及び書き込みイネブル信号と読み出しイネーブル
信号がそれぞれ別々に設けられたデュアルポートメモリ
である。

【００５１】ＤＰ−ＲＡＭとしたのは、シングルポート
ラムでも実現可能であるが、書き込みアドレスと読出し
アドレスの制御を簡単にするためである。２面設けたの
は、一方の面に書き込みをしているとき、他方の面から
読出しを行うためであり、書き込みと読み出しの競合を
回避するためである。ＤＰ−ＲＡＭ１３０＃ｉ，１３２
＃ｉのメモリサイズは、規定の数のオーバサンプル受信
データを記憶できるサイズであれば良い。

【００５２】本実施形態では、１０２４個の４ビットの
オーバサンプル受信データを格納するサイズとしてい
る。１０２４個としているのは、本例では、データのビ
ットレートが１６Ｋｂｐｓであり、１６．３８４ＭＨｚ
のオーバサンブリング周波数では、１ビットのデータに
１０２４個のオーバサンプル受信データが収容されるこ
とからである。

【００５３】メモリ部１１０は、メモリ１０８と同様の
構成であり、４個のメモリ１１１＃ｉ（ｉ＝１〜４）か
ら構成される。各メモリ１１１＃ｉは、２面構成のＤＰ
−ＲＡＭ１３４＃ｉ，１３６＃ｉから成る。

【００５４】メモリ制御部１１２は、書き込み側アドレ
スカウンタ１３８、書き込み面制御部１３９、読み出し
側アドレスカウンタ１４０及び読み出し面制御部１４２
を有する。書き込み側アドレスカウンタ１３８は、チッ
プレートの４倍オーバサンプル周波数の図示しないクロ
ックに同期して、０〜１０２３までを繰り返しカウント
して書き込みアドレスを出力する。書き込み面制御部１
３９は、受信データの書き込み面を交互に制御するよう
に、書き込み制御信号を生成する。

【００５５】読み出し側アドレスカウンタ１４０は、書
き込みアドレス＝０になるとリセットされて、書き込み
アドレスのクロックのセクタ数倍の周波数のクロックで
０〜１０２３までを繰り返しカウントして、読み出しア
ドレスを出力する。本例では、セクタ数＝４であるの
で、書き込みアドレスのクロックの４倍の速度で読み出
しを行う。これにより、１０２４個のデータの書き込み
時間と１０２４×４個のデータの読み出し時間が一致し
て、間欠的に書き込み及び読み出しを行うことができ
る。

【００５６】尚、書き込みアドレスが「０」のとき、読
み出しアドレスも「０」となるように読み出しアドレス
を書き込みアドレスと同期を取って行っている。これに
より、同一面への書き込みと読み出しが行われることを
回避している。読み出し面制御部１４１は、書き込み面
とは異なる他方の面を読み出し面とするように、読み出
し制御信号を生成する。

【００５７】２ｂｉｔカウンタ１１４は、読み出し面制
御部１４１による読み出し面の切り替えによりリセット
されて、（読み出しクロック周波数÷１０２４）の周波
数のクロックに同期して、０〜３までをカウントするカ
ウンタである。４−１ＳＥＬ１１６は、２ｂｉｔカウン
タ１１４のカウント値に応じて、メモリ１０９＃ｉ（ｉ
＝１〜４）から出力される受信データ＃ｉ（ｉ＝１〜
４）の中から以下のように選択する。

【００５８】カウンタ値＝０のとき、受信データ＃１を
選択する。カウンタ値＝１のとき、受信データ＃２を選
択する。カウンタ値＝２のとき、受信データ＃３を選択
する。カウンタ値＝３のとき、受信データ＃４を選択す
る。４−１ＳＥＬ１１８は、４−１ＳＥＬ１１６と同様
にして、２ｂｉｔカウンタ１１４のカウント値に応じ
て、メモリ１１１＃ｉ（ｉ＝１〜４）から出力される受
信データ＃ｉ（ｉ＝１〜４）を選択する。

【００５９】マッチドフィルタ１２０，１２２は、図２
中のマッチドフィルタ４４＃１，４４と実質的に同一で
ある。但し、マッチドトフィルタ１２０，１２２におけ
る受信データ＃ｉ（ｉ＝１〜４）の読み出しクロック周
波数が図２中のマッチドフィルタ４４＃１，４４＃２に
おけるチップレートの４倍オーバサンプル周波数に対応
する。また、マッチドトフィルタ１２０，１２２におけ
る受信データ＃ｉ（ｉ＝１〜４）の読み出しクロック周
波数÷４が図２中のマッチドフィルタ４４＃１，４４＃
２におけるチップレートの周波数に対応する。

【００６０】逆拡散コード１２１及び電力変換部１２４
は、図２中のものと実質的に同一である。ＤＭＵＸ１２
６は、２ｂｉｔカウンタ１１４のカウント値及び読み出
しアドレスに応じて、以下のようにして、受信データ遅
延プロファイル保持部１２８＃ｉ（ｉ＝１〜４）のいず
かに書き込む。

【００６１】カウンタ値＝０のとき、受信データ遅延プ
ロファイル保持部１２８＃１に書き込む。カウンタ値＝
１のとき、受信データ遅延プロファイル保持部１２８＃
２に書き込む。カウンタ値＝２のとき、受信データ遅延
プロファイル保持部１２８＃３に書き込む。カウンタ値
＝３のとき、受信データ遅延プロファイル保持部１２８
＃４１に書き込む。

【００６２】但し、受信データ遅延プロファイル保持部
１２８＃ｉへの書き込みは、読み出しアドレス＝０の受
信データがマッチドフィルタ１２０，１２２のシフトレ
ジスタの最終段に入力されて、その相関値の電力値が出
力されるまでに要する時間に相当する読み出しアドレス
値になったときに開始し、読み出しアドレス＝１０２３
の受信データがマッチドフィルタ１２０，１２２のシフ
トレジスタの初段に入力されて、その相関値の電力値の
書き込みを行ってから終了する。

【００６３】受信データ遅延プロファイル保持部１２８
＃ｉ（ｉ＝１〜４）は、受信データ＃ｉの遅延プロファ
イルを記憶するメモリである。図示しないがパス情報検
出部は、受信データ遅延プロファイル保持部１２８＃ｉ
（ｉ＝１〜４）の中から電力最大となるタイミングと受
信データの番号＃ｉを検出して、該タイミングで受信デ
ータ＃ｉを逆拡散するよう図示しないＲＡＫＥ受信機に
通知する。ＲＡＫＥ受信機は、パワーの最も強い受信デ
ータ＃ｉを通知された逆拡散タイミングで逆拡散を行い
復調する。

【００６４】以下、図７の受信機の動作説明をする。ゾ
ーン内の各セクタを指向するアンテナ９０＃ｉ（ｉ＝１
〜４）は、電波を受信する。ＢＰＦ９２＃ｉ（ｉ＝１〜
４）は、受信波からＣＤＭＡ帯域の受信信号のみを通過
させる。ＬＮＡ９４＃ｉ（ｉ＝１〜４）は、ＣＤＭＡ帯
域の受信信号の低雑音増幅をする。局発信号生成部９６
＃ｉ（ｉ＝１〜４）、ミキサ１００＃ｉ（ｉ＝１〜４）
及びＡ／Ｄ変換器１０４＃ｉ（ｉ＝１〜４）により４ビ
ットのＩチャネルの受信データを出力する。局発信号生
成部９６＃ｉ（ｉ＝１〜４）、９０゜移相器９８＃ｉ
（ｉ＝１〜４）、ミキサ１０２＃ｉ（ｉ＝１〜４）及び
Ａ／Ｄ変換器１０６＃ｉ（ｉ＝１〜４）により４ビット
のＱチャネルの受信データを出力する。

【００６５】図９は、図８のタイムチャートである。
Ｉ，Ｑチャネルについての、メモリ１０８，１１０、４
−１ＳＥＬ１１６，１１８及びマッチドフィルタ１２
０，１２２の動作は実質的に同一なので、Ｉチャネルに
ついて説明をする。

【００６６】書き込み側アドレスカウンタ１３８は、受
信データ＃ｉのチップレートの４倍オーバサンプル周波
数に等しいクロックに同期して、０（０ｈｅｘ）〜１０
２３（３ＦＦｈｅｘ）までを繰り返しカウントして、書
き込み用アドレスを生成する。書き込み面制御部１３９
は、書き込み用アドレスが０になると、書き込み面を１
面から２面又は２面から１面に切替えるよう書き込み制
御信号を生成する。

【００６７】メモリ１０９＃ｉ（ｉ＝１〜４）は、書き
込み面制御部１３９により指示されるＤＰ−ＲＡＭ１３
０＃ｉ，１３２＃ｉのいずれか一方に、書き込み用アド
レス領域に受信データ＃ｉを書き込む。これにより、図
９に示すように、１０２４個の受信データ＃ｉ毎に、Ｄ
Ｐ−ＲＡＭ１３０＃ｉ，１３２＃ｉに交互に書き込まれ
る。

【００６８】一方、読み出し側アドレスカウンタ１４０
は、書き込み用アドレスが０になるとリセットされて、
書き込みアドレスカウンタ１３８のクロック周波数の４
倍の周波数、即ち、チップレートの１６倍の周波数のク
ロックに同期して、０（０ｈｅｘ）〜１０２３（３ＦＦ
ｈｅｘ）までを繰り返しカウントして、読み出し用アド
レスを生成する。読み出し面制御部１４１は、書き込み
面制御部１３９が指定する書き込み面とは異なる面を読
み出し面とするよう読み出し制御信号を生成する。

【００６９】メモリ１０９＃ｉ（ｉ＝１〜４）は、読み
出し面制御部１４１により指示されるＤＰ−ＲＡＭ１３
０＃ｉ，１３２＃ｉのいずれか一方の読み出し用アドレ
ス領域から受信データ＃ｉを読み出す。これにより、図
９に示すように、受信データ＃ｉが書き込まれている面
とは異なる面から受信データが読み出され、４個のメモ
リ１０９＃ｉ（ｉ＝１〜４）から１０２４×４個の受信
データの読み出し時間と１０２４個の受信データの書き
込み時間が一致する。

【００７０】２ｂｉｔカウンタ１１４は、読み出し面制
御部１４１により読み出し面が切り替えられるとリセッ
トされて、読み出し出し用アドレスが０になると、カウ
ントアップをして、０〜３までカウントする。４−１Ｓ
ＥＬ１１６は、２ｂｉｔカウンタ値＝ｉ（ｉ＝０〜３）
のとき、メモリ１０９＃（ｉ＋１）から出力される受信
データ＃（ｉ＋１）を選択する。

【００７１】これにより、１０２４個の受信データのメ
モリ１０９＃ｉ（ｉ＝１〜４）へ書き込みを行っている
とき、直前に書き込まれた１０２４個の受信データ＃
１，＃２，＃３，＃４が１−４ＳＥＬ１１６より順次出
力される。マッチドフィルタ１２０は、チップレート×
１６倍の周波数で入力される受信データを入力して、図
２中のマッチドフィルタ４４＃１と同様に動作してＩチ
ャネルの相関値を出力する。

【００７２】このとき、マッチドフィルタ１１６は、４
本のアンテナ９０＃ｉ（ｉ＝１〜４）毎ではなく、共通
に１個設けているので、回路構成が複雑になることがな
い。しかも、第１実施形態と実質的に同一のマッドフィ
ルタを使用しているので消費電力を低減させることがで
きる。Ｑチャネルのメモリ１１０、４−１ＳＥＬ１１８
及びマッチドフィルタ１２２は、Ｉチャネルのものと同
様に動作する。

【００７３】電力変換部１２４は、マッチドフィルタ１
２０，１２２から出力される相関値を加算して、電力を
出力する。ＤＭＵＸ１２６は、２ｂｉｔカウンタ値及び
読み出し用アドレスをデコードして、以下のように動作
する。読み出し用アドレス＝０の受信データがマッチド
フィルタ１２０，１２２のシフトレジスタの最終段に入
力されてからその電力が出力されるタイミングに読み出
しアドレスが一致すると、２ｂｉｔカウンタ値＝ｉ（ｉ
＝０〜３）に該当する受信データ遅延プロファイル保持
部１２８＃（ｉ＋１）に遅延データ遅延プロファイル保
持部１２８＃（ｉ＋１）毎に設けられた図示しないアド
レスカウンタをカウントアップして、遅延プロファイル
データを受信データ遅延プロファイル保持部１２８＃
（ｉ＋１）に書き込みを開始する。

【００７４】読み出し用アドレス＝１０２３の受信デー
タがマッチドフィルタ１２０，１２２のシフトレジスタ
の初段に入力されてからその電力が出力されるタイミン
グに読み出しアドレスが一致するまで、２ｂｉｔカウン
タ値＝ｉ（ｉ＝０〜３）に該当する受信データ遅延プロ
ファイル保持部１２８＃（ｉ＋１）に上述のアドレスカ
ウンタをカウントアップして、受信データ遅延プロファ
イル保持部１２８＃（ｉ＋１）に書き込みを行う。

【００７５】遅延プロファイル保持部１２８＃ｉに書き
込まれた遅延プロファイルデータは、図示しないがパス
情報検出部により読み出されて、遅延プロファイル保持
部１２８＃ｉに書き込まれた遅延プロファイルデータの
中で最大値となるタイミングと受信データの番号＃ｉが
検出されて、該タイミングで受信データ＃ｉを逆拡散す
るよう図示しないＲＡＫＥ受信機に通知される。ＲＡＫ
Ｅ受信機は、パワーの最も強い受信データ＃ｉを通知さ
れた逆拡散タイミングで逆拡散を行い復調する。

【００７６】以上説明したように、４本のアンテナでマ
ッチフィルタを共用するので、回路規模が増大すること
がない。また、マッチドフィルタを第１実施形態のもの
を使用するので消費電力を低減させることができる。

【００７７】

【発明の効果】以上説明した本発明によれば、マッチド
フィルタのシフトレジスタの動作速度をチップレートの
周波数で動作させるので消費電力を低減させることがで
きる。更に、複数のアンテナで１個のマッチドフィルタ
を共用するので、回路規模が増大することを抑制でき
る。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１実施形態による受信機の構成図で
ある。

【図３】図２中のマッチドフィルタ構成図である。

【図４】図３中のＤＭＵＸ回路の構成図である。

【図５】図４のタイムチャートである。

【図６】図３のタイムチャートである。

【図７】本発明の第２実施形態による受信機の構成図で
ある。

【図８】図７の詳細ブロック図である。

【図９】図８のタイムチャートである。

【図１０】従来のマッチドフィルタ構成図である。

【図１１】図１０のタイムチャートである。

【符号の説明】

１４ マッチドフィルタ １６ デマルチプレクサ １８＃ｉ（ｉ＝１〜ｍ） シフトレジスタ ２０＃ｉ（ｉ＝１〜ｍ） セレクタ ２２＃ｉ（ｉ＝１〜ｍ） 乗算器 ２４ セレクタ制御部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 拡散コードにより拡散された受信データ
   と逆拡散コードとを乗算して、相関値を求めるマッチド
   フィルタを有する受信機において、 前記マッチドフィルタは、 第１クロック周期をｎ（ｎ≧２）個のサンプル区間に分
   割し、前記各サンプル区間毎に前記受信データをサンプ
   リングしてｎ個のサンプル受信データを出力するデマル
   チプレクサと、 前記各サンプル受信データを前記第１クロック周期でシ
   フト動作をするｎ個のｍ（ｍ≧２）段シフトレジスタ
   と、 選択信号に基いて前記ｎ個のｍ段シフトレジスタの各段
   のｎ個の出力データから１個を選択するｍ個のセレクタ
   と、 前記各セレクタの出力データと逆拡散コードを乗算する
   少なくともｍ個の乗算器と、 前記サンプル区間毎に選択を切り替えて、該サンプル区
   間に該当する前記サンプル受信データが出力される前記
   シフトレジスタの出力の選択を指示する前記選択信号を
   生成するセレクタ制御部と、 を具備したことを特徴とする受信機。
2. 【請求項２】 前記デマルチプレクサは、前記各サンプ
   ル区間に対応する区間がイネーブルになるｎ個のイネー
   ブル信号を生成するイネーブル生成回路と、前記各イネ
   ーブル信号に基いて前記受信データをラッチする少なく
   ともｎ個のフリップフロップとを具備したことを特徴と
   する請求項１記載の受信機。
3. 【請求項３】 複数のアンテナと、前記各アンテナで受
   信された拡散コードにより拡散された受信データと逆拡
   散コードとを乗算して相関値を求めるマッチドフィルタ
   とを有する受信機において、 それぞれが一定個数の受信データを格納する領域を有す
   る１面及び２面からなり、書き込みアドレスに基いて前
   記第１面及び前記第２面のいずれか一方に前記いずれか
   の前記アンテナから受信された前記受信データの書き込
   みを行い、読み出しアドレスに基いて前記第１面及び前
   記第２面のいずれか一方から読み出しを行うｎ（ｎ≧
   ２）個のメモリと、 第１クロックに同期して、前記一定個数の前記受信デー
   タの前記書き込みアドレスを生成する書き込みアドレス
   カウンタと、 前記第１クロックのｎ倍のクロック周波数の第２クロッ
   クに同期して、前記一定個数の前記受信データの前記読
   み出しアドレスを生成する読み出しアドレスカウンタ
   と、 前記一定個数の前記受信データの書き込みが終了すると
   書き込み面を切り替えるよう制御する書き込み面制御部
   と、 前記各メモリへの前記書き込み面と前記各メモリからの
   読み出し面とが異なるよう前記第１面及び前記第２面か
   らの読み出しの面制御をする読み出し面制御部と、 第１選択信号に基いて前記ｎ個のメモリから出力される
   ｎ個の受信データから１個の受信データを選択して前記
   マッチドフィルタに出力する第１セレクタと、 前記一定個数の前記受信データが前記メモリから読み出
   されると別のメモリから出力される受信データに選択を
   切り替える前記第１選択信号を生成する第１セレクタ制
   御部と、 を具備したことを特徴とする受信機。
4. 【請求項４】 前記各メモリに対応して設けられ、前記
   受信データの遅延プロファイルを記憶するｎ個の遅延プ
   ロファイル保持部と、 前記第１選択信号に基いて前記マッチドフィルタから出
   力される相関値に基く遅延プロファイルを該当する前記
   遅延プロファイル保持部に記憶するよう制御する第１デ
   マルチプレクサと、 を更に具備したことを特徴とする請求項３記載の受信
   機。
5. 【請求項５】 前記マッチドフィルタは、 前記第１セレクタから出力される受信データを前記第２
   クロック周期毎にサンプリングして、ｋ（ｋ≧２）個の
   サンプル受信データをパラレルに出力する第２デマルチ
   プレクサと、 前記各サンプル受信データを前記第２クロック周期×ｋ
   倍のクロック周期でシフト動作をするｋ個のｍ（ｍ≧
   ２）段シフトレジスタと、 第２選択信号に基いて前記ｋ個のｍ段シフトレジスタの
   各段のｋ個の出力データから１個を選択するｍ個の第２
   セレクタと、 前記各第２セレクタの出力データと逆拡散コードを乗算
   する少なくともｍ個の乗算器と、 前記第２クロック周期毎に選択を切り替えて、各第２ク
   ロック周期でサンプリングされた前記サンプル受信デー
   タが出力される前記シフトレジスタの出力の選択を指示
   する前記第２選択信号を生成する第２セレクタ制御部
   と、 を具備したことを特徴とする請求項３記載の受信機。