JP2002135168A

JP2002135168A - Ｒａｃｈ受信装置

Info

Publication number: JP2002135168A
Application number: JP2000322966A
Authority: JP
Inventors: Ichiro Imaizumi; 市郎今泉; Atsushi Watanabe; 淳渡邊
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2000-10-23
Filing date: 2000-10-23
Publication date: 2002-05-10
Anticipated expiration: 2020-10-23
Also published as: US6928103B2; JP4493830B2; US20020048316A1; SE523751C2; SE0101248L; SE0101248D0

Abstract

(57)【要約】【課題】構成素子を小規模にできるＲＡＣＨ受信装置
を提供する。【解決手段】複素変調されたＲＡＣＨの受信データに
対して、ロングコード及び位相回転の演算処理を施した
符号コードをコードレジスタ乗算部１４で乗算する第１
の復調処理、乗算結果を１６チップ毎に加算し、加算結
果に対してシグネチュアコードをシグネチュア乗算部１
７で乗算する第２の復調処理の二段階に分けて復調処理
を行う構成としたＲＡＣＨ受信装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信や無線
ＬＡＮ等におけるスペクトラム拡散通信システムの受信
機側で用いられるスペクトラム拡散通信用相関回路に係
り、特に、ＲＡＣＨを検出する簡単且つ小規模な構成の
ＲＡＣＨ受信装置に関する。

【０００２】

【従来の技術】一般に移動体通信又は無線ＬＡＮ（Loca
l Area Network）等に用いられるスペクトラム拡散（Sp
read Spectrum ：ＳＳ）通信システムでは、送信側で送
信データに対して狭帯域変調（１次変調）を行い、更に
拡散変調（２次変調）を行う、２段階の変調を行ってデ
ータを送信する。受信側では、受信データに対して逆拡
散を行って１次変調に戻してから、通常の検波回路でベ
ースバンド信号の再生を行うようになっている。

【０００３】しかし、Ｗ−ＣＤＭＡの３ＧＰＰで決まっ
たＲＡＣＨに関するPreamble部分の変調方式は、着信デ
ータのデータレートは常に一定で、それにセクタ毎に決
められた１種のロングコードと、４種の位相回転（４５
度、１３５度、２２５度、３１５度の様に）により変調
し、さらに１６種類のシグネチュア（１６種類の拡散コ
ード）により変調されている。シグネチュアは１６チッ
プ長であり、それが単に２５６回繰り返される（参考文
献：３ＧＰＰ仕様書：３ＧＴＳ２５．２１３等）。

【０００４】ＲＡＣＨは、Preamble部と、Message部に
分かれており、移動機は基地局との登録が済んでいない
場合には最初に仕様で決められた手順で、Preamble部を
バースト的に基地局に対して送信する。基地局では、そ
れを検出し、見つかった場合には、返事をＡＩＣＨにて
送信する。移動機はこれを受け、その後Message部を送
信することになる。ここで基地局として重要なことは、
バースト的に送られてくるPreamble部を如何に検出する
かにある。

【０００５】そして、ＲＡＣＨの受信には、バースト送
信のためその位相が確立されていないことから、いわゆ
る図９に示すＭＦ（Matched Filter）が従来用いられて
いる。図９は、従来のＲＡＣＨの復調部のブロック図で
ある。ＭＦはシグネチュアとロングコード、及び位相回
転設定後、ある範囲の窓にて待ちかまえる。

【０００６】窓の大きさとしてここでは２５６チップと
してあるが、その大きさについては後で説明する。通
常、位相回転は複素であるので、この演算には入力Ｉ／
Ｑ２本のシフトレジスタ９２、符号Ｉ／Ｑ２本のレジス
タ９３（符号発生器も必要）、４組の積和演算器９４
と、４組の積和演算の結果を加減算し、複素演算を完成
させる２つの加算器９９により構成されている。なお、
シグネチュアの種類は全部で１６種存在するが、一時に
１６種全部に対応する必要がなく、そのうちの何種かを
用意しておけばよい。その種類数だけ上記符号レジス
タ、４組の積和演算器が必要となる。

【０００７】ＭＦの窓の大きさとは、基地局がら移動機
までの往復に要する時間により決まり、いわゆる基地局
がカバーするセル半径によって決まる。たとえば、セル
半径を１５ｋｍとすると、その時間（基地局→移動機→
基地局に信号が行き来する時間）はおよそ１００μｓと
なる。これはチップ数で言うと約２５６チップとなり、
ＭＦとして必要な窓は２５６チップ以上となる。つま
り、１６チップ長のシグネチュアを２５６チップ長分繰
り返し待ち受けることになる。

【０００８】また、セル半径５０ｋｍの場合には１２８
４チップ以上となる。これは基地局から観ると、移動機
がカバーする範囲のどこに存在するかは分かっていない
ので、一番近くの移動機も、一番遠くの移動機に対して
もその信号（ＲＡＣＨ）を検出しなければならないから
である。ＭＦとしては、この窓時間だけ経過すると、次
に続くロングコードに換えて同じ動作を２５６回繰り返
すことにより、Preamble部分を検出する。

【０００９】尚、移動機がPreamble部を送信出来るタイ
ミングは決められており、基地局がら常時送られている
Ｐ‐ＣＣＰＣＨを基準に作られる上りアクセススロット
に限定されている。従って、上記で述べた関係が成立す
る。

【００１０】上記従来のＲＡＣＨの復調部について図９
を用いて説明する。図９に示す復調部は、フリップフロ
ップ（Ｆ／Ｆ）９２と、コードレジスタ９３と、積和演
算器９４と、加算器９９とから構成されている。この構
成は通常のＭＦの構成である。

【００１１】入力信号は、符号分割多重（Code Divisio
n Multiple Access ：ＣＤＭＡ）変調されて送信され、
アンテナ（図示せず）で受信されたアナログ信号（Ｉ成
分とＱ成分の２組の信号）を、Ａ／Ｄ変換器（アナログ
／デジタル変換器）（図示せず）でデジタル信号に変換
している。変換される時、チップ時間間隔に比べ高速の
クロックを用い、いわゆるオーバーサンプルされる。図
９では４倍オーバーサンプルとしている。そのため２５
６チップの信号は１０２４サンプルの信号になってい
る。尚、Ａ／Ｄ変換器のビット数は複数であり、４〜８
ビットが用いられる。

【００１２】コードレジスタ９３は、送信側でＣＤＭＡ
変調に用いられたのと同じ拡散符号である符号コードを
出力するレジスタであり、２５６タップのＦ／Ｆで構成
されている。符号発生器そのものであってもよい。コー
ドレジスタにはすでにロングコードとシグネチュアと位
相回転を演算した結果が入っており、２５６チップ時間
毎に、続くコードと入れ替えられる。これもＩ成分とＱ
成分の２組がある。

【００１３】１０２４タップのＦ／Ｆ９２は、入力信号
を順次（サンプル時間毎に）シフトする機能を有してい
る。図９では４タップ毎に積和演算器と乗算をするため
の出力端子を有している。入力信号にはＩ成分とＱ成分
の２組があるので、本レジスタも２本必要である。

【００１４】積和演算器９４は、１０２４タップＦ／Ｆ
９２の４タップ毎の値と、コードレジスタ（２５６タッ
プ）９３の値を乗算し、その乗算結果をすべて加算す
る。このためハード規模は大きくなる。尚、複素演算の
ため、４組の積和演算器９４が必要である。演算は入力
信号のＩ成分とコードのＩ成分の積和演算、入力信号の
Ｑ成分とコードのＩ成分の積和演算、入力信号のＱ成分
とコードのＱ成分の積和演算、入力信号のＩ成分とコー
ドのＱ成分の積和演算をそれぞれ実行する。

【００１５】加算器９９は、４組の積和演算器９４の４
出力を加減算し、複素演算を完成させる。すなわち、入
力信号のＩ成分とコードのＩ成分の積和演算結果と入力
信号のＱ成分とコードのＱ成分の積和演算結果を加算、
入力信号のＱ成分とコードのＩ成分の積和演算結果と入
力信号のＩ成分とコードのＱ成分の積和演算結果との減
算を行う。

【００１６】上記構成で１種のシグネチュアに対応出来
る。従って、シグネチュアの数が増えれば、その数だけ
構成を増やさねばならない。但し、入力及び入力をシフ
トするレジスタは、共通に使用可能である。

【００１７】尚、図９の従来のＭＦの動作速度は、以下
のようになっている。アンテナで受信された受信データ
のアナログ信号は元々送信側でＣＤＭＡ変調されている
が、そのチップレートは約４Ｍｃｐｓ（正確には３．８
４Ｍｃｐｓ）であり、通常Ａ／Ｄ変換器でデジタル信号
に変換される場合は、その４倍の約１６ＭＨｚ（１５．
３６ＭＨｚ）のサンプルレートで変換される。したがっ
て、それ以後のコードレジスタ９３、積和演算器９４な
どの演算速度はいずれも約１６ＭＨｚである。

【００１８】ＣＤＭＡ変調を施す符号のビット数は１で
あるので、図９のＭＦのハード規模としては、積和演算
器９４内の加算器が大半を占めている。乗算器は、符号
が１の場合には、そのまま入力信号を出力し、０の場合
は入力信号を符号反転して出すだけの論理回路で構成可
能である。それに対し、加算器は長ビット（６ビットが
ら十数ビット）の加算を実行しなければならず、ハード
規模が大きくなる。レジスタすなわちＦ／Ｆは、入力信
号のビット数だけＦ／Ｆを並列にならべれはよい。

【００１９】尚、従来のマッチドフィルタに関連する記
述は、平成９年（１９９７年）７月３１日公開の特開平
９−２００１７９号公報「マルチユーザ復調方法および
装置」（出願人：国際電気株式会社、株式会社鷹山、発
明者：占部健三他）等がある。

【００２０】

【発明が解決しようとする課題】このように、上記従来
のマッチッドフィルタ（ＭＦ）では、ＲＡＣＨのプレア
ンブル（Preamble）部を基地局にて検出するためには、
シグネチュアの数だけ複素ＭＦが必要となるため、ゲー
ト数が多くなり、回路規模が増大し、ＬＳＩ価格が高く
なるという問題点があった。

【００２１】本発明は上記実情に鑑みて為されたもの
で、構成素子を小規模にできるＲＡＣＨ受信装置を提供
することを目的とする。

【００２２】

【課題を解決するための手段】上記従来例の問題点を解
決するための本発明は、ロングコード、位相回転情報及
びシグネチュアによりスペクトラム拡散された受信信号
を復調するＲＡＣＨ受信装置において、受信信号とロン
グコード及び位相回転情報にて演算された第１の逆拡散
符号とを乗算する第１の乗算手段と、第１の乗算手段か
ら出力される複数の乗算結果を特定間隔で加算する第１
の加算手段と、第１の加算手段から出力される複数の加
算結果とシグネチュアの第２の逆拡散符号とを乗算する
第２の乗算手段と、第２の乗算手段から出力される乗算
結果を加算して相関出力を得る第２の加算手段とを有す
るものであり、第１の逆拡散符号を用いた復調処理と第
２の逆拡散符号を用いた復調処理とを二段階に分けて行
うことで、加算器の総数を低減して回路規模を縮小し、
消費電力を低減することができる。

【００２３】また、本発明は、上記ＲＡＣＨ受信装置に
おいて、第１の加算手段と第２の乗算手段との間に、受
信信号に対する複素演算を行う複素演算手段を設けたも
のであり、回路規模を更に縮小し、消費電力を低減する
ことができる。

【００２４】また、本発明は、ロングコード、位相回転
情報及びシグネチュアによりスペクトラム拡散された受
信信号を復調するＲＡＣＨ受信装置において、受信信号
に対して複素演算処理を行う複素演算処理手段と、複素
演算結果におけるＩ相成分及びＱ相成分とロングコード
の第１の逆拡散符号との乗算を各々行う第１の乗算手段
と、第１の乗算手段から各々出力されるＩ相成分及びＱ
相成分の複数の乗算結果を特定間隔で各々加算する第１
の加算手段と、第１の加算手段から各々出力される複数
の加算結果とシグネチュアの第２の逆拡散符号とを乗算
する第２の乗算手段と、第２の乗算手段から出力される
乗算結果を加算して相関出力を得る第２の加算手段とを
有するものであり、回路規模を縮小し、消費電力を低減
することができる。

【００２５】また、本発明は、上記ＲＡＣＨ受信装置に
おいて、第１の乗算手段は、受信信号におけるＩ相成分
及びＱ相成分と第１の逆拡散符号との乗算を、それぞれ
時分割に入力信号のサンプリング速度の整数倍の速度で
行い、第１の加算手段は、該整数倍の速度で加算を行う
ものであり、第１の逆拡散符号を用いた復調処理の速度
を上げることで、回路規模を一層縮小できる。

【００２６】また、本発明は、上記ＲＡＣＨ受信装置に
おいて、第２の乗算手段は、入力される演算結果と第２
の逆拡散符号との乗算を、第２の逆拡散符号の種類数倍
の速度で行い、第２の加算手段は、第２の逆拡散符号の
種類数倍の速度で加算を行うものであり、第２の逆拡散
符号を用いた復調処理を行う乗算器及び加算器の数を低
減でき、回路規模を縮小できる。

【００２７】また、本発明は、上記ＲＡＣＨ受信装置に
おいて、第１の乗算手段は、受信信号におけるＩ相成分
及びＱ相成分と第１の逆拡散符号との乗算を、Ｉ成分及
びＱ成分の取り込みタイミングを入力信号のサンプリン
グ速度の整数倍の速度とし、これに対して第１の逆拡散
符号の取り込みタイミングを該速度の２倍の速度として
時分割に行い、第１の加算手段は、該整数倍の２倍の速
度で加算を行うものであり、第１の逆拡散符号を用いた
復調処理を行う乗算器及び加算器の数を低減でき、回路
規模を縮小できる。

【００２８】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。尚、以下で説明する機能実現
手段は、当該機能を実現できる手段であれば、どのよう
な回路又は装置であっても構わず、また機能の一部又は
全部をソフトウェアで実現することも可能である。更
に、機能実現手段を複数の回路によって実現してもよ
く、複数の機能実現手段を単一の回路で実現してもよ
い。

【００２９】本発明の実施の形態に係るＲＡＣＨ受信装
置は、ロングコード、位相回転情報及びシグネチュアに
よりスペクトラム拡散された受信信号を復調するもので
あって、受信信号とロングコード及び位相回転情報にて
演算された第１の逆拡散符号とを乗算する第１の乗算手
段と、第１の乗算手段から出力される複数の乗算結果を
特定間隔で加算する第１の加算手段と、第１の加算手段
から出力される複数の加算結果とシグネチュアの第２の
逆拡散符号とを乗算する第２の乗算手段と、第２の乗算
手段から出力される乗算結果を加算して相関出力を得る
第２の加算手段とを有するものであり、第１の逆拡散符
号を用いた復調処理と第２の逆拡散符号を用いた復調処
理とを二段階に分けて行うことで、加算器の総数を低減
して回路規模を縮小し、消費電力を低減することができ
るものである。

【００３０】また、本発明の実施の形態に係るＲＡＣＨ
受信装置は、ロングコード、位相回転情報及びシグネチ
ュアによりスペクトラム拡散された受信信号を復調する
ものであって、受信信号に対して複素演算処理を行う複
素演算処理手段と、複素演算結果におけるＩ相成分及び
Ｑ相成分とロングコードの第１の逆拡散符号との乗算を
各々行う第１の乗算手段と、第１の乗算手段から各々出
力されるＩ相成分及びＱ相成分の複数の乗算結果を特定
間隔で各々加算する第１の加算手段と、第１の加算手段
から各々出力される複数の加算結果とシグネチュアの第
２の逆拡散符号とを乗算する第２の乗算手段と、第２の
乗算手段から出力される乗算結果を加算して相関出力を
得る第２の加算手段とを有するものであり、回路規模を
縮小し、消費電力を低減することができるものである。

【００３１】また、本発明の実施の形態に係るＲＡＣＨ
受信装置は、第１の乗算手段と第１の加算手段の動作速
度を上げ、また第２の乗算手段と第２の加算手段の動作
速度を上げることで、更に回路規模を縮小できるもので
ある。

【００３２】尚、請求項における第１の乗算手段は受信
でレジスタ列、コードレジスタ、コードレジスタ乗算部
に相当し、第１の加算手段はコードレジスタ加算部に、
第２の乗算手段はシグネチュア乗算部に、第２の加算手
段はシグネチュア加算部に、複素演算手段は複素演算部
に、複素演算処理手段は複素乗算器と位相回転レジスタ
にそれぞれ相当する。

【００３３】まず、本発明のＲＡＣＨ受信装置で用いる
ＭＦの原理について説明する。従来の技術で既述したよ
うに、ＲＡＣＨで扱う無線送信信号のPreamble部は、ロ
ングコード及び位相回転により変調された後、さらにシ
グネチュアによって変調されている。シグネチュアは３
ＧＰＰ仕様書で規定されているように、１６チップ長の
符号コードからなり、この符号コードが２５６回繰り返
して用いられる。またシグネチュアは全部で１６種類規
定されている。

【００３４】よってＲＡＣＨ受信機では最低限、１６チ
ップ分の受信データに対して相関出力を行うＭＦを用い
て復調処理を行うことが可能であるといえるが、基地局
のセル内の通信を行うには不充分であること、雑音の影
響により確度の高い検出が行えない等の通信上の理由に
より、１６チップ以上の受信データに対応したＭＦを用
意する必要がある。

【００３５】上記従来のＭＦでは、コードレジスタにお
いて、ロングコード、位相回転及びシグネチュアコード
の演算処理を既に施した符号コードを記憶しており、こ
の符号コードを用いて受信データの復調処理を行ってい
た。本発明のＲＡＣＨ受信装置では、復調処理を２段階
に分けて行うＭＦを用いる。すなわち第１の復調処理で
は、ロングコード及び位相回転分に対する復調処理を行
い、第２の復調処理でシグネチュアコードに対する復調
処理を行うＭＦを用いる。

【００３６】具体的には、コードレジスタにはロングコ
ード及び位相回転の演算処理を施した符号コードを記憶
させておき、１チップ毎に受信データとの乗算処理、す
なわち第１の復調処理を行う。この復調処理で得られた
１チップ毎の乗算結果を１６チップ置きに加算してい
き、それぞれの加算結果に対してシグネチュアコードを
乗算することで第２の復調処理を行い、第２の復調処理
の処理結果を加算し、相関出力を行う。このような処理
を行うＭＦを用いることで、ＭＦ回路の大半を占める加
算器の数を低減することができるため、結果的にＲＡＣ
Ｈ受信機の回路規模を縮小することができる。

【００３７】本発明の第１の実施の形態に係る復調部
（ＭＦ）の構成について、図１及び図７を用いて説明す
る。図１は、本発明の第１の実施の形態（以下、実施の
形態１という）に係る復調部（ＭＦ）のブロック図であ
る。図１のＭＦは、４倍オーバーサンプリングで取得し
た２５６チップ分のＲＡＣＨの複素変調受信データに対
して、相関出力を行うものである。本発明の実施の形態
１に係るＭＦは、Ａ／Ｄ変換器（図示せず）と、受信デ
ータレジスタ列（１０２４タップのＦ／Ｆ）１２と、コ
ードレジスタ（２５６タップのＦ／Ｆ）１３と、コード
レジスタ乗算部（２５６タップの乗算器）１４と、コー
ドレジスタ加算部（加算器１５個＊１６＊４）１５と、
シグネチュアレジスタ１６−１及び１６−２と、シグネ
チュア乗算部（乗算器１６個＊４組）１７−１及び１７
−２と、シグネチュア加算部（加算器１５個＊４組）１
８−１及び１８−２と、複素演算部（加算器２個）１９
−１及び１９−２とから構成される。

【００３８】Ａ／Ｄ変換器は、ＲＡＣＨ受信機のアンテ
ナ（図示せず）で受信したアナログ信号を、アナログ信
号の送信レートの４倍の速度でデジタル受信信号に変換
する。ここでアナログ信号の送信速度は４Ｍｃｐｓであ
り、Ａ／Ｄ変換器は、同相成分（Ｉ成分）及び直交成分
（Ｑ成分）の１ビットのアナログ信号に対し、それぞれ
４倍の速度の１６Ｍｂｐｓで多ビットのデジタル受信信
号に変換する。

【００３９】受信データレジスタ列１２は、１系列が直
列に接続した１０２４タップのＦ／Ｆからなり、Ａ／Ｄ
変換器から受信データが入力されると、各々のＦ／Ｆに
格納されている受信データを順次、次段のＦ／Ｆにシフ
トする。また、受信データレジスタ列１２は、４タップ
置きのＦ／Ｆに出力端子を有しており、サンプル時間毎
に出力端子から受信データをコードレジスタ乗算部１４
にタップ出力する。受信データレジスタ列１２は、同相
成分ならびに直交成分の受信データを格納するため、上
述した動作を行うＦ／Ｆ列が２系列設けられている。

【００４０】すなわち、受信データレジスタ列１２は、
４倍オーバーサンプリングされた２５６チップ分の受信
データを格納でき、サンプル時間毎に各チップにおける
２５６個の受信データを出力する。実施の形態１の受信
データレジスタ列１２は、Ｆ／Ｆを直列接続した構成で
あるが、上述した受信データの格納機能を有するもので
あれば、他の構成、例えばメモリ等であってもよい。

【００４１】コードレジスタ１３は、１系列が２５６タ
ップのＦ／Ｆからなり、受信データの変調時に用いられ
た変調符号コードのうち、ロングコード及び位相回転の
演算処理を施したもの（以下、中途復調符号コードとい
う）を２５６タップ分記憶しており、コードレジスタ乗
算部１４にタップ出力する。コードレジスタ１３も、同
相成分ならびに直交成分の中途復調符号コードを記憶す
るため、上述した動作を行うＦ／Ｆ群が２系列設けられ
ている。実施の形態１の受信コードレジスタ１３は、上
述した中途復調符号コードを記憶できるものであれば、
他の構成、例えばメモリ等であってもよい。実施の形態
１のコードレジスタ１３は、中途復調符号コードを生成
する装置又は回路を用いてもよい。

【００４２】コードレジスタ乗算部１４は、１系列が２
５６個の乗算器からなり、受信データレジスタ列１２か
ら出力された各成分の受信データと、コードレジスタ１
３から出力された各成分の中途復調符号コードとの乗算
を２５６タップ分行い、乗算結果をコードレジスタ加算
部１５に出力する。コードレジスタ乗算部１４では、相
関演算処理のために各成分の受信データと各成分の中途
復調符号コードの乗算を全ての組み合わせにおいて行う
ので、４通りの乗算を行う必要がある。このため、上述
した乗算処理を行う乗算器群が４系列設けられている。
したがってコードレジスタ乗算部１４では、サンプル時
間毎に２５６＊４＝１０２４の乗算結果が出力される。
また各乗算は２５６タップ分のデータについて行われる
ため、コードレジスタ乗算部１４では全部で２５６＊４
＝１０２４個の乗算器が必要になる。

【００４３】コードレジスタ加算部１５は、コードレジ
スタ乗算部１４から出力された４種類の乗算結果に対し
て、それぞれの種類について１６タップ毎の乗算結果を
加算し、加算結果をシグネチュア乗算部１７−１及び１
７−２に出力する。図７は、コードレジスタ加算部１５
の構成ブロック図である。図７は１種類の乗算結果に対
応して加算を行う構成部分を示したものであり、実際は
コードレジスタ加算部１５には図７で示す構成が４系列
設けられている。図７に示すように、１種類の乗算結果
に対して加算を行うためコードレジスタ加算部１５は、
１５個の加算器からなる回路群を１６基設置した構成と
なっている。各回路群は１６タップ毎の乗算結果を加算
し、出力する。図７において、実線の枠で囲まれている
部分が回路群である。

【００４４】また、図７において、各回路群の左端に記
載されている数字は乗算結果のタップ番号を表してお
り、乗算結果のタップ番号には０〜２５５が割り振られ
ている。最上段の回路群は、０番目から１６番置きのタ
ップ番号を有する１６個の乗算結果の総和を出力する。
したがって１６個の乗算結果に対する総和を求めるため
に、回路群は加算器を階層構造に配置したことで１５個
の加算器を必要とする。また、各回路群において、加算
器は、階層が進むにつれ対応するビット数が大きいもの
となっている。

【００４５】以下、次段以降の回路群では、１番目から
１６番置きのタップ番号の乗算結果の総和、２番目から
１６番目置きのタップ番号の乗算結果の総和…、を求め
ていくことになり、最終的に１６個の総和が各回路群か
ら出力されることになる。コードレジスタ加算部１５で
は、図７に示した回路群の構成が全部で４系統必要にな
るため、加算器は１５＊１６＊４＝９６０個必要とな
り、出力される加算結果は全部で１６＊４＝６４個とな
る。実施の形態１のコードレジスタ加算部１５では、各
回路群における加算を加算器の階層順に時分割で行うよ
うにしてもよい。

【００４６】シグネチュアレジスタ１６−１及び１６−
２は、受信データの変調時に用いられたシグネチュアコ
ードを記憶する。各シグネチュアレジスタには異なるシ
グネチュアコードが記憶されており、シグネチュアレジ
スタ１６−１はシグネチュア乗算器１７−１に、シグネ
チュアレジスタ１６−２はシグネチュア乗算器１７−２
に、それぞれが記憶している１６チップ長のシグネチュ
アコードを出力する。実施の形態１のシグネチュアレジ
スタ１６−１及び１６−２は、シグネチュアコードを生
成する装置又は回路を用いてもよい。

【００４７】シグネチュア乗算器１７−１及び１７−２
は、コードレジスタ加算部１５から出力された１６＊４
の加算結果及びシグネチュアレジスタ１６−１及び１６
−２から出力されたシグネチュアコードの乗算を行い、
乗算結果をシグネチュア加算部１８−１及び１８−２に
出力する。具体的には、シグネチュア乗算器１７−１で
は、加算結果とシグネチュアレジスタ１６−１で記憶さ
れているシグネチュアコードとの乗算結果をシグネチュ
ア加算部１８−１に、シグネチュア乗算器１７−２で
は、加算結果とシグネチュアレジスタ１６−２で記憶さ
れているシグネチュアコードとの乗算結果をシグネチュ
ア加算部１８−２にそれぞれ出力する。

【００４８】シグネチュア乗算部１７−１及び１７−２
では、コードレジスタ加算部１５から出力されたそれぞ
れが１６個ある４種類の乗算結果に対して、各種類の各
乗算結果ごとにシグネチュアコードを１チップずつ乗算
する。また、シグネチュア乗算部１７−１及び１７−２
はそれぞれ、１６＊４＝６４個の乗算器で構成される。

【００４９】シグネチュア加算部１８−１及び１８−２
は、シグネチュア乗算部１７−１及び１７−２から出力
された４種類の１６個のシグネチュアコードとの乗算結
果に対して、各種類毎の乗算結果の総和を求め、出力す
る。具体的には、シグネチュア加算部１８−１は、シグ
ネチュア乗算部１７−１から、シグネチュア加算部１８
−２は、シグネチュア乗算部１７−２から出力された乗
算結果に対する総和を求め、出力する。シグネチュア加
算部１８−１及び１８−２はそれぞれ、図７で示された
コードレジスタ加算部１５における各回路群が４組配置
された構成からなり、加算器は１５＊４＝６０個必要と
なる。

【００５０】複素演算部１９−１及び１９−２は、シグ
ネチュア加算部１８−１及び１８−２から出力された４
種類の加算結果に対して加減算処理による複素演算を行
い、演算結果を相関出力として出力する。具体的には、
複素演算部１９−１はシグネチュア加算部１８−１か
ら、複素演算部１９−２はシグネチュア加算部１８−２
から出力された加算結果に対して複素演算を行う。複素
演算部１９−１及び１９−２はそれぞれ、加算器２個で
構成される。

【００５１】本発明の実施の形態１のＭＦにおいて扱う
デジタル受信信号は、復調処理を行うために通常８ビッ
トのデータとして処理を行う必要があるが、ＲＡＣＨの
Preamble部の検出には４ビットデータとして扱えば十分
である。よって受信データレジスタ列１２において４ビ
ットの受信データを格納する場合、Ｆ／Ｆは全部で１０
２４＊４＝４０９６個必要となる。すなわち１タップ＝
４ビットとなる。同様にコードレジスタ１３においても
１種類の中途復調符号コードを記憶するためには、２５
６＊４＝１０２４ビットの容量が必要である。さらに実
施の形態１のＭＦを構成する各装置で用いる加算器及び
乗算器は、４ビット以上の演算に対応していなければな
らないことはいうまでもない。

【００５２】上述した本発明の実施の形態１に係るＭＦ
を構成する各装置は、それぞれ１６ＭＨｚの速度で動作
する。また、本発明の実施の形態１に係るＭＦにおい
て、シグネチュアレジスタ１６、シグネチュア乗算器１
７、シグネチュア加算器１８及び複素演算部１９は、変
調の際に用いられたシグネチュアコードの種類数分設置
する必要がある。

【００５３】次に、本発明の実施の形態１のＭＦの動作
について図１及び図７を用いて説明する。ＲＡＣＨ受信
機のアンテナにおいて受信された複素変調アナログ信号
は、Ａ／Ｄ変換器において同相成分ならびに直交成分の
デジタル受信信号に変換される。Ａ／Ｄ変換器は、４Ｍ
ｃｐｓの速度で送信されるアナログ信号に対して、４倍
の速度の１６Ｍｂｐｓでデジタル受信信号に変換する。

【００５４】Ａ／Ｄ変換器で変換された各成分のデジタ
ル受信信号は、受信データレジスタ列１２に入力され
る。デジタル受信信号が入力されると受信データレジス
タ列１２では、各Ｆ／Ｆに格納されている受信データが
次段にシフトされ、４タップ毎に設けられている出力端
子から受信データが出力される。すなわちサンプル時間
毎に、受信データレジスタ列１２は各成分について２５
６チップの受信データを出力している。また、コードレ
ジスタ１３は、記憶している各成分の中途復調符号コー
ドをサンプル時間毎に２５６チップ分出力する。

【００５５】受信データレジスタ列１２から出力された
各成分の受信データ及びコードレジスタ１３から出力さ
れた各成分の中途復調符号コードは、コードレジスタ乗
算部１４に出力される。同相成分，直交成分の受信デー
タをそれぞれＲ_Ｉ、Ｒ_Ｑ、同相成分，直交成分の拡散符
号をそれぞれＣ_Ｉ、Ｃ_Ｑとすると、複素変調方式で変調
された受信データを復調するためには、Ｒ_Ｉ＊Ｃ_Ｉ、Ｒ
_Ｉ＊Ｃ_Ｑ、Ｒ_Ｑ＊Ｃ_Ｉ、Ｒ_Ｑ＊Ｃ_Ｑの乗算結果が必要と
なる。各々の乗算結果を得るためにコードレジスタ乗算
部１４では、各々の乗算を２５６チップ分行える乗算群
が４系列設けられている。コードレジスタ乗算部１４の
各乗算群で乗算が行われると、それぞれが２５６チップ
分を有する４種類の乗算結果がコードレジスタ加算部１
５に出力される。以上で第１の復調処理が完了する。

【００５６】コードレジスタ加算部１５では上述した通
り、個々が１５個の加算器からなる１６基の回路群によ
って、１種類の乗算結果を１６タップ置きに加算してい
き、各回路群から１６個の総和が出力される。すなわち
各回路群では、加算の開始チップ位置が異なる１６個置
きのチップ別の乗算結果の総和が１６個算出されること
になる。これらの動作を４種類の乗算結果全てに対して
行うため、全体として１６＊４＝６４の加算結果がシグ
ネチュア乗算部１７−１及び１７−２に出力される。

【００５７】シグネチュア乗算部１７−１、１７−２に
出力された、それぞれが１６個ある４種類の加算結果
は、シグネチュアレジスタ１６−１、１６−２に記憶さ
れているシグネチュアコードとそれぞれ乗算が行われ
る。シグネチュアコードはチップ長１６の１ビットのデ
ータであり、各シグネチュア乗算部において、各種類の
加算結果との乗算が行われる。シグネチュア乗算部１７
−１、１７−２では１６＊４＝６４個の乗算結果がシグ
ネチュア加算部１８−１、１８−２にそれぞれ出力され
る。シグネチュア乗算部１７−１及び１７−２における
乗算処理によって、第２の復調処理が行われたことにな
る。

【００５８】コードレジスタ加算部１５から出力された
加算結果はそれぞれ、受信データと中途復調符号コード
との乗算結果を１６チップ毎に加算したものである。ま
た１種類中の１６個の加算結果は、それぞれ加算の開始
チップ位置が異なるものであるため、それぞれの加算結
果に対し対応するチップ位置のシグネチュアコードのビ
ットデータと乗算を行うことで、最終的には受信データ
をロングコード、位相回転、シグネチュアコードにより
復調し、１６チップ毎に加算することと同様の結果が得
られる。

【００５９】シグネチュア乗算部１７−１、１７−２に
おける各種類の乗算結果は、シグネチュア加算部１８−
１及び１８−２において、各種類の乗算結果の総和が求
められる。上述したようにシグネチュア加算部１８−１
及び１８−２は、図７のコードレジスタ加算部における
回路群が４個設けられており、それぞれの回路群で種類
別の乗算結果の総和を算出している。シグネチュア加算
部１８−１及び１８−２における加算処理によって、２
５６チップ分の受信データ復調処理結果の総和が、種類
毎に得られることになる。

【００６０】シグネチュア加算部１８−１、１８−２の
加算結果は、複素演算部１９−１、１９−２にそれぞれ
出力される。複素演算部１９−１及び１９−２では、種
類毎の復調処理結果の総和に基づいて複素演算を行い、
演算結果を相関出力として出力する。同相成分と直交成
分の復調受信データＴ_Ｉ、Ｔ_Ｑは、先に定義した記号を
用いると、下式の通りに表される。Ｔ_Ｉ＝Ｒ_Ｉ＊Ｃ_Ｉ−Ｒ_Ｑ＊Ｃ_Ｑ …（１）Ｔ_Ｑ＝Ｒ_Ｑ＊Ｃ_Ｉ＋Ｒ_Ｉ＊Ｃ_Ｑ …（２）（１）（２）式で表される演算式を実現するため、複素
演算部１９−１及び１９−２は２個の加算器を用いて構
成される。

【００６１】複素演算部１９−１及び１９−２における
加算処理によって、各シグネチュアコードで変調された
同相成分及び直交成分の受信データの２５６チップ分の
相関出力を得ることができる。相関出力はサンプルタイ
ミング毎に出力されており、サンプルタイミング毎の相
関出力に基づいて最適なタイミングを検出でき、さらに
ＲＡＣＨのPreamble部を検出することができる。

【００６２】本発明の実施の形態１に係るＭＦでは、複
素変調されたＲＡＣＨの受信データに対して、ロングコ
ード及び位相回転の演算処理を施した符号コードを乗算
する第１の復調処理、乗算結果を１６チップ毎に加算
し、加算結果に対してシグネチュアコードを乗算する第
２の復調処理の二段階に分けて復調処理を行う構成とし
たことにより、従来のＭＦと比較して必要な加算器の総
数を低減することができる。

【００６３】本発明の実施の形態１に係るＭＦで用いる
加算器の数は、レジスタコード加算部１５において１５
＊１６＊４＝９６０個、シグネチュア加算部１８におい
て１５＊４＝６０個、複素演算部１９において２個であ
る。変調の際に用いられたシグネチュアコードの種類数
がｎであるとすれば、本発明の実施の形態１のＭＦで用
いる加算器の総数は９６０＋６２＊ｎで表される。従来
のＭＦでは、積和演算器９４において２５５＊４＝１０
２０個、加算器９９において２個の加算器を要するた
め、加算器の総数は１０２２＊ｎとなる。

【００６４】単純に加算器の総数で比較すれば、シグネ
チュアコードを１種類だけ用いる場合、本発明の実施の
形態１のＭＦの加算器使用数は従来と同じであるが、シ
グネチュアコードの種類が増えるにつれ、その差は顕著
となる。例えば８種類のシグネチュアコードによってア
ナログ信号が変調された場合、本発明の実施の形態１の
ＭＦは従来のＭＦと比較して、必要な加算器の総数の約
１８％ですむ。

【００６５】従来のＭＦでは、コードレジスタにはロン
グコード、位相回転及びシグネチュアコードの演算処理
を施した符号コードをあらかじめ記憶しておき、この符
号コードを用いて積和演算部で積和演算を行っていた。
このため用いるシグネチュアの種類数が増える毎に、個
別にコードレジスタ及び積和演算部を設けなければなら
なかった。本発明の実施の形態１のＭＦでは、シグネチ
ュアによる復調処理を個別に第２の復調処理として行う
こととしたので、シグネチュアの種類数によらず、コー
ドレジスタ１３及びコードレジスタ乗算部１４、最も加
算器を使用するコードレジスタ加算部１５は１組ずつで
済み、シグネチュアの種類毎にシグネチュアレジスタ１
６、シグネチュア乗算部１７、シグネチュア加算部１８
及び復調演算部１９を設けるだけでよい。

【００６６】本発明の実施の形態１に係るＭＦによれ
ば、ＲＡＣＨの受信データに対する復調処理を、ロング
コード及び位相回転に関する第１の復調処理、シグネチ
ュアコードに関する第２に復調処理との二段階に分けて
行うような構成としたため、回路規模を縮小できる効果
がある。とりわけＭＦ回路の大半を占める加算器の数を
低減することができるため、ＭＦ回路の回路規模を大幅
に縮小でき、ＲＡＣＨ受信装置の回路規模を縮小できる
効果がある。また従来と比較して演算速度に変化なくＭ
Ｆ回路規模を縮小できることにより、消費電力を低減で
きる効果がある。

【００６７】図２は、本発明の第２の実施の形態に係る
復調部のブロック図である。以下、本発明の第２の実施
の形態（以下、実施の形態２という）に係る復調部（Ｍ
Ｆ）の構成及び動作について、図１のＭＦとの相違点を
中心に図２を用いて説明する。図２のＭＦは、レジスタ
コード加算部２５とシグネチュア乗算器２７との間に複
素演算部２９を設けており、シグネチュア加算部２８−
１及び２８−２の出力結果がそのまま相関出力となる点
が図１のＭＦと異なる。

【００６８】ＲＡＣＨで用いるシグネチュアコードは複
素数ではないため、シグネチュアコードによる復調処理
前に複素演算を行っても受信データの復調結果に影響は
ない。図２のＭＦはこの性質を利用し、図１のＭＦでシ
グネチュア加算部による加算結果に基づいて複素演算を
行っていた複素演算部を、シグネチュア乗算部の前に設
け、シグネチュアコードによる復調処理前に複素演算処
理を行うようにしたものである。

【００６９】図２のＭＦでは、Ａ／Ｄ変換器、受信デー
タレジスタ列２２〜コードレジスタ加算部２５の構成及
び動作は、図１のＭＦと同じである。コードレジスタ加
算部２５から出力される、それぞれが２５６チップ分を
有する４種類の加算結果は、複素演算部２９に出力され
る。図２の複素演算部２９は、種類が異なるが、同じ開
始チップ位置から１６チップ置きに加算された加算結果
同士で復調演算を行うため、同相成分及び直交成分の復
調演算を行う２個の加算器が１６組必要になる。すなわ
ち複素演算部２９では上述した複素演算式（１）（２）
が、２＊１６の加算器によって実現される。

【００７０】複素演算部２９から出力される１６組の同
相成分及び直交成分の演算結果は、シグネチュア乗算部
２７−１及び２７−２に出力され、それぞれ対応するシ
グネチュアコードとの乗算が行われる。シグネチュア乗
算部２７−１及び２７−２はそれぞれ、全ての同相成分
及び直交成分の演算結果とシグネチュアコードとの乗算
を行うため、乗算器が１６＊２個必要となる。同相成分
及び直交成分の演算結果は、それぞれの演算結果に対し
対応するチップ位置のシグネチュアコードのビットデー
タと乗算されるため、シグネチュアコードによる復調処
理は正確に行われる。

【００７１】シグネチュア乗算部２７−１、２７−２で
は１６＊２＝３２個の乗算結果がシグネチュア加算部２
８−１、２８−２にそれぞれ出力される。シグネチュア
乗算部２７−１、２７−２における１６組の同相成分及
び直交成分の乗算結果は、シグネチュア加算部２８−１
及び２８−２において、各成分毎の乗算結果の総和が得
られる。シグネチュア加算部２８−１及び２８−２は、
図７のコードレジスタ加算部における回路群が２個設け
られており、それぞれの回路群で成分別に乗算結果の総
和を算出し、算出結果を同相成分及び直交成分の相関出
力として出力する。

【００７２】上述した本発明の実施の形態２に係るＭＦ
を構成する各装置は、それぞれ１６ＭＨｚの速度で動作
する。また、本発明の実施の形態２に係るＭＦにおい
て、シグネチュアレジスタ２６、シグネチュア乗算器２
７、シグネチュア加算器２８は、変調の際に用いられた
シグネチュアコードの種類数分設置する必要がある。そ
の他の各装置の構成及び動作については、図１のＭＦと
同様である。

【００７３】本発明の実施の形態２に係るＭＦで用いる
加算器の数は、レジスタコード加算部２５において１５
＊１６＊４＝９６０個、複素演算部２９において２個、
シグネチュア加算部２８において１５＊２＝３０個であ
る。変調の際に用いられたシグネチュアコードの種類数
がｎであるとすれば、本発明の実施の形態２のＭＦで用
いる加算器の総数は９６２＋３０＊ｎで表され、実施の
形態１のＭＦで用いる加算器数より少ないことが明らか
である。

【００７４】本発明の実施の形態２に係るＭＦによれ
ば、シグネチュアによる復調処理前に、受信データに対
して複素演算を行う構成にしたことにより、さらに使用
する加算器の数を低減でき、ＭＦ回路の回路規模を一層
縮小できて、ＲＡＣＨ受信装置の回路規模を縮小できる
効果がある。また、演算速度に変化なくＭＦ回路規模を
縮小できることにより、消費電力を低減できる効果があ
る。

【００７５】図３は、本発明の第３の実施の形態に係る
復調部（ＭＦ）のブロック図である。以下、本発明の第
３の実施の形態（以下、実施の形態３という）に係るＭ
Ｆの構成及び動作について、図２のＭＦとの相違点を中
心に図３を用いて説明する。図３のＭＦでは、Ａ／Ｄ変
換器３１−１、３１−２において１６Ｍｂｐｓの速度で
それぞれ変換された同相成分と直交成分のデジタル受信
データを、セレクタ３１０で３２Ｍｂｐｓの速度で交互
に切り替えて受信データレジスタ列３２に出力する。

【００７６】受信データレジスタ列３２は、直列に接続
した２０４８タップのＦ／Ｆからなり、セレクタ３１０
から受信データが入力されると、各々のＦ／Ｆに格納さ
れている受信データを順次、次段のＦ／Ｆにシフトす
る。また受信データレジスタ列３２は、８タップ置きの
Ｆ／Ｆに出力端子を有しており、サンプル時間の半分、
つまり３２Ｍｂｐｓの速度で出力端子から受信データを
コードレジスタ乗算部３４にタップ出力する。

【００７７】すなわち、受信データレジスタ列３２に
は、セレクタ３１０から３２Ｍｂｐｓの速度で出力され
る同相成分及び直交成分の受信データが交互にＦ／Ｆに
入力、シフトされる。また受信データレジスタ列３２
は、４倍オーバーサンプリングされた２５６チップ分の
同相成分及び直交成分の受信データを格納でき、３２Ｍ
ｂｐｓの速度で各チップにおける２５６個の受信データ
を成分別に交互に出力する。

【００７８】コードレジスタ３３は、図１及び図２のコ
ードレジスタと同様、同相成分及び直交成分の中途復調
符号コードを記憶している２５６タップのＦ／Ｆを２系
列有しており、それぞれのＦ／Ｆは記憶している中途復
調コードをレジスタ乗算部３４に１６Ｍｂｐｓの速度で
出力する。

【００７９】コードレジスタ乗算部３４は、２５６個の
乗算器からなる乗算器群を２系列有し、受信データレジ
スタ列１２から出力された各成分の受信データと、コー
ドレジスタ３３から出力された各成分の中途復調符号コ
ードとの乗算を３２Ｍｂｐｓの速度で２５６タップ分行
い、乗算結果をコードレジスタ加算部３５に出力する。

【００８０】上述した通り、コードレジスタ乗算部３４
には、受信データレジスタ列３２から３２Ｍｂｐｓの速
度で各成分の受信データが交互に入力される。例えば、
あるタイミングで受信データレジスタ列３２から同相成
分の受信データＲ_Ｉが入力されると、コードレジスタ乗
算部３４ではＲ_Ｉ＊Ｃ_Ｉ、Ｒ_Ｉ＊Ｃ_Ｑの乗算が行われ、
１／２サンプル時間後に直交成分の受信データＲ_Ｑが入
力されるので、さらにＲ_Ｑ＊Ｃ_Ｉ、Ｒ_Ｑ＊Ｃ_Ｑの乗算が
行われる。これらの乗算は１サンプル時間内に完了し、
しかも復調の際に必要な受信データ及び拡散符号の積の
全ての組み合わせが得られるため、乗算器群は２系列あ
れば足りる。

【００８１】コードレジスタ乗算部３４から出力され
た、それぞれが２５６タップ分を有する４種類の乗算結
果は、コードレジスタ加算部３５に入力される。上述し
たように、コードレジスタ乗算部３４は４種類の乗算結
果のうち、２種類ずつを３２Ｍｂｐｓの速度で交互に出
力するので、コードレジスタ加算部３５は図７のコード
レジスタ加算部における構成が２組設けられ、３２Ｍｂ
ｐｓの速度で１６＊２＝３２個の加算結果を出力する。
コードレジスタ加算部３５の加算処理については、図１
及び図２のＭＦにおけるコードレジスタ加算部と同様で
ある。

【００８２】コードレジスタ加算部３５から出力され
た、それぞれが１６個ある４種類の加算結果は、複素演
算部３９に入力され複素演算が行われる。複素演算部３
９は図２の複素演算部２９と同一の構成であるが、３２
Ｍｂｐｓの速度で演算を行う。複素演算を行うには４種
類の受信データ及び拡散符号の積の組み合わせが必要で
あるが、既述したように全ての組み合わせが揃うには１
サンプル時間が経過しなければならないため、複素演算
部３９は１６Ｍｂｐｓの速度で１６組の同相成分及び直
交成分の複素演算結果を出力することになる。

【００８３】複素演算部３９から出力される１６組の同
相成分及び直交成分の演算結果は、シグネチュア乗算器
３７−１及び３７−２に出力され、以後１６Ｍｂｐｓの
速度においてシグネチュアによる復調処理及び相関出力
が行われる。シグネチュアレジスタ３６、シグネチュア
乗算部３７及びシグネチュア加算部３８の構成及び動作
は、図２のＭＦにおいて対応する装置と同一であるの
で、説明は省略する。また、本発明の実施の形態３に係
るＭＦにおいても、シグネチュアレジスタ３６、シグネ
チュア乗算器３７、シグネチュア加算器３８は、変調の
際に用いられたシグネチュアコードの種類数分設置する
必要がある。

【００８４】図３のＭＦでは、中途復調符号コードによ
る復調処理を行う装置において処理速度を２倍にしたこ
とにより、処理速度を上げた装置の消費電力は図２のＭ
Ｆと比較して２倍となる。一方、回路規模では図２のＭ
Ｆと比較して、コードレジスタ乗算部３４において乗算
器群を４系列から２系列に半減、乗算器の数で２５６＊
２＝５１２個、コードレジスタ加算部３５において加算
器を１５＊１６＊２＝４８０個低減できる。図３のＭＦ
で用いる加算器の総数は、４８０＋３０＊ｎと表され
る。

【００８５】本発明の実施の形態３に係るＭＦによれ
ば、中途復調符号コードによる復調処理を行う装置の処
理速度を上げ、時分割によって復調処理を行う構成にし
たことにより、中途復調符号コードによる復調処理を行
う装置における乗算器及び加算器の数を低減できるた
め、ＭＦ回路の回路規模を一層縮小でき、ＲＡＣＨ受信
装置の回路規模を縮小できる効果がある。

【００８６】図４は、本発明の第４の実施の形態に係る
復調部（ＭＦ）のブロック図である。以下、本発明の第
４の実施の形態（以下、実施の形態４という）に係るＭ
Ｆの構成及び動作について、図３のＭＦとの相違点を中
心に図４を用いて説明する。図４は、本発明の実施の形
態３のＭＦにおいて、４種類のシグネチュアによる復調
処理を行う装置の処理速度を上げ、時分割によって復調
処理を行うようにしたものである。

【００８７】図４のＭＦにおいて、Ａ／Ｄ変換器、受信
データレジスタ列４２〜複素演算部４９の構成及び動作
については、図３のＭＦにおいて対応する装置と同一で
あるので、説明は省略する。すなわち図４のＭＦにおい
ても図３のＭＦと同様、３２Ｍｂｐｓの速度で同相成分
及び直交成分の受信データに対して中途復調符号コード
による復調処理を時分割で行い、１６チップ毎の加算処
理を行った後、それぞれの加算結果に対して複素演算を
行っている。複素演算部４９からは、１６Ｍｂｐｓの速
度で１６組の同相成分及び直交成分の複素演算結果が出
力される。

【００８８】複素演算部４９から出力された１６組の同
相成分及び直交成分の複素演算結果は、シグネチュア乗
算部４７に入力される。シグネチュア乗算部４７の構成
及び動作は図３のシグネチュア乗算部３７と同一である
が、処理速度は４倍の６４ＭＨｚである。またシグネチ
ュアレジスタ４６−１〜４６−４は各々が記憶している
シグネチュアコードを６４ＭＨｚの速度でシグネチュア
乗算部４７に時分割で切り換えて出力している。シグネ
チュアレジスタ４６−１〜４６−４は、このような動作
を循環して行っている。したがってシグネチュア乗算部
４７は、同一の複素演算結果に対し、６４ＭＨｚの速度
でそれぞれ異なるシグネチュアコードとの乗算を行うこ
とで、一つの乗算部によって複数のシグネチュアによる
復調処理を行っている。

【００８９】シグネチュア乗算部４７から出力される１
６組の同相成分及び直交成分の乗算結果は、シグネチュ
ア加算部４８において各成分の総和が算出され、相関出
力として出力される。シグネチュア加算部４８の構成及
び動作は図３のシグネチュア加算部３８と同一である
が、処理速度は６４ＭＨｚであるため、シグネチュアの
種類別に相関出力を出力することができる。

【００９０】図４のＭＦでは、シグネチュアによる復調
処理を行う装置において処理速度をシグネチュアの種類
数倍上げたことにより、シグネチュア乗算部４７及びシ
グネチュア加算部４８の設置数を低減できる。図４のＭ
Ｆでは、４種類のシグネチュアによる復調処理を１組の
シグネチュア乗算部４７及びシグネチュア加算部４８で
対応しているため、図３のＭＦで４種類のシグネチュア
を扱う場合と比較して乗算器を１６＊２＊３＝９６個、
加算器を１５＊２＊３＝９０個低減できる。本発明の実
施の形態４に係るＭＦにおいて、シグネチュアの種類数
に応じて、シグネチュアレジスタ、シグネチュア乗算部
及びシグネチュア加算部の組を並列的に設置してもよ
い。これらの組の装置の処理速度は、この装置に組に含
まれるシグネチュアの種類数に合わせることが好適であ
る。

【００９１】本発明の実施の形態４に係るＭＦによれ
ば、シグネチュアによる復調処理を行う装置の処理速度
をシグネチュアの種類数倍に上げ、時分割によって複数
種のシグネチュアによる復調処理を行う構成にしたこと
により、シグネチュアによる復調処理を行う装置におけ
る乗算器及び加算器の数を低減でき、更にＭＦ回路の回
路規模を一層縮小できて、ＲＡＣＨ受信装置の回路規模
を縮小できる効果がある。

【００９２】図５は、本発明の第５の実施の形態に係る
復調部（ＭＦ）のブロック図である。以下、本発明の第
５の実施の形態（以下、実施の形態５という）に係るＭ
Ｆの構成及び動作について、図４のＭＦとの相違点を中
心に図５を用いて説明する。図５は、本発明の実施の形
態４のＭＦにおいて、コードレジスタ５３及びコードレ
ジスタ乗算部５４の処理速度を上げ、時分割によって復
調処理を行うようにしたものである。

【００９３】図５のＭＦにおいて、Ａ／Ｄ変換器、受信
データレジスタ列５２の構成及び動作については図４の
ＭＦにおいて対応する装置と同一であるので、説明は省
略する。受信データレジスタ列５２は、３２Ｍｂｐｓの
速度で２５６チップ分の同相成分及び直交成分の受信デ
ータを交互に切り替えてコードレジスタ乗算部５４に出
力することができる。

【００９４】一方、ロングコードレジスタ５３−１、５
３−２はそれぞれ、同相成分の中途復調符号コードを記
憶する同相成分コードレジスタ５３−１及び直交成分の
中途復調符号コードを記憶する直交成分コードレジスタ
５３−２とが設けられており、それぞれ６４ＭＨｚの速
度で記憶している中途復調符号コードをコードレジスタ
乗算部５４に交互に切り替えて出力する。同相成分コー
ドレジスタ５３−１及び直交成分コードレジスタ５３−
２はそれぞれ、２５６タップのＦ／Ｆで構成されてい
る。

【００９５】コードレジスタ乗算部５４は、２５６個の
乗算器からなる乗算器群を１系列有し、各成分の受信デ
ータ及び各成分の中途復調符号コードとの乗算を６４Ｍ
Ｈｚの速度で２５６タップ分行い、乗算結果をコードレ
ジスタ加算部５５に出力する。受信データレジスタ列５
２からは３２Ｍｂｐｓの速度で各成分の受信データが交
互に出力されるが、各成分の受信データが出力される間
に同相成分コードレジスタ５３−１及び直交成分コード
レジスタ５３−２からはそれぞれ各成分の中途復調符号
コードが出力される。よって１／４サンプル時間毎に受
信データ及び中途復調符号コードとの乗算が１通りずつ
行われ、１サンプル時間で全ての組み合わせについての
乗算結果が得られるため、乗算器群は１系列で十分であ
る。

【００９６】コードレジスタ乗算部５４から出力され
た、それぞれが２５６タップ分を有する４種類の乗算結
果は、コードレジスタ加算部３５に入力される。上述し
たように、コードレジスタ乗算部５４は４種類の乗算結
果のうち、１種類ずつ６４Ｍｂｐｓの速度で交互に出力
するので、コードレジスタ加算部５５は図７のコードレ
ジスタ加算部における構成が１組設けられ、６４Ｍｂｐ
ｓの速度で１６個の加算結果を出力する。コードレジス
タ加算部５５の加算処理については、図１〜図４のＭＦ
におけるコードレジスタ加算部と同様である。

【００９７】コードレジスタ加算部５５から出力され
た、それぞれが１６個ある４種類の加算結果は、複素演
算部５９に入力され複素演算が行われる。複素演算部５
９は図４の複素演算部４９と同一の構成であるが、６４
Ｍｂｐｓの速度で演算を行う。複素演算を行うには４種
類の受信データ及び拡散符号の積の組み合わせが必要で
あるが、既述したように全ての組み合わせが揃うには１
サンプル時間が経過しなければならないため、複素演算
部５９は１６Ｍｂｐｓの速度で１６組の同相成分及び直
交成分の複素演算結果を出力することになる。

【００９８】複素演算部５９から出力される１６組の同
相成分及び直交成分の演算結果は、シグネチュア乗算器
５７に出力され、以後６４Ｍｂｐｓの速度において複数
種のシグネチュアによる復調処理及び相関出力が行われ
る。シグネチュアレジスタ５６−１〜５６−４、シグネ
チュア乗算部５７及びシグネチュア加算部５８の構成及
び動作は、図４のＭＦにおいて対応する装置と同一であ
るので、説明は省略する。図５のＭＦにおいて、シグネ
チュアの種類数に応じて、シグネチュアレジスタ、シグ
ネチュア乗算部及びシグネチュア加算部の組を並列的に
設置してもよい。これらの組の装置の処理速度は、この
装置の組に含まれるシグネチュアの種類数に合わせるこ
とが好適である。

【００９９】図５のＭＦでは、同相成分コードレジスタ
５３−１及び直交成分コードレジスタ５３−２を６４Ｍ
Ｈｚの速度で交互に切り替えてコードレジスタ乗算部５
４に出力し、コードレジスタ乗算部５４において処理速
度を６４ＭＨｚにしたことにより、コードレジスタ乗算
部５４において乗算器群を２系列から１系列、乗算器の
数で２５６個、コードレジスタ加算器５５において加算
器を１５＊１６＝２４０個低減できる。

【０１００】本発明の実施の形態５に係るＭＦによれ
ば、コードレジスタ５３及びコードレジスタ乗算部５４
の処理速度を上げ、時分割によって復調処理を行う構成
にしたことにより、コードレジスタ乗算部５４及びコー
ドレジスタ加算部５３で用いる乗算器及び加算器の数を
低減でき、ＭＦ回路の回路規模を一層縮小できて、ＲＡ
ＣＨ受信装置の回路規模を縮小できる効果がある。

【０１０１】図６は、本発明の第６の実施の形態に係る
復調部（ＭＦ）のブロック図である。以下、本発明の第
６の実施の形態（以下、実施の形態６という）に係るＭ
Ｆの構成及び動作について、図１〜図５のＭＦとの相違
点を中心に図６を用いて説明する。図６のＭＦは、受信
データに対しまず位相回転及び複素演算処理を行い、複
素演算結果に対してロングコードによる復調処理及びシ
グネチュアによる復調処理を行い、相関出力を行うもの
である。

【０１０２】図６のＭＦにおいて、Ａ／Ｄ変換器で変換
された同相成分及び直交成分の受信データは、まず複素
乗算器６１１に入力される。複素乗算器６１１には位相
回転レジスタ６１２で記憶されている同相成分及び直交
符号の位相回転符号も出力されており、複素乗算器６１
１はこれらの複素演算を行い、各成分の複素演算結果を
出力する。

【０１０３】図８は、複素乗算器６１１の構成ブロック
図である。図８の構成ブロック図において、Ｉ、Ｑは同
相成分と直交成分の受信データを、i、qは、同相成分と
直交成分の位相回転符号をそれぞれ示している。また図
８に示す複素乗算器６１１の回路構成は、複素演算式
（１）（２）を実現するものであることに他ならない。
よって複素乗算器６１１は位相回転処理を行うと同時
に、受信データの複素演算処理も行っている。

【０１０４】複素乗算器６１１から出力された各成分の
複素演算結果のうち、同相成分の複素演算結果は受信デ
ータレジスタ列６２−１に、直交成分の複素演算結果は
受信データレジスタ列６２−２にそれぞれ出力される。
以後、同相成分の複素演算結果はコードレジスタ乗算器
６４−１において、コードレジスタ６３−１に記憶され
ている同相成分のロングコードとの乗算が行われ、乗算
結果はさらにコードレジスタ加算器６５−１において１
６チップ毎の加算が行われることによりロングコードに
よる復調処理が完了し、１６個の加算結果が出力され
る。直交成分の複素演算結果においても、対応する装置
においてロングコードによる復調処理が行われる。

【０１０５】図６のＭＦにおいて、受信データレジスタ
列６２、コードレジスタ６３、コードレジスタ乗算部６
４、コードレジスタ加算部６５はそれぞれ、図１のＭＦ
の対応する各装置の１系列の回路群を有する構成となっ
ている。受信データは既に複素演算処理が成されてお
り、各成分の複素演算結果に対してロングコードによる
復調処理を行えばよいため、各装置は１系列の回路群で
足りる。

【０１０６】コードレジスタ加算部６５−１、６５−２
から出力された１６個の各成分の加算結果は、シグネチ
ュア乗算部６７−１、６７−２にそれぞれ出力される。
同相成分の複素演算結果の加算結果は、シグネチュア乗
算部６５−１でシグネチュアレジスタ６６に記憶されて
いるシグネチュアコードとの乗算が行われ、さらに乗算
結果はシグネチュア加算部６８−１において総和が求め
られ、結果を同相成分の相関出力として出力する。直交
成分の複素演算結果の加算結果も、対応する装置におい
て同様の方法により処理され、シグネチュア加算部６８
−２から直交成分の相関出力として出力される。図６の
ＭＦにおいて、シグネチュア乗算部６７、シグネチュア
加算部６８は、図１のＭＦの対応する各装置の１系列の
回路群を有する構成となっている。

【０１０７】図６のＭＦを構成する各装置は、それぞれ
１６ＭＨｚの速度で動作する。また、図６のＭＦにおい
て、シグネチュアレジスタ６６、シグネチュア乗算部６
７−１及び６７−２、シグネチュア加算部６８−１及び
６８−２はそれぞれ、変調の際に用いられたシグネチュ
アコードの種類数分設置する必要がある。また図６のＭ
Ｆにおいて、図３〜図５のＭＦで説明したように、ロン
グコードによる復調処理又はシグネチュアによる復調処
理を時分割処理で行うよう、各装置の構成及び処理速度
を変更してもよい。

【０１０８】図６のＭＦでは、同相成分及び直交成分の
受信データに対し、まず複素乗算器６１１において位相
回転処理及び複素演算処理を行ったのち、得られた各成
分の複素演算結果に対してロングコードによる復調処理
及びシグネチュアによる復調処理を行うことにより、図
２のＭＦと比較して、コードレジスタ乗算部６４におい
て乗算器群を４系列から２系列、乗算器の数で５１２
個、コードレジスタ加算部６５において加算器を１５＊
１６＊２＝４８０個、シグネチュア乗算部６７において
乗算器を１６＊２＝３２個、シグネチュア加算部６８に
おいて加算器を１５＊２＝３０個低減できる。またシグ
ネチュアの種類数がｎ個である場合、図６のＭＦで用い
られる加算器の総数は４８２＋３０＊ｎで表される。図
６のＭＦでは、処理速度が同じである図２のＭＦと比較
して、乗算器及び加算器の数を低減することができるた
め、図３〜図５で説明したような時分割処理を行う構成
にすることで、図３〜図５よりもさらに乗算器及び加算
器の数を低減できることが明らかである。

【０１０９】本発明の実施の形態６に係るＭＦによれ
ば、受信データに対して位相回転処理及び複素演算処理
を行った後に、ロングコードによる復調処理及びシグネ
チュアによる復調処理を行う構成にしたことにより、Ｍ
Ｆ全体で用いる乗算器及び加算器の数を低減できるた
め、ＭＦ回路の回路規模を縮小でき、ＲＡＣＨ受信装置
の回路規模を縮小できる効果がある。また、従来と同じ
演算速度でＭＦ回路規模を縮小できることにより、消費
電力を低減できる効果がある。

【０１１０】本発明のＲＡＣＨ受信装置の復調部（Ｍ
Ｆ）によれば、従来と比較してＭＦの回路規模を縮小で
きることにより、ＭＦ回路で用いられるＬＳＩの価格を
低減できる効果がある。また、本発明のＭＦでは、実施
の形態３から実施の形態５において、ＭＦを構成する装
置の処理速度を上げて時分割処理を行うＭＦについて説
明したが、現状のＣＭＯＳでは１００Ｍｂｐｓの処理速
度を実現しているため、将来的にも問題なく実施できる
ものである。

【０１１１】

【発明の効果】本発明によれば、ロングコード、位相回
転情報及びシグネチュアによりスペクトラム拡散された
受信信号を復調するＲＡＣＨ受信装置において、受信信
号とロングコード及び位相回転情報にて演算された第１
の逆拡散符号とを第１の乗算手段で乗算し、第１の乗算
手段から出力される複数の乗算結果を特定間隔で第１の
加算手段により加算し、第１の加算手段から出力される
複数の加算結果とシグネチュアの第２の逆拡散符号とを
第２の乗算手段で乗算し、第２の乗算手段から出力され
る乗算結果を第２の加算手段で加算して相関出力を得る
ようにしているので、第１の逆拡散符号を用いた復調処
理と第２の逆拡散符号を用いた復調処理とを二段階に分
けて行うことで、加算器の総数を低減して回路規模を縮
小し、消費電力を低減することができる効果がある。

【０１１２】本発明によれば、第１の加算手段と第２の
乗算手段との間に、受信信号に対する複素演算を行う複
素演算手段を設けた上記ＲＡＣＨ受信装置としているの
で、回路規模を更に縮小し、消費電力を低減することが
できる効果がある。

【０１１３】本発明によれば、ロングコード、位相回転
情報及びシグネチュアによりスペクトラム拡散された受
信信号を復調するＲＡＣＨ受信装置において、受信信号
に対して複素演算処理を複素演算処理手段で行い、複素
演算結果におけるＩ相成分及びＱ相成分とロングコード
の第１の逆拡散符号との乗算を第１の乗算手段で各々行
い、第１の乗算手段から各々出力されるＩ相成分及びＱ
相成分の複数の乗算結果を特定間隔で第１の加算手段に
より各々加算し、第１の加算手段から各々出力される複
数の加算結果とシグネチュアの第２の逆拡散符号とを第
２の乗算手段で乗算すると、第２の乗算手段から出力さ
れる乗算結果を第２の加算手段で加算して相関出力を得
るものであり、回路規模を縮小し、消費電力を低減する
ことができる効果がある。

【０１１４】本発明によれば、第１の乗算手段では、受
信信号におけるＩ相成分及びＱ相成分と第１の逆拡散符
号との乗算を、それぞれ時分割に入力信号のサンプリン
グ速度の整数倍の速度で行い、第１の加算手段では、該
整数倍の速度で加算を行う上記ＲＡＣＨ受信装置として
いるので、第１の逆拡散符号を用いた復調処理の速度を
上げることで、回路規模を一層縮小できる効果がある。

【０１１５】本発明によれば、第２の乗算手段では、入
力される演算結果と第２の逆拡散符号との乗算を、第２
の逆拡散符号の種類数倍の速度で行い、第２の加算手段
では、第２の逆拡散符号の種類数倍の速度で加算を行う
上記ＲＡＣＨ受信装置としているので、第２の逆拡散符
号を用いた復調処理を行う乗算器及び加算器の数を低減
でき、回路規模を縮小できる効果がある。

【０１１６】本発明によれば、第１の乗算手段は、受信
信号におけるＩ相成分及びＱ相成分と第１の逆拡散符号
との乗算を、Ｉ成分及びＱ成分の取り込みタイミングを
入力信号のサンプリング速度の整数倍の速度とし、これ
に対して第１の逆拡散符号の取り込みタイミングを該速
度の２倍の速度として時分割に行い、第１の加算手段
は、該整数倍の２倍の速度で加算を行う上記ＲＡＣＨ受
信装置としているので、第１の逆拡散符号を用いた復調
処理を行う乗算器及び加算器の数を低減でき、回路規模
を縮小できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＲＡＣＨ受信
装置の復調部のブロック図である。

【図２】本発明の第２の実施の形態に係るＲＡＣＨ受信
装置の復調部のブロック図である。

【図３】本発明の第３の実施の形態に係るＲＡＣＨ受信
装置の復調部のブロック図である。

【図４】本発明の第４の実施の形態に係るＲＡＣＨ受信
装置の復調部のブロック図である。

【図５】本発明の第５の実施の形態に係るＲＡＣＨ受信
装置の復調部のブロック図である。

【図６】本発明の第６の実施の形態に係るＲＡＣＨ受信
装置の復調部のブロック図である。

【図７】本発明のマッチドフィルタにおける、レジスタ
コード加算部の構成ブロック図である。

【図８】本発明の第６の実施の形態に係るマッチドフィ
ルタにおける、複素乗算器の構成ブロック図である。

【図９】従来のＲＡＣＨ受信装置の復調部のブロック図
である。

【符号の説明】

１２，２２，３２，４２，５２，６２，９２…受信デー
タレジスタ列、１３，２３，３３，４３，５３，６
３，９３…コードレジスタ、１４，２４，３４，４
４，５４，６４，９４…コードレジスタ乗算部、１
５，２５，３５，４５，５５，６５…コードレジスタ加
算部、１６，２６，３６，４６，５６，６６…シグネ
チュアレジスタ、１７，２７，３７，４７，５７，６
７…シグネチュア乗算部、１８，２８，３８，４８，
５８，６８…シグネチュア加算部、１９，２９，３
９，４９，５９，６９，９９…複素演算部、５１０…
セレクタ、６１１…複素乗算器、６１２…位相回転レ
ジスタ

Claims

【特許請求の範囲】

【請求項１】ロングコード、位相回転情報及びシグネ
チュアによりスペクトラム拡散された受信信号を復調す
るＲＡＣＨ受信装置において、受信信号とロングコード及び位相回転情報にて演算され
た第１の逆拡散符号とを乗算する第１の乗算手段と、前
記第１の乗算手段から出力される複数の乗算結果を特定
間隔で加算する第１の加算手段と、前記第１の加算手段
から出力される複数の加算結果とシグネチュアの第２の
逆拡散符号とを乗算する第２の乗算手段と、前記第２の
乗算手段から出力される乗算結果を加算して相関出力を
得る第２の加算手段とを有することを特徴とするＲＡＣ
Ｈ受信装置。
【請求項２】第１の加算手段と第２の乗算手段との間
に、受信信号に対する複素演算を行う複素演算手段を設
けたことを特徴とする請求項１記載のＲＡＣＨ受信装
置。
【請求項３】ロングコード、位相回転情報及びシグネ
チュアによりスペクトラム拡散された受信信号を復調す
るＲＡＣＨ受信装置において、受信信号に対して複素演算処理を行う複素演算処理手段
と、前記複素演算結果におけるＩ相成分及びＱ相成分と
ロングコードの第１の逆拡散符号との乗算を各々行う第
１の乗算手段と、前記第１の乗算手段から各々出力され
るＩ相成分及びＱ相成分の複数の乗算結果を特定間隔で
各々加算する第１の加算手段と、前記第１の加算手段か
ら各々出力される複数の加算結果とシグネチュアの第２
の逆拡散符号とを乗算する第２の乗算手段と、前記第２
の乗算手段から出力される乗算結果を加算して相関出力
を得る第２の加算手段とを有することを特徴とするＲＡ
ＣＨ受信装置。
【請求項４】第１の乗算手段は、受信信号におけるＩ
相成分及びＱ相成分と第１の逆拡散符号との乗算を、そ
れぞれ時分割に入力信号のサンプリング速度の整数倍の
速度で行い、第１の加算手段は、前記整数倍の速度で加
算を行うことを特徴とする請求項２又は請求項３記載の
ＲＡＣＨ受信装置。
【請求項５】第２の乗算手段は、入力される演算結果
と第２の逆拡散符号との乗算を、前記第２の逆拡散符号
の種類数倍の速度で行い、第２の加算手段は、前記第２
の逆拡散符号の種類数倍の速度で加算を行うことを特徴
とする請求項４記載のＲＡＣＨ受信装置。
【請求項６】第１の乗算手段は、受信信号におけるＩ
相成分及びＱ相成分と第１の逆拡散符号との乗算を、前
記Ｉ成分及び前記Ｑ成分の取り込みタイミングを入力信
号のサンプリング速度の整数倍の速度とし、これに対し
て前記第１の逆拡散符号の取り込みタイミングを前記速
度の２倍の速度として時分割に行い、第１の加算手段
は、前記整数倍の２倍の速度で加算を行うことを特徴と
する請求項５記載のＲＡＣＨ受信装置。