JP3476987B2 - マルチユーザ復調方法および装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＤＳ−ＣＤＭＡ（Ｄｉｒ
ｅｃｔ Ｓｅｑｕｅｎｃｅ−Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ
Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）方式のスペクトラム
拡散通信における基地局の受信機のためのマルチユーザ
復調方法および装置に関する。

【０００２】

【従来の技術】ＤＳ−ＣＤＭＡ方式スペクトラム拡散通
信の基地局受信機では複数ユーザーからの信号を受信
し、干渉等を考慮しつつ各ユーザーの信号を分離抽出
し、抽出された信号を逆拡散する必要があるが、従来比
較的単純な回路よりなるスライディングコリレータ（Ｓ
ｌｉｄｉｎｇ Ｃｏｒｒｅｌａｔｏｒ：以下ＳＣとい
う）を用いて逆拡散のための相関演算を行うことが多か
った。そしてＳＣは入力信号の拡散符号と受信機の拡散
符号との位相同期が完璧であることが要求され、ＤＬＬ
（ＤｅｌａｙＬｏｃｋｅｄ Ｌｏｏｐ）等の同期捕捉・
保持回路が必要であった。しかしＤＬＬは初期引き込み
時間および再引き込み時間が大であるという欠点を有
し、また一般に完璧な同期を実現することは困難である
ので、同期の不完全さによる受信特性の劣化が生じた。

【０００３】さらに各ユーザーの信号間の干渉を防止す
るために、従来、干渉キャンセラが使用されていたが、
この干渉キャンセラは受信信号の逆拡散、レイク合成等
の処理を経た後に、スペクトラム拡散によって個々のユ
ーザの信号に対応した受信信号を再現し、特定ユーザー
以外のユーザーの再現信号を受信信号から減ずることに
より特定ユーザーのための受信信号を抽出するものであ
ったが、回路が極めて大規模かつ高価であった。

【０００４】

【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、同期に関連
した問題点を解消し、かつ干渉キャンセラが不要なマル
チユーザ復調方法および装置を提供することを目的とす
る。

【０００５】

【課題を解決するための手段】本発明に係るマルチユー
ザ復調方法および装置は、受信信号を逆拡散した信号を
単に閾値処理することによって特定ユーザーの信号を抽
出し、抽出された信号を再拡散し、特定ユーザー以外の
再拡散信号を受信信号から減ずることにより特定ユーザ
ーのための受信信号を抽出するものである。

【０００６】

【発明の実施の形態】次に本発明に係るマルチユーザ復
調方法の１実施例を図面に基づいて説明する。

【０００７】

【実施例】図１は本発明に係るマルチユーザ復調方法の
１実施例を概念的に示すものであり、複素マッチドフィ
ルタＭＦ１１、ＭＦ１２、．．．、ＭＦ１ｎにおいて受
信信号Ｒ（ｔ）を逆拡散して各ユーザ−の信号を抽出す
る。ここで抽出された各ユーザーの信号は伝送路による
歪みを受けており、さらに受信信号には熱雑音が含まれ
ている。ここに伝送路歪みを考慮した各ユーザーの信号
をＩｉ（ｔ）、その受信レベルをａｉ、各ユーザーの拡
散符号をＰＮｉ、熱雑音をｎ（ｔ）とすると、受信信号
Ｒ（ｔ）は、

【数１】 と表現される。

【０００８】例えば第１のマッチドフィルタＭＦ１１に
よって受信信号Ｒ（ｔ）を処理すると、図２の実線の出
力電圧が生じ、この出力電圧には１周期（１シンボル時
間）ごとに複数のピークＰ１、Ｐ２、Ｐ３が現われてい
る。実線で示される電圧は式（１）の第１項および熱雑
音項と第１ユーザ拡散符号との相関演算結果である。ま
た一点鎖線は干渉波電圧であり、式（１）の第２項〜第
ｎ項の和と第１ユーザ拡散符号との相関演算結果であ
る。

【０００９】一般にＤＳ−ＣＤＭＡ方式では各ユーザー
に与えられる拡散符号は直交性が高く、相互相関が低い
ため干渉波のレベルは低いが、ユーザー数が増加すると
干渉波のレベルは図２に示すように高くなり、正確なピ
ーク検出が困難となる。

【００１０】そこでマッチドフィルタＭＦ１１〜ＭＦ１
ｎの出力は主波抽出部ＴＨ１１、ＴＨ１２、．．．、Ｔ
Ｈ１ｎに入力され、干渉波および熱雑音を強制的に除去
する。ここに主波抽出は閾値処理であり、概念的には、
図２におけるピークＰ１〜Ｐ３のうちＰ３を、所定レベ
ル以下のピークとして消去して、図３のような波形を生
じさせる処理である。但し、実際の閾値処理では閾値以
下の入力は低レベルの信号に変換されるので、実際には
図３８あるいは図４０の出力が生じる。主波抽出部は１
シンボル時間内の最大電力を与えるピーク電圧に対して
所定の比率を掛けた電圧を閾値として受信信号を閾値処
理する。主波抽出部の出力は再拡散部ＲＳ１１、ＲＳ１
２、．．．、ＲＳ１ｎにそれぞれ入力され、再度スペク
トル拡散が行われる。この再拡散出力は個々のユーザー
のための受信信号に近似したレプリカ信号であり、例え
ばＲＳ１１の出力は第１番目以外のユーザーのためのレ
プリカ信号である。

【００１１】以上のレプリカ信号を用いて、各ユーザー
のための拡散信号を生成する。すなわち、第ｉ番目のユ
ーザーのための拡散信号の生成においては、第ｉ番目以
外のユーザーのレプリカ信号の和を、加算器ＡＤＤ１ｉ
において、受信信号Ｒ（ｔ）から減算する。受信信号Ｒ
（ｔ）は遅延回路Ｄ１により遅延され、マッチドフィル
タ、主波抽出部、再拡散回路による処理結果とのタイミ
ングが調整されている。仮にレプリカ信号が理想的な状
態、すなわち式（１）の第ｉ番目の項のみが抽出された
とすると、加算器出力は式（２）に示すように、第ｉ番
目のユーザーのための拡散信号成分と熱雑音の和とな
る。

【数２】 式（２）から明らかなように、加算器の出力において、
相互相関、すなわち干渉の影響を軽減し得ることが分
る。

【００１２】このように抽出された拡散信号成分は複素
マッチドフィルタＭＦ２１、ＭＦ２２、．．．、ＭＦ２
ｎによって相関演算され、理想的には、受信信号におけ
る各ユーザーの逆拡散信号成分が抽出される。この相関
演算結果に対して判定回路Ｊ１１、Ｊ１２、．．．、Ｊ
１ｎにおいて、対応ユーザーの信号の存在を判定し、そ
の信号を出力する。

【００１３】ここで、マルチパスが生じていない場合の
種々のマッチドフィルタ出力を通じて図１の実施例の効
果を示す。

【００１４】図４は干渉が極めて少ない場合の前記マッ
チドフィルタＭＦ２１の出力のシミュレーション例を示
す。ここにシミュレーションの条件は、１次変調ＱＰＳ
Ｋ、拡散符号１２８チップＭ系列、オーバーサンプル数
４、ユーザー数２局とし、ベースバンド帯での静的条件
の下での相関演算である。同図において、ｔ＝０のとき
に第１番目のユーザー（希望局とする。）の相関ピーク
が検出されている。また１ビットあたりの信号エネルギ
ー対雑音電力密度（Ｅｂ／Ｎｏ）は１００ｄＢ、希望波
電力対干渉波電力比（Ｄ／Ｕ）は１００ｄＢであり、雑
音と干渉の影響が極めて小さい条件設定をおこなった。
なお時間ｔ＝５１２におけるピークは隣接シンボルによ
るものであり、伝送路のインパルス応答とは無関係であ
る。

【００１５】図５は図４のマッチドフィルタ出力を１６
シンボル時間表示したもので、実数成分（Ｉ相）と、虚
数成分（Ｑ相）を同時に表示している。従って、ピーク
が１本しかない場合は、Ｉ相、Ｑ相が同一極性を持ち、
ピークが上下に存在するのは、Ｉ相、Ｑ相が互いに逆相
となっていることを示している。図から分かるように、
このような理想的な条件では明瞭なピークが生じ、他ユ
ーザーによる干渉は生じない。

【００１６】図６はＤ／Ｕ＝−１０ｄＢ、すなわち希望
局の他に１０個の干渉局が存在し、（希望波電力）＝
０．１×（干渉波電力）の状態を示すシミュレーション
結果である。ここではｔ＝０の希望局ピークの他に、ｔ
＝２７０の時点で大きな干渉ピークを生じている。この
干渉ピークは相互相関値に左右されるため、拡散符号が
変われば異なる時点に生じ、誤判定の要因となる。また
は干渉ピークの存在により希望局ピークレベルが減衰す
る可能性があり、この点でも誤判定が生じ易い。

【００１７】図７は図６と同一条件における干渉局用の
マッチドフィルタ出力であり、図６の希望局ピークより
も明瞭に干渉局ピークが生じている。このピークの位置
はｔ＝１２８の時点であるが、これは非同期ＣＤＭＡの
方式を採用したことによる。ここに非同期ＣＤＭＡと
は、同一セル内において、各ユーザーの拡散符号を非同
期としたものである。今回は最悪条件として、干渉波の
拡散符号位相を、相互相関値が最悪となる１２８サンプ
ル分（３２チップ分）シフトさせている。

【００１８】図８は図６のマッチドフィルタ出力を１６
シンボル期間表示したものである。この場合ｔ＝０に生
ずるべき希望局ピークが不安定であり、検出不能であ
る。すなわち相互相関値のレベルによっては希望局が埋
もれることもあることが分る。

【００１９】以上のグラフとの比較において、図１の実
施例により干渉波を除去した結果を図９に示す。すなわ
ち、図９は図１の実施例により干渉波を除去した結果を
示すものであり、希望局のピークが安定し、干渉波が存
在しない場合（図５）とほぼ同様の特性が得られてい
る。すなわち干渉波の除去により、希望局ピークを確実
に検出し得るようになる。

【００２０】次にマルチパスが生じた場合について説明
する。

【００２１】図１０は伝送路のインパルス応答を３パス
静的条件したときのマッチドフィルタ出力であり、希望
局の直接波がｔ＝１２８に生じ、ｔ＝１３８、ｔ＝１４
８に遅延波が生じている。ここに各パスのゲインは１．
０、０．７、０．５に設定してある。

【００２２】図１１は図１０のマルチパス信号について
Ｅｂ／Ｎｏ＝１００ｄＢ（雑音の影響がほとんどな
い。）、Ｄ／Ｕ＝−１０ｄＢ（干渉波の影響が大き
い。）なる条件の下に１６シンボル時間のマッチドフィ
ルタ出力を表示したものである。同図では干渉波レベル
が高いために希望局のピークを認識できななっている。

【００２３】図１２は図１１と同一のマルチパス信号に
対して図１の実施例による干渉キャンセルを行ったもの
であり、希望局の直接波が明瞭なピークとなって表れて
おり、確実にピーク検出を行い得ることが分かる。

【００２４】図１３は、種々Ｅｂ／Ｎ０に対するビット
誤り率を示し、図１の実施例によるビット誤り率（１点
鎖線および丸印プロットで示す。）、何等干渉波キャン
セルを行わないときのビット誤り率（破線）、およびビ
ット誤り率理論値（実線）を比較するグラフである。図
から干渉波キャンセルを行わないときには、本実施例に
比較してビット誤り率が数倍から数１０倍になり、また
本実施例は理論値に近似した値となっている。

【００２５】図１の実施例における複素マッチドフィル
タＭＦ１１〜ＭＦ１ｎ、ＭＦ２１〜ＭＦ２ｎ、主波抽出
部ＴＨ１１〜ＴＨ１ｎ、再拡散部ＲＳ１１〜ＲＳ１ｎ、
加算器ＡＤＤ１１〜ＡＤＤ１ｎ、判定回路Ｊ１１〜Ｊ１
ｎの処理は以下に例示するように種々の態様により実現
可能である。 全体を汎用コンピュータ上においてソフトウエアで実
現した態様。 ＣＰＵにとっては計算負荷の高いマッチドフィルタの
みをＤＳＰあるいは専用のデジタル回路で実現し、その
他の部分をソフトウエアにより実現した態様。 全体をＤＳＰあるいは専用のデジタル回路で実現した
態様。 ＣＰＵにとっては計算負荷の高いマッチドフィルタの
みをアナログ回路で実現し、その他の部分をソフトウエ
アにより実現した態様。 マッチドフィルタのみをアナログ回路で実現し、その
他の部分をＤＳＰあるいは専用のデジタル回路で実現し
た態様。 全体をアナログ回路で実現した態様。 これら態様において、処理速度を高めるためにはアナロ
グまたはデジタルの専用回路の比率を高める必要があ
り、また消費電力の点でデジタル回路よりもアナログ回
路が有利である。

【００２６】図１４は専用デジタル回路によるマッチド
フィルタＭＦ１１を示し、図１５は専用デジタル回路に
よる主波抽出部ＴＨ１１を示す。

【００２７】図１４において、マッチドフィルタＭＦ１
１はデジタル化された受信信号Ｖｉｎ１４が入力される
ｎステージのシフトレジスタＳＦＴＲＥＧを有し、シフ
トレジスタの各ステージには乗算回路ＭＵＬ１４１〜Ｍ
ＵＬ１４ｎがそれぞれ接続されている。各乗算回路には
ＰＮ符号が乗数として設定されており、受信信号に対し
てＰＮ符号を乗ずる演算が行われる。そして乗算回路の
出力は全て加算回路ＡＤＤ１４に入力され、ここにおい
て積算される。積算結果Ｖｏｕｔ１４はいわゆるマッチ
ドフィルタ出力である。なおＰＮ符号は通常１ビットの
データであるので、乗算回路は入力信号の各ビットを通
過させるだけのＡＮＤゲート等で足りる。

【００２８】主波抽出回路ＴＨ１１はマッチドフィルタ
出力Ｖｉｎ１５を１シンボル時間分保持するシフトレジ
スタＳＦＴＲＥＧを有し、このシフトレジスタの各ステ
ージには比較回路Ｃ１〜Ｃｎが接続されている。シフト
レジスタの初段ステージは最大値回路ＭＡＸに接続さ
れ、この最大値回路には後段のマルチプレクサＭＵＸか
らの帰還データが入力されている。最大値回路ＭＡＸの
出力はセレクタＳＥＬを介してレジスタＲＥＧ１または
ＲＥＧ２に接続され、マルチプレクサＭＵＸはこれらレ
ジスタの出力を択一的に出力する。最大値回路はＭＵＸ
から出力されたデータと新たな初段ステージデータとを
比較し、より大きいデータを新たなレジスタに入力す
る。ここに、ＭＵＸから出力されたデータがＲＥＧ１か
らのものであったときにはＲＥＧ２が新たなレジスタと
なり、ＲＥＧ２に対してはＲＥＧ１が新たなレジスタと
なる。したがってＲＥＧ１、ＲＥＧ２には交互により大
きいデータが登録されることになる。セレクタは常に新
たなレジスタに切換えられ、マルチプレクサはこれに呼
応して切換えられる。

【００２９】マルチプレクサの出力はさらに乗算回路Ｍ
ＵＬに接続され、ここで最大値に所定の比率を掛けた閾
値Ｖｔｈが算出される。ここで算出された閾値は比較回
路Ｃ１〜Ｃｎに入力され、シフトレジスタの各ステージ
のデータと比較される。その比較結果は図１６に示すと
おりであり、Ｖｔｈ以上のデータのみがそのまま出力さ
れ、Ｖｔｈ未満のデータは０Ｖに切り捨てられる。これ
によって前記主波抽出の処理が可能になる。

【００３０】図１７は本発明に係る復調装置の１実施例
を示すものであり、主波抽出部、再拡散部および判定回
路を専用デジタル回路で実現し、その他を専用アナログ
回路で実現している。

【００３１】図１７において、受信信号Ｒ（ｔ）はアナ
ログのマッチドフィルタＭＦ１１〜ＭＦ１ｎおよび遅延
回路Ｄ１７に入力され、ＭＦ１１〜ＭＦ１ｎの出力はＡ
／Ｄ変換回路ＡＤＣ１１〜ＡＤＣ１ｎを経て、デジタル
の主波抽出回路ＴＨ１１〜ＴＨ１ｎ、再拡散回路ＲＳ１
１〜ＲＳ１ｎに入力される。ＲＳ１１〜ＲＳ１ｎの出力
はＤ／Ａ変換回路ＤＡＣ１１〜ＤＡＣ１ｎを経て加算回
路ＡＤＤ１１〜ＡＤＤ１ｎに入力され、遅延回路Ｄ１７
の出力から減算される。加算回路の出力はマッチドフィ
ルタＭＦ２１〜ＭＦ２ｎに入力され、その後再度Ａ／Ｄ
変換回路ＡＤＣ２１〜ＡＤＣ２ｎを経て判定回路Ｊ１１
〜Ｊ１ｎに入力される。

【００３２】図１８において、アナログのマッチドフィ
ルタＭＦ１１は複数のアナログ遅延回路Ｄ１８１、Ｄ１
８２、．．．、Ｄ１８ｎを直列に接続し、アナログの受
信信号Ｒ（ｔ）は初段遅延回路から順次後段に転送され
て最終段遅延回路Ｄ１８ｎに至る。各遅延回路の出力に
はアナログ乗算回路ＭＵＬ１８１、．．．、ＭＵＬ１８
ｎが接続され、これら乗算回路においてＰＮ符号ＰＮ
１、ＰＮ２、．．．、ＰＮｎが受信信号に掛けられる。
乗算回路ＭＵＬ１８１〜ＭＵＬ１８ｎの出力は加算回路
ＡＤＤ１８１に入力され、全ての乗算結果が加算され
る。遅延回路Ｄ１８１〜Ｄ１８ｎでの遅延時間をＴｃと
すると、以上のマッチドフィルタでは以下の演算が実行
される。

【数３】 なお以上の構成はＭＦ１２〜ＭＦ１ｎ、ＭＦ２１〜ＭＦ
２ｎについても同様である。

【００３３】図１９において、遅延回路Ｄ１７は複数の
サンプル・ホールド回路ＳＨ１９１〜ＳＨ１９ｎを直列
に接続し、初段サンプル・ホールド回路ＳＨ１９１に入
力された入力電圧Ｖｉｎ１９を順次後段に転送するもの
で、各サンプル・ホールド回路はクロックＣＬＫ１９に
呼応してデータのサンプル・ホールドを行う。受信信号
Ｒ（ｔ）がマッチドフィルタ、主波抽出部、再拡散部を
経て加算回路に到達するタイミングに同期するように、
遅延回路の段数およびクロックのタイミングが設定され
ている。なお、遅延回路はシフトレジスタの機能を併せ
持ち、各サンプル・ホールド回路からの出力Ｖｏｕｔ１
９１〜Ｖｏｕｔ１９ｎをそのままデータとして使用する
ことも可能である。なお図１８におけるアナログ遅延回
路も図１９と同様の構成になる。

【００３４】サンプル・ホールド回路ＳＨ１９１は図２
０のように構成され、バッファＢ２０１、スイッチＳＷ
２０１、バッファＢ２０２、スイッチＳＷ２０２、バッ
ファＢ２０３を順次直列に接続し、かつスイッチＳＷ２
０１、ＳＷ２０２の後段に接地キャパシタンスＣ２０
１、Ｃ２０２を接続してなる。バッファＢ２０１には入
力電圧Ｖｉｎ２０が入力され、バッファは後段の負荷に
かかわらず安定にＶｉｎ２０を出力する。ＳＷ２０１を
閉成した時点で接地キャパシタンスＣ２０１がバッファ
Ｂ２０１の出力電圧に対応した電荷に充放電され、キャ
パシタンスＣ２０１により電圧が保持されることにな
る。保持完了後にスイッチＳＷ２０１は開放され、次の
入力電圧の保持に備える。保持された電圧はバッファＢ
２０２の入力電圧となり、バッファＢ２０２から安定に
出力される。ここでスイッチＳＷ２０２を閉成すると、
バッファＢ２０２の出力電圧に応じて接地キャパシタン
スＣ２０２が充放電され、バッファＢ２０２の出力が保
持される。接地キャパシタンスＣ２０２で保持された電
圧はバッファＢ２０３の入力電圧となり、バッファＢ２
０３の安定な出力Ｖｏｕｔ２０として後段に出力され
る。

【００３５】スイッチＳＷ２０１、ＳＷ２０２は所定の
タイミングで交互に閉成され、入力電圧Ｖｉｎ２０は順
次Ｃ２０１、Ｃ２０２に転送、保持される。そしてＣ２
０２に転送された電圧は次回のスイッチＳＷ２０２の閉
成まで入力電圧Ｖｉｎ２０の影響を受けないので、安定
な出力Ｖｏｕｔ２０を生成し得る。

【００３６】バッファＢ２０１としてはヴォルテージフ
ォロワ型（図２１）または反転バッファ型（図２２）等
を採用し得る。

【００３７】図２１において、バッファＢ２０１は演算
増幅器ＯＰ２１の非反転入力に入力電圧Ｖｉｎ２１を接
続し、出力電圧Ｖｏｕｔ２１をその反転入力に帰還させ
てなる。この回路では入出力の比が＋１となり、入力が
そのまま出力に生じる。

【００３８】図２２の回路は、演算増幅器ＯＰ２２の非
反転入力を接地し、反転入力にインピーダンスＺ２２１
を介して入力電圧Ｖｉｎ２２を接続してなる。また演算
増幅器ＯＰ２２の出力はインピーダンスＺ２２１と等し
いインピーダンスＺ２２２を介して反転入力に帰還され
ている。この回路の出力Ｖｏｕｔ２２は−Ｖｉｎ２２に
等しく、サンプル・ホールド回路において３段のバッフ
ァＢ２０１、Ｂ２０２、Ｂ２０３を介して入力電圧が出
力されるため最終出力は反転する。従って、遅延回路に
おけるサンプル・ホールド回路が偶数段であるときは最
終出力Ｖｏｕｔ１９（図１９）はＶｉｎ１９と同一符号
となるが、奇数段のときには入力または出力を反転させ
るためのバッファをさらに付加すべきである。なおサン
プル・ホールド回路ＳＨ１９２〜ＳＨ１９ｎはＳＨ１９
１と同様に構成されているので説明を省略する。

【００３９】図２３はサンプル・ホールド回路の動作を
示すグラフであり、ＳＨ１９１、ＳＨ１９２に関して、
入力電圧（Ｖｉｎ２０）、２段目バッファ（Ｂ２０２）
出力、出力電圧（Ｖｏｕｔ２０）をクロックＣＬＫ２０
との関係において表示している。

【００４０】いまＳＨ１９１に対するＶｉｎ２０が変化
するなかでスイッチＳＷ２０１が閉成（ＣＬＫ２０は低
レベル）されると、閉成された期間中はＶｉｎ２０がそ
のままＳＨ１９１のＢ２０２出力として表れる。ＳＷ２
０１が開放（ＣＬＫ２０は高レベル）された時点でＢ２
０２出力は保持され、ＣＬＫ２０が再び低レベルになる
までＢ２０２出力は一定である。スイッチＳＷ２０２は
ＣＬＫ２０の高レベル時に閉成され、ＳＷ２０１開放時
に保持された電圧をＣＬＫ２０の１周期分順次保持した
電圧を生成し、Ｖｏｕｔ２０として出力する。

【００４１】サンプル・ホールド回路ＳＨ１９１の出力
は第２段目のサンプル・ホールド回路ＳＨ１９２の入力
電圧（Ｖｉｎ２０）となり、ＳＨ１９２においては、Ｓ
Ｗ２０１により入力電圧をＣＬＫ２０の半周期分遅延し
たタイミングで保持し、さらにＳＷ２０２によりそれを
さらに半周期遅延させた電圧を生成して出力電圧Ｖｏｕ
ｔ２０として出力する。

【００４２】以上のアナログタイプの遅延回路はデジタ
ル型の遅延回路に比較して回路規模が小さくかつ消費電
力がわずかである。

【００４３】図２４はサンプル・ホールド回路の第２実
施例を示す。このサンプル・ホールド回路は３段のＣＭ
ＯＳインバータＩ２４１、Ｉ２４２、Ｉ２４３によって
反転バッファと同様の特性を実現したものであり、Ｉ２
４３の出力は帰還キャパシタンスＣ２４２を介してＩ２
４１の入力に帰還され、Ｉ２４１の入力にはＣＭＯＳス
イッチＳＷ２４１、入力キャパシタンスＣ２４１を順次
介して入力電圧Ｖｉｎ２４が接続されている。

【００４４】ＳＷ２４１が一旦閉成されてから開放され
ると、Ｃ２４１はその時点のＶｉｎ２４に応じた電荷に
充放電される。Ｃ２４２はＣ２４１と等しく設定され、
３段インバータＩ２４１〜Ｉ２４３はＣ２４１で保持さ
れた電圧をそのままＩ２４３の出力として出力する。Ｉ
２４３の出力にはＣＭＯＳスイッチＳＷ２４２が接続さ
れ、図２０のサンプル・ホールド回路と同様に、ＳＷ２
４１、ＳＷ２４２を交互に開閉することにより、入力電
圧の保持、出力が可能である。

【００４５】さらにＳＷ２４２に出力はキャパシタンス
Ｃ２４４を介して上記と同様の３段ＣＭＯＳインバータ
Ｉ２４４、Ｉ２４５、Ｉ２４６に入力され、Ｉ２４６の
出力は帰還キャパシタンスＣ２４５を介してＩ２４４の
入力に接続されている。これによってサンプル・ホール
ド回路の入出力の符号が整合するようになっている。

【００４６】これら３段インバータは、最終段ＭＯＳイ
ンバータの出力にはローパスフィルタとしての接地キャ
パシタンスＣ２４３、Ｃ２４６が接続され、かつ２段目
の出力に１対の平衡レジスタンスＲＥ２４１、ＲＥ２４
２、ＲＥ２４３、ＲＥ２４４が接続されている。ＲＥ２
４１、ＲＥ２４３は電源電圧Ｖｄｄに接続され、ＲＥ２
４２、ＲＥ２４４は接地されており、３段インバータの
ゲインを抑制している。このような回路構成により、フ
ィードバック系を含む３段インバータの発振が防止され
ている。

【００４７】図２５は前記マッチドフィルタＭＦ１１の
乗算回路を示すものであり、入力電圧Ｖｉｎ２５を複数
の異なるインピーダンスＺ２５１、Ｚ２５２、．．．、
Ｚ２５ｎに導き、これらインピーダンスの出力をスイッ
チＳＷ２５１〜ＳＷ２５ｎによって任意の組合せで演算
増幅器ＯＰ２５の反転入力に入力している。演算増幅器
ＯＰ２５は非反転入力が接地され、かつ出力が帰還イン
ピーダンスＺ２５ｆを介して反転入力に帰還されてい
る。演算増幅器ＯＰ２５は反転バッファを構成し、各イ
ンピーダンスはコンデンサよりなる。ここでインピーダ
ンスＺ２５ｉはコンデンサＣ２５ｉにより、

【数４】 と表現され、スイッチが閉成されたコンデンサの容量の
合計をΣＣ２５ｉと表わすと、出力電圧Ｖｏｕｔ２５
は、

【数５】 となる。これはＶｉｎ２５に対して−（Ｃ２５ｉ／Ｃ２
５ｆ）を乗じた乗算を意味する。ＳＷ２５１〜ＳＷ２５
ｎは任意の組合せで閉成され、例えばＣ２５ｉの容量を
２のべき乗に設定すれば、２進数の任意の乗数の乗算が
可能になる。なおＰＮ符号は（１、０）あるいは（１、
−１）の２値のときにはこのような重み付けは不要であ
る。

【００４８】なお式（５）に示すように出力の符号は反
転するのでこれをそのまま出力として使用するときには
さらに符号を反転させる反転バッファ等が必要である。
また式（５）には係数の符号が含まれていない。図２６
はこの反転または符号調整のための付加回路であり、乗
数（ＰＮ符号）の符号に応じてＶｏｕｔ２５を反転バッ
ファに導き、あるいは直接出力する。反転バッファは演
算増幅器ＯＰ２６の反転入力にインピーダンスＺ２６を
接続するとともに非反転入力を接地し、かつＯＰ２６の
出力を反転入力に帰還させている。反転バッファを経由
した出力Ｖｏｕｔ２６１は正のＰＮ符号に対応し、直接
出力Ｖｏｕｔ２６２は負のＰＮ符号に対応する。

【００４９】図２７はマッチドフィルタＭＦ１１にける
加算回路ＡＤＤ１８１を示す。加算回路ＡＤＤ１８１は
インピーダンスＺ２７１〜Ｚ２７ｎを演算増幅器ＯＰ２
７の反転入力に並列に接続するとともに、非反転入力を
接地し、さらに演算増幅器ＯＰ２７の出力をインピーダ
ンスＺ２７ｆを介して反転入力に帰還させている。イン
ピーダンスはコンデンサＣ２７ｉ〜Ｃ２７ｎ、Ｃ２７ｆ
よりなり、各インピーダンスへの入力をＶｉｎ２７１〜
Ｖｉｎ２７ｎ、出力をＶｏｕｔ２７とすると、

【数６】

【００５０】図２８は、（１、０）の２値のＰＮ符号の
ためのマッチドフィルタＭＦ１１を示し、マッチドフィ
ルタ回路ＭＦ１１は複数（ｎ個）のサンプル・ホールド
回路ＳＨ２８１〜ＳＨ２８ｎを有し、入力信号Ｖｉｎ２
８はこれらサンプル・ホールド回路に並列入力されてい
る。

【００５１】サンプル・ホールド回路ＳＨ２８１は、図
２９のように構成され、入力電圧Ｖｉｎ２９はスイッチ
ＳＷ２９に接続されている。スイッチＳＷ２９の出力は
キャパシタンスＣ２９１に接続され、キャパシタンスＣ
２９１の出力には３段の直列なＭＯＳインバータＩ２９
１、Ｉ２９２、Ｉ２９３が接続されている。最終段のＭ
ＯＳインバータＩ２９３の出力Ｖｏ２９は帰還キャパシ
タンスＣ２９２を介してＩ２９１の入力に接続され、こ
れによってＶｉｎ２９が良好な線形性をもってＩ２９３
の出力に生じるようになっている。ＳＷ２９が閉成され
ると、Ｃ２９１はＶｉｎ２９に対応した電荷で充電さ
れ、Ｉ２９１〜Ｉ２９３のフィードバック機能により出
力の線形特性が保証される。そして、その後スイッチＳ
Ｗ２９が開放されたときにサンプル・ホールド回路ＳＨ
２８１はＶｉｎ２９を保持することになる。最終段のＩ
２９３の出力は接地キャパシタンスＣ２９３を介してグ
ランドに接続され、また第２段のＩ２９２の出力は１対
の平衡レジスタンスＲ２９１、ＲＥ２９２を介して電源
電圧Ｖｄｄおよびグランドに接続されている。このよう
な構成により、フィードバック系を含む反転増幅回路の
発振が防止されている。なおサンプル・ホールド回路Ｓ
Ｈ２８２〜ＳＨ２８ｎはＳＨ２８１と同様に構成されて
いるので説明を省略する。

【００５２】図３０に示すように、前記乗算回路ＭＵＬ
２８１は２個のマルチプレクサＭＵＸ３０１、ＭＵＸ３
０２よりなり、これらマルチプレクサには前記Ｖｏ２９
および共通な基準電圧Ｖｒが接続されている。

【００５３】スイッチＳＷ、マルチプレクサＭＵＸ３０
１、ＭＵＸ３０２はコントロール信号Ｓ１、Ｓ２、Ｓ３
によってコントロールされ、Ｓ１は一旦閉成された後、
入力電圧を取り込むべき時点においてＳＷ２９を開放す
る。Ｓ２、Ｓ３は反転した信号であり、一方のマルチプ
レクサがＶｏ２９を出力するときには、他方のマルチプ
レクサはＶｒを出力する。ＭＵＸ３０１、ＭＵＸ３０２
は拡散符号の「１」（ハイレベル）、「−１」（ローレ
ベル）に対応しており、ある時点の入力電圧に符号
「１」を乗ずるべきときには、ＭＵＸ３０１からＶｏ２
９を出力し、「−１」を乗ずるべきときにはＭＵＸ３０
２からＶｏ２９を出力する。このハイ、ローのレベルを
代表するために図３０ではＭＵＸ３０１の出力をＶＨ、
ＭＵＸ３０２の出力をＶＬで表示する。

【００５４】図３１に示すように、スイッチＳＷ２９は
ｎ型ＭＯＳトランジスタのソース、ドレインをｐ型ＭＯ
Ｓトランジスタのドレイン、ソースとそれぞれ接続して
なるトランジスタ回路Ｔ３１よりなり、このトランジス
タ回路のｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ
３１を接続し、ｎＭＯＳのソースの端子を同様の構成の
ダミートランジスタＤＴ３１を介して出力端子Ｖｏｕｔ
３１に接続してなる。トランジスタ回路Ｔ３１における
ｎＭＯＳトランジスタのゲートにはＳ１が入力され、ｐ
ＭＯＳトランジスタのゲートにはＳ１をインバータＩ３
１で反転した信号が入力されている。これによって、Ｓ
１がハイレベルのときには、Ｔ３１が導通し、ローレベ
ルのときにはＴ３１は遮断される。

【００５５】図３２に示すように、マルチプレクサＭＵ
Ｘ３０１はｎ型、ｐ型の１対のＭＯＳトランジスタのド
レイン、ソースを相互に接続してなるトランジスタ回路
Ｔ３２１、Ｔ３２２のｎＭＯＳのソース側の端子を共通
出力端子Ｖｏｕｔ３２に接続してなり、Ｔ３２１におけ
るｎＭＯＳのドレイン側の端子にはＭＯＳインバータＩ
２９３の出力Ｖｏ２９（図中Ｖｉｎ３２１で示す。）を
接続し、Ｔ３２２のドレインには基準電圧Ｖｒ（図中Ｖ
ｉｎ３２２で示す。）が接続されている。トランジスタ
回路Ｔ３２１におけるｎＭＯＳトランジスタのゲートお
よびトランジスタ回路Ｔ３２２におけるｐＭＯＳトラン
ジスタのゲートには信号Ｓ２が入力され、Ｔ３２１のｐ
ＭＯＳおよびＴ３２２のｎＭＯＳのゲートにはＳ２をイ
ンバータＩ３２で反転した信号が入力されている。これ
によって、Ｓ２がハイレベルのときには、Ｔ３２１が導
通してＴ３２２は遮断され、ローレベルのときにはＴ３
２２が導通しＴ３２１が遮断される。すなわちＭＵＸ３
０１は、Ｓ２のコントロールによりＶｏ２９またはＶｒ
を択一的に出力し得る。

【００５６】図示は省略するが、マルチプレクサＭＵＸ
３０２はＭＵＸ３０１と同様に構成されＶｏ２９とＶｒ
の接続が逆転している。すなわち、ＶｒをＴ３２１に、
Ｖｏ３をＴ３２２に接続した構成となっている。これに
よって、ＭＵＸ３０２はＭＵＸ３０１と反対の出力、す
なわちＭＵＸ３０１がＶｏ２９を出力するときにはＶｒ
を、ＭＵＸ３０１がＶｒを出力するときにはＶｏ２９を
出力する。

【００５７】信号Ｓ２は拡散符号に対応し、乗算回路Ｍ
ＵＬ２８１はＳ２が「１」のときにはＭＵＸ３０１から
Ｖｏ２９、ＭＵＸ３０２からＶｒを、Ｓ２が「０」のと
きにはＭＵＸ３０１からＶｒ、ＭＵＸ３０２からＶｏ２
９を出力する。これら出力は前記加算回路ＡＤＤ２８に
導かれている。すなわち図２８ではＭＵＬ２８１からＡ
ＤＤ２８への信号は１ラインのみ記されているが、これ
は高レベル側と低レベル側の２系統の信号を代表してい
る。

【００５８】図３３において、加算回路ＡＤＤ２８は、
ＭＵＬ２８１、ＭＵＬ２８２、．．．、ＭＵＬ２８ｎか
らのハイレベル信号ＶＨ１〜ＶＨｎが入力された容量結
合ＣＰＨ、ＭＵＬ２８１〜ＭＵＬ２８ｎからのローレベ
ル信号ＶＬ１〜ＶＬｎが入力された容量結合ＣＰＬを有
し、ＣＰＬはキャパシタンスＣＬ１〜ＣＬｎを並列接続
してなり、ＣＰＨはキャパシタンスＣＨ１〜ＣＨｎを並
列接続してなる。ＣＰＬの出力は３段直列のＭＯＳイン
バータＩ３３１、Ｉ３３２、Ｉ３３３の初段入力に接続
され、Ｉ３３３の出力は帰還キャパシタンスＣ３３１を
介して初段入力にフィードバックされている。この３段
インバータはその充分大きな開ループ・ゲインによっ
て、入出力関係の線形性を保証している。

【００５９】ＣＰＨの出力は３段直列のＭＯＳインバー
タＩ３３４、Ｉ３３５、Ｉ３３６の初段入力に接続さ
れ、Ｉ３３６の出力は帰還キャパシタンスＣ３３３を介
して初段入力にフィードバックされている。この３段イ
ンバータはその充分大きな開ループ・ゲインによって、
入出力関係の線形性を保証している。さらにＩ３３３の
出力は、容量結合ＣＰＨと並列な結合キャパシタンスＣ
Ｃ３３を介してＩ３３４の入力に接続され、ＣＰＬの出
力の反転とＣＰＨの出力との和が３段インバータＩ３３
４〜Ｉ３３６に入力されている。

【００６０】前記３段インバータにおける最終段のＭＯ
ＳインバータＩ３３３、Ｉ３３６の出力は接地キャパシ
タンスＣ３３２、Ｃ３３４をそれぞれ介してグランドに
接続され、また第２段のＭＯＳインバータＩ３３２、Ｉ
３３５の出力は１対の平衡レジスタンスＲ３３１、Ｒ３
３２、Ｒ３３３、Ｒ３３４をそれぞれ介して電源電圧Ｖ
ｄｄおよびグランドに接続されている。このような構成
により、フィードバック系を含む反転増幅回路の発振が
防止されている。

【００６１】加算回路ＡＤＤ２８は式（７）の演算を実
行し、キャパシタンス相互の関係が式（８）〜（１０）
のように設定されているため、結果的に式（１１）演算
結果が得られる。

【数７】

【００６２】ここでＶＬｉ、Ｖｈｉを基準電圧Ｖｒを基
準とした式（１２）、（１３）の表現に改める。

【数８】 この式（１２）、（１３）を式（１１）に代入すると式
（１４）が得られる。

【数９】

【００６３】さらに、サンプル・ホールド回路において
も３段インバータによるデータの反転が行われているの
で、ある時刻をｔ、チップ時間をＴｃ、自然数ｉとする
とき、入力信号Ｖｉｎ２８をサンプル・ホールド回路Ｓ
Ｈ２８１〜ＳＨ２８ｎによって時系列に保持した信号は
Ｓ（ｔ−ｉ・Ｔｃ）、これに乗ずるＰＮ符号をＰｎｉと
するとき、式（１４）は式（１５）に書き換えられる。

【００６４】なお、以上の演算において出力は入力の個
数ｎによって正規化されているため、出力の最大電圧が
電源電圧を超えることが防止され、動作の安定性が保証
されている。

【００６５】前記基準電圧Ｖｒは、図３４に示す基準電
圧生成回路Ｖｒｅｆによって生成される。この基準電圧
生成回路は３段の直列なインバータＩ３４１、Ｉ３４
２、Ｉ３４３の最終段出力を初段入力に帰還させた回路
であり、前記加算部と同様に接地キャパシタンスＣ３
４、平衡レジスタンスＲ３４１、Ｒ３４２による発振防
止処理が施されている。基準電圧生成回路Ｖｒｅｆはそ
の入出力電圧が等しくなる安定点に出力が収束し、各Ｍ
ＯＳインバータの閾値設定により所望の基準電圧を生成
し得る。一般には正負両方向に充分大きなダイナミック
レンジを確保するために、Ｖｒ＝Ｖｄｄ／２と設定され
ることが多い。ここにＶｄｄはＭＯＳインバータの電源
電圧である。

【００６６】図３５はマルチユーザ復調装置の第２実施
例を示し、図１７よりもアナログ回路の比率を高め、主
波抽出回路、再拡散回路をさらにアナログ化している。

【００６７】図３６はアナログ型の主波抽出回路ＴＨ１
１の第１実施例を示す。主波抽出回路ＴＨ１１はコンパ
レータＣＭＰ３６よりなり、その入力には入力電圧Ｖｉ
ｎ３６および閾値電圧Ｖｔｈが入力されている。ＣＭＰ
３６には高レベルの電圧Ｖ１と低レベルの電圧Ｖ２とが
印加され、Ｖｉｎ３６≧ＶｔｈのときにはＶ１が、Ｖｉ
ｎ３６＜ＶｔｈのときにはＶ２がＣＭＰ３６の出力とな
る。図３７はＣＭＰ３６の入出力関係を示すグラフであ
り、入力電圧ＶｉｎがＶｔｈを越えるか否かによって出
力電圧Ｖｏｕｔ３６はＶ１からＶ２に急激に変化してい
る。これによって、マッチドフィルタ出力において閾値
電圧をこえた部分はＶ１となり、その他の部分はＶ２と
なる。図２のマッチドフィルタ出力を以上の主波抽出回
路によって処理した結果は図３８のとおりとなり、希望
波電力が抽出されていることが分る。なおＴＨ１２〜Ｔ
Ｈ１ｎを同様に構成し得ることはいうまでもない。

【００６８】図３９は主波抽出回路ＴＨ１１の第２実施
例を示す。主波抽出回路ＴＨ１１は入力電圧および前記
基準電圧Ｖｒｅｆが入力されたマルチプレクサＭＵＸ３
９を有し、マルチプレクサのコントロール信号としてＶ
ｉｎ３９から閾値電圧Ｖｔｈを減算した結果の信号が使
用されている。ＶｔｈはキャパシタンスＣ３９１を介し
て反転バッファとしての３段インバータＩ３９１、Ｉ３
９２、Ｉ３９３に入力され、Ｉ３９３の出力はキャパシ
タンスＣ３９２を介してＩ３９１の入力に帰還されてい
る。またＩ３９３の出力には接地キャパシタンスＣ３９
３が接続され、Ｉ３９２の出力には平衡レジスタンスＲ
Ｅ３９１、ＲＥ３９２が接続されている。Ｉ３９３の出
力およびＶｉｎ３９は、キャパシタンスＣ３９４、Ｃ３
９５よりなる容量結合ＣＰ３９に入力され、ＣＰ３９の
出力はインバータＩ３９４に入力されている。前記３段
インバータはＶｔｈの反転出力を良好な線形特性をもっ
て生成し、容量結合ＣＰ３９はＩ３９３の出力とＶｉｎ
３９との和を生成する。ここで、ＣＰ３９の出力をＶｏ
３９、Ｃ３９４＝Ｃ３９５とすると、式（１６）とな
る。

【数１１】

【００６９】インバータＩ３９４はＶｄｄ／２以上の電
圧が入力されたとき、すなわちＶｉｎ３９≧Ｖｔｈのと
きに０Ｖを出力し、Ｖｉｎ３９＜ＶｔｈのときにＶｄｄ
を出力する。この２値の信号によりＭＵＸ３９が制御さ
れる。ＭＵＸ３９はＶｉｎ３９≧ＶｔｈのときにＶｉｎ
３９を出力し、Ｖｉｎ３９＜ＶｔｈのときにＶｒｅｆを
出力する。従って図２のマッチドフィルタ出力を主波抽
出回路によって処理した結果は図４０のとおりである。
なおＴＨ１２〜ＴＨ１ｎをＴＨ１１と同様に構成し得る
ことはいうまでもない。

【００７０】図４１は再拡散回路ＲＳ１１の第１実施例
を示す。ＲＳ１１において、入力電圧Ｖｉｎ４１がスイ
ッチＳＷ４１に接続され、ＳＷ４１は適当なタイミング
においてコントロール信号ＣＴＲＬ４１により開閉され
る。ＳＷ４１の出力はキャパシタンスＣ４１１を介して
反転バッファとしての３段インバータＩ４１１、Ｉ４１
２、Ｉ４１３に入力され、この３段インバータの出力は
キャパシタンスＣ４１４を介して同様の３段インバータ
Ｉ４１４、Ｉ４１５、Ｉ４１６に入力されている。Ｉ４
１３の出力はキャパシタンスＣ４１２を介してＩ４１１
の入力に帰還され、Ｉ４１６の出力はキャパシタンスＣ
４１５を介してＩ４１４の入力に帰還されている。Ｉ４
１３、Ｉ４１６の出力には接地キャパシタンスＣ４１
３、Ｃ４１６がそれぞれ接続され、Ｉ４１２、Ｉ４１５
の出力には平衡レジスタンスＲＥ４１１、ＲＥ４１２、
ＲＥ４１３、ＲＥ４１４が接続されている。

【００７１】Ｉ４１３、Ｉ４１６の出力はマルチプレク
サＭＵＸ４１に入力され、ＭＵＸ４１は２値のＰＮ符号
によって切換え制御されている。ＰＮ符号が「１」のと
きにはＩ４１６の出力が選択され、２段階の反転バッフ
ァを経た非反転のＶｉｎ４１がＭＵＸ４１から出力され
る。またＰＮ符号が「−１」または「０」のときにはＩ
４１３の出力が選択され、１段階の反転バッファを経た
Ｖｉｎ４１の反転信号がＭＵＸ４１から出力される。Ｍ
ＵＸ４１の出力Ｖｏｕｔ４１は入力電圧Ｖｉｎ４１にＰ
Ｎ符号を乗じた結果と等価であり、これはＶｉｎ４１の
拡散信号となる。なおＲＳ１２〜ＲＳ１ｎはＲＳ１１と
同様であるので説明を省略する。

【００７２】図４２は再拡散回路ＲＳ１１の第２実施例
を示すものであり、図２０と同様のサンプル・ホールド
回路ＳＨ１９１の後段に図２６と同様の回路を接続して
なる。サンプル・ホールド回路は、バッファＢ４２１、
スイッチＳＷ４２１、バッファＢ４２２、スイッチＳＷ
４２２、バッファＢ４２３を直列接続し、ＳＷ４２１、
ＳＷ４２２の出力に接地キャパシタンスＣ４２１、Ｃ４
２２を接続してなる。Ｂ４２３の出力は１入力２出力の
スイッチＳＷ４２３に接続され、その第１の出力は、イ
ンピーダンスＣ４２３、演算増幅器ＯＰ４２、帰還キャ
パシタンスＣ４２４よりなる反転バッファに入力されて
いる。この反転バッファの出力はＶｏｕｔ４２１であ
る。またＳＷ２４３の第２の出力はそのまま出力Ｖｏｕ
ｔ４２２とされている。これによって入力電圧Ｖｉｎ４
２は、一旦サンプル・ホールド回路によって保持された
後、適当なタイミングにおいて、反転バッファによって
反転され、あるいは反転されずに出力される。

【００７３】

【発明の効果】前述のとおり、本発明に係るマルチユー
ザ復調方法および装置は、受信信号を逆拡散した信号を
単に閾値処理することによって特定ユーザーの信号を抽
出し、抽出された信号を再拡散し、特定ユーザー以外の
再拡散信号を受信信号から減ずることにより特定ユーザ
ーのための受信信号を抽出するので、従来同期に関連し
た問題点を解消し、かつ干渉キャンセラが不要であると
いう優れた効果を有する。

【図面の簡単な説明】

【図１】本発明方法の１実施例を実施するための装置の
概念を示すブロック図である。

【図２】同実施例におけるマッチドフィルタ出力を示す
グラフである。

【図３】希望波電力を示すグラフである。

【図４】干渉が少ないときのマッチドフィルタ出力を示
すグラフである。

【図５】図４と同一条件においてより長い期間のマッチ
ドフィルタ出力を示すグラフである。

【図６】干渉局の存在下でのマッチドフィルタ出力を示
すグラフである。

【図７】図６と同一条件での干渉局用のマッチドフィル
タ出力を示すグラフである。

【図８】図６と同一条件においてより長い期間のマッチ
ドフィルタ出力を示すグラフである。

【図９】図６と同一の受信信号に対して図１の実施例に
より干渉波を除去した後のマッチドフィルタ出力を示す
グラフである。

【図１０】マルチパス信号のマッチドフィルタ出力であ
る。

【図１１】図１０と同一のマルチパス信号に干渉波の影
響を加えたときのマッチドフィルタ出力である。

【図１２】図１１と同一の受信信号に対して図１の実施
例により干渉波を除去した後のマッチドフィルタ出力を
示すグラフである。

【図１３】図１の実施例によるビット誤り率を、干渉波
除去を行わないときおよび理論値と比較するグラフであ
る。

【図１４】専用デジタル回路によるマッチドフィルタの
１実施例を示すブロック図である。

【図１５】専用デジタル回路による主波抽出回路の１実
施例を示すブロック図である。

【図１６】主波抽出回路の出力を示すグラフである。

【図１７】マッチドフィルタをアナログ回路とした復調
装置を示すブロック図である。

【図１８】図１７におけるマッチドフィルタを示すブロ
ック図である。

【図１９】図１７における遅延回路を示すブロック図で
ある。

【図２０】図１９におけるサンプル・ホールド回路を示
す回路図である。

【図２１】図２０におけるバッファの第１実施例を示す
回路図である。

【図２２】図２０におけるバッファの第２実施例を示す
回路図である。

【図２３】図１９における第１段および第２段のサンプ
ル・ホールド回路の動作を示すタイミングチャートであ
る。

【図２４】サンプル・ホールド回路の第２実施例を示す
回路図である。

【図２５】図１８のマッチドフィルタにおける乗算回路
を示す回路図である。

【図２６】同マッチドフィルタにおいて正負符号の処理
を行うための回路を示す回路図である。

【図２７】同マッチドフィルタにおける加算回路を示す
回路図である。

【図２８】アナログ型マッチドフィルタの第２実施例を
示すブロック図である。

【図２９】図２８のサンプル・ホールド回路を示す回路
図である。

【図３０】図２８の乗算回路を示す回路図である。

【図３１】図２９のスイッチを示す回路図である。

【図３２】図３０のマルチプレクサを示す回路図であ
る。

【図３３】図２８の加算回路を示す回路図である。

【図３４】図３０の基準電圧を生成するための回路を示
す回路図である。

【図３５】復調装置の第２実施例を示すブロック図であ
る。

【図３６】アナログ型の主波抽出回路の第１実施例を示
す回路図である。

【図３７】同主波抽出回路の入出力特性を示すグラフで
ある。

【図３８】図２のマッチドフィルタ出力を同主波抽出回
路で処理した結果を示すグラフである。

【図３９】アナログ型の主波抽出回路の第２実施例を示
す回路図である。

【図４０】図２のマッチドフィルタ出力を同主波抽出回
路で処理した結果を示すグラフである。

【図４１】再拡散回路の第１実施例を示す回路図であ
る。

【図４２】再拡散回路の第２実施例を示す回路図であ
る。

【符号の説明】

ＡＤＤ１１、．．．、ＡＤＤ１ｎ、ＡＤＤ１８１
．．．加算回路 ＡＤＣ１１、．．．、ＡＤＣ１ｎ、ＡＤＣ２
１、．．．、ＡＤＣ２ｎ ．．．Ａ／Ｄコンバータ Ｂ２０１、Ｂ２０３、Ｂ２０３ ．．．バッファ ＤＡＣ１１、．．．、ＤＡＣ１ｎ ．．．Ｄ／Ａコンバ
ータ Ｄ ．．．遅延回路 Ｄ１８１、．．．、Ｄ１８ｎ ．．．遅延回路 Ｊ１１、．．．、Ｊ１ｎ ．．．判断回路 ＭＦ１１、．．．、ＭＦ１ｎ ．．．マッチドフィルタ ＭＦ２１、．．．、ＭＦ２ｎ ．．．マッチドフィルタ ＭＵＬ１８１、．．．、ＭＵＬ１８ｎ ．．．乗算回路 ＯＰ２１、ＯＰ２２、ＯＰ２５、ＯＰ２６、ＯＰ２７
．．．演算増幅回路 Ｐ１、Ｐ２、Ｐ３ ．．．ピーク Ｒ（ｔ） ．．．入力信号 ＲＳ１１、．．．、ＲＳ１ｎ ．．．再拡散回路 ＳＨ１９１、．．．、ＳＨ１９ｎ ．．．サンプル・ホ
ールド回路 Ｖｔｈ ．．．閾値電圧。 8

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮谷 徹彦 東京都中野区東中野三丁目14番20号国際 電気株式会社内 (56)参考文献 特開 平７−212274（ＪＰ，Ａ) 特開 平５−114896（ＪＰ，Ａ) 鈴木 利則 竹内 良男，「近代的な 相互相関除去を実現する非同期ＣＤＭＡ 干渉キャンセラの基本特性」，信学技 報，1995年 ３月16日，ｐｐ．19−24, ＳＳＴ94−78 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 13/00 - 13/06 H04B 1/69 - 1/713 H03H 17/00 601

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】 Ｎ個（Ｎは自然数）の移動局のための
   ＤＳ−ＣＤＭＡ方式による多重通信を行う際に、各移動
   局に対応したＮ個の第１、第２マッチドフィルタを基地
   局の受信機に設けておき、各第１、第２マッチドフィル
   タには対応する移動局に割り当てられた拡散符号をタッ
   プ係数として設定し、受信信号を第１マッチドフィルタ
   で処理し、その出力を閾値処理して所定レベル以上の出
   力を抽出し、この抽出された出力を当該拡散符号により
   再拡散し、前記受信信号と再拡散された信号が同期する
   ように受信信号を遅延させ、この遅延された受信信号か
   ら（Ｎ−１）個の再拡散出力を減じて、他の１個の移動
   局の拡散符号を有する第２マッチドフィルタに入力し、
   各第２マッチドフィルタの出力から各移動局の信号を判
   定するマルチユーザ復調方法。
2. 【請求項２】 マルチユーザ数がＮ局（Ｎは自然数）で
   あるＤＳ−ＣＤＭＡ方式を多重方式とする基地局の受信
   機に設備される装置であって、 それぞれのユーザーに割り当てられたスペクトラム拡散
   のための拡散符号をタップ係数とし、受信信号を入力し
   ながら相関取得演算を行うＮ個のユーザー抽出用の複素
   マッチドフィルタと、 該Ｎ個のユーザー抽出用複素マッチドフィルタから得ら
   れる各々のユーザーの相関結果から電力の大きい到来波
   成分（以下、主波という）を抽出するＮ個の主波抽出回
   路と、 該Ｎ個の主波抽出回路から得られる主波成分を用いて再
   度当該拡散符号によりスペクトラム拡散を行う再拡散回
   路と、 受信信号を所定の処理時間だけ遅延させる遅延回路と、 上記Ｎ個の再拡散回路の出力のうち当該ユーザー以外の
   出力を全て上記遅延回路の出力から差し引く各々Ｎ個の
   加算器と、 それぞれのユーザーに割り当てられたスペクトラム拡散
   の為の拡散符号をタップ係数とし、該Ｎ個の加算器の出
   力を入力しながら再度相関演算を行うＮ個のユーザー復
   調用複素マッチドフィルタと、 該Ｎ個のユーザー復調用複素マッチドフィルタの出力か
   らユーザー毎の信号を判定するＮ個の判定回路と、 を備えたことを特徴とするマルチユーザ復調装置。
3. 【請求項３】 閾値処理は、第１マッチドフィルタの相
   関出力信号の最大電力に対する所定比率により設定され
   ていることを特徴とする請求項１記載のマルチユーザ復
   調方法。
4. 【請求項４】 主波抽出回路はユーザー抽出用複素マッ
   チドフィルタの相関出力信号の最大電力に対する所定比
   率の閾値による閾値処理を行うようになっていることを
   特徴とする請求項２記載のマルチユーザ復調装置。
5. 【請求項５】 複素マッチドフィルタはＩ成分、Ｑ成分
   それぞれのための２個のマッチドフィルタよりなり、各
   マッチドフィルタは： （ａ）入力電圧に接続されたスイッチと、このスイッチ
   の出力に接続された第１キャパシタンスと、この第１キ
   ャパシタンスの出力に接続された奇数段のＭＯＳインバ
   ータよりなる第１反転増幅部と、この第１反転増幅部の
   出力を入力に接続する第１帰還キャパシタンスと、前記
   第１反転増幅部の出力または基準電圧を択一的に出力す
   る第１マルチプレクサと、この第１マルチプレクサの出
   力とは逆の選択で第１反転増幅器出力または基準電圧を
   出力する第２マルチプレクサとを有する複数のサンプル
   ・ホールド回路と； （ｂ）各サンプル・ホールド回路の第１マルチプレクサ
   の出力が接続された複数の第２キャパシタンスと、これ
   ら第２キャパシタンスの出力が統合されつつ接続された
   奇数段のＭＯＳインバータよりなる第２反転増幅部と、
   この第２反転増幅部の出力を入力に接続する第２帰還キ
   ャパシタンスとを有する第１加算部と； （ｃ）各サンプル・ホールド回路の第２マルチプレクサ
   の出力および第１加算部の出力が接続された複数の第３
   キャパシタンスと、これら第３キャパシタンスの出力が
   統合されつつ接続された奇数段のＭＯＳインバータより
   なる第３反転増幅部と、この第３反転増幅部の出力を入
   力に接続する第３帰還キャパシタンスとを有する第２加
   算部と； （ｄ）前記第１加算部の出力から第２加算部の出力を減
   ずる減算部と； （ｅ）前記サンプル・ホールド回路のうちいずれか１個
   における前記スイッチを閉成するとともに他のスイッチ
   を開放しかつ所定の組合せで各サンプル・ホールド回路
   の第１、第２マルチプレクサを切り換えるコントロール
   回路と； を備えていることを特徴とする請求項２記載のマルチユ
   ーザ復調装置。
6. 【請求項６】 複素マッチドフィルタは、受信信号が入
   力された複数の遅延回路と、各遅延回路の出力に接続さ
   れ当該出力にＰＮ符号を乗ずる乗算回路と、これら乗算
   回路の出力を加算する加算回路とを備えていることを特
   徴とする請求項２記載のマルチユーザ復調装置。
7. 【請求項７】 乗算回路は、受信信号に並列に接続され
   た複数のインピーダンスと、各インピーダンスの出力に
   接続されたスイッチと、これらスイッチが反転入力に並
   列に接続されかつ非反転入力が接地された演算増幅器
   と、この演算増幅器の出力を前記反転入力に帰還させる
   帰還インピーダンスとを備え、前記スイッチはＰＮ符号
   に応じて選択的に閉成されることを特徴とする請求項６
   記載のマルチユーザ復調装置。
8. 【請求項８】 演算増幅器の出力には１入力２出力の符
   号用スイッチが接続されこの符号スイッチの第１の出力
   には符号用入力インピーダンスが接続され、この入力イ
   ンピーダンスの出力には符号用演算増幅器がその反転入
   力において接続され、この符号用演算増幅器の出力は符
   号用帰還インピーダンスを介して前記反転入力に接続さ
   れ、符号用帰還インピーダンスは符号用入力インピーダ
   ンスと等しく設定され、ＰＮ符号が正のときには符号用
   スイッチは第１の出力に接続されて符号用演算増幅器の
   出力が乗算結果とされ、ＰＮ符号が負のときには符号用
   スイッチの第２の出力が乗算結果とされることを特徴と
   する請求項７記載のマルチユーザ復調装置。
9. 【請求項９】 加算回路は、各乗算回路の出力が接続さ
   れた加算用入力インピーダンスと、これら加算用入力イ
   ンピーダンスの出力が反転入力に並列に接続されかつ非
   反転入力が接地された加算用演算増幅器と、この加算用
   演算増幅器の出力を前記反転入力に接続する加算用帰還
   インピーダンスと、を備え、加算用帰還インピーダンス
   は加算用入力インピーダンスと等しく設定されているこ
   とを特徴とする請求項６記載のマルチユーザ復調装置。
10. 【請求項１０】 遅延回路は複数のサンプル・ホール
    ド回路を初段から最終段まで直列に接続し、受信信号を
    この初段から入力して順次最終段まで転送するようにな
    っている請求項２または６記載のマルチユーザ復調装
    置。
11. 【請求項１１】 サンプル・ホールド回路は、バッフ
    ァ回路、サンプル・ホールド用スイッチを交互に直列に
    接続し、各スイッチの出力に接地キャパシタンスを接続
    してあることを特徴とする請求項１０記載のマルチユー
    ザ復調装置。
12. 【請求項１２】 バッファは非反転入力が入力とさ
    れ、出力が反転入力に帰還された演算増幅器よりなるこ
    とを特徴とする請求項１１記載のマルチユーザ復調装
    置。
13. 【請求項１３】 バッファは入力用インピーダンス
    と、この入力用インピーダンスの出力が反転入力に接続
    されかつ非反転入力が接地された演算増幅器と、前記入
    力用インピーダンスと等しく設定されかつこの演算増幅
    器の出力を前記反転入力に帰還させる帰還用インピーダ
    ンスとよりなることを特徴とする請求項１１記載のマル
    チユーザ復調装置。
14. 【請求項１４】 主波抽出回路は非反転入力に受信信
    号が入力され、反転入力に閾値電圧が入力された演算増
    幅器であることを特徴とする請求項２記載のマルチユー
    ザ復調装置。
15. 【請求項１５】 主波抽出回路は受信信号と基準電圧
    とを択一的に出力するマルチプレクサと、閾値電圧の反
    転と受信信号とを加算する容量結合とを備え、前記マル
    チプレクサはこの加算結果に応じて切換え制御されるこ
    とを特徴とする請求項２記載のマルチユーザ復調装置。
16. 【請求項１６】 再拡散回路は、入力電圧が接続された
    スイッチと、このスイッチの出力を反転する第１反転バ
    ッファと、この第１反転バッファの出力を反転する第２
    反転バッファと、第１反転バッファまたは第２反転バッ
    ファのいずれか一方の出力を択一的に出力するマルチプ
    レクサとを備えている請求項２記載のマルチユーザ復調
    装置。
17. 【請求項１７】 再拡散回路は、入力電圧が接続された
    サンプル・ホールド回路と、このサンプル・ホールド回
    路の出力が１入力２出力のスイッチと、このスイッチの
    第１の出力に接続された反転バッファとを備えている請
    求項２記載のマルチユーザ復調装置。