JP2985996B2 - 乗算回路 - Google Patents
乗算回路Info
- Publication number
- JP2985996B2 JP2985996B2 JP4341493A JP34149392A JP2985996B2 JP 2985996 B2 JP2985996 B2 JP 2985996B2 JP 4341493 A JP4341493 A JP 4341493A JP 34149392 A JP34149392 A JP 34149392A JP 2985996 B2 JP2985996 B2 JP 2985996B2
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- Japan
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- circuit
- input
- capacitance
- output
- inverter
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
Description
【０００１】
【産業上の利用分野】この発明は乗算回路に関する。
【０００２】
【従来の技術】近年、微細加工技術に関する設備投資金
額の指数関数的増大にともなうデジタルコンピュータの
限界が論じられており、アナログコンピュータが注目さ
れつつある。一方、従来のデジタル技術の蓄積は活用す
べきであり、デジタル処理とアナログ処理の協働が必要
となることが多い。しかし従来は、Ａ／Ｄ、Ｄ／Ａ変換
を用いることなくアナログデータとデジタルとを直接演
算する回路は知られていなかった。
額の指数関数的増大にともなうデジタルコンピュータの
限界が論じられており、アナログコンピュータが注目さ
れつつある。一方、従来のデジタル技術の蓄積は活用す
べきであり、デジタル処理とアナログ処理の協働が必要
となることが多い。しかし従来は、Ａ／Ｄ、Ｄ／Ａ変換
を用いることなくアナログデータとデジタルとを直接演
算する回路は知られていなかった。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、Ａ／Ｄ、
Ｄ／Ａ変換を要することなく直接アナログデータとデジ
タルデータとを乗算し得る乗算回路を提供することを目
的とする。
従来の問題点を解消すべく創案されたもので、Ａ／Ｄ、
Ｄ／Ａ変換を要することなく直接アナログデータとデジ
タルデータとを乗算し得る乗算回路を提供することを目
的とする。
【０００４】
【課題を解決するための手段】この発明に係る乗算回路
は、デジタル入力電圧をスイッチング信号として、アナ
ログ入力電圧を出力端子に生じさせるか否かの制御を行
うものであり、複数ビットのデジタル入力信号に対して
は、容量結合によって重みを与えつつ統合し、さらにデ
ジタル入力の最上位ビットの２倍の重みをもって符号ビ
ットを容量結合に付加するものである。
は、デジタル入力電圧をスイッチング信号として、アナ
ログ入力電圧を出力端子に生じさせるか否かの制御を行
うものであり、複数ビットのデジタル入力信号に対して
は、容量結合によって重みを与えつつ統合し、さらにデ
ジタル入力の最上位ビットの２倍の重みをもって符号ビ
ットを容量結合に付加するものである。
【０００５】
【実施例】次にこの発明に係る乗算回路の１実施例を図
面に基づいて説明する。図１において、乗算回路Ｍはア
ナログ入力電圧Ｘが接続された複数の第１スイッチング
回路ＳＷ１〜ＳＷ８を有し、これらスイッチング回路に
はデジタルデータの各ビットに対応したデジタル入力電
圧ｂ０〜ｂ７がコントロール信号として入力されてい
る。
面に基づいて説明する。図１において、乗算回路Ｍはア
ナログ入力電圧Ｘが接続された複数の第１スイッチング
回路ＳＷ１〜ＳＷ８を有し、これらスイッチング回路に
はデジタルデータの各ビットに対応したデジタル入力電
圧ｂ０〜ｂ７がコントロール信号として入力されてい
る。
【０００６】スイッチング回路の出力は、複数のキャパ
シタンスＣＣ0〜ＣＣ7を並列接続してなる容量結合ＣＰ
における各キャパシタンスに接続され、ＣＰの出力はイ
ンバータ回路ＩＮＶ1およびＩＮＶ2を順次介して出力電
圧Ｙを出力している。キャパシタンスＣＣ0〜ＣＣ7の容
量はｂ0〜ｂ7の重み、すなわち２0〜２7に対応して設定
され、単位容量をｃ〔Ｆ〕とするとき、 ＣＣ0＝２0×ｃ 〔Ｆ〕 （１） ＣＣ1＝２1×ｃ 〔Ｆ〕 （２） ＣＣ2＝２2×ｃ 〔Ｆ〕 （３） ＣＣ3＝２3×ｃ 〔Ｆ〕 （４） ＣＣ4＝２4×ｃ 〔Ｆ〕 （５） ＣＣ5＝２5×ｃ 〔Ｆ〕 （６） ＣＣ6＝２6×ｃ 〔Ｆ〕 （７） ＣＣ7＝２7×ｃ 〔Ｆ〕 （８） のように設定されている。これによって、各スイッチン
グ回路ＳＷiを通過したアナログ入力電圧Ｘには、２iに
比例した重みが掛けられる。
シタンスＣＣ0〜ＣＣ7を並列接続してなる容量結合ＣＰ
における各キャパシタンスに接続され、ＣＰの出力はイ
ンバータ回路ＩＮＶ1およびＩＮＶ2を順次介して出力電
圧Ｙを出力している。キャパシタンスＣＣ0〜ＣＣ7の容
量はｂ0〜ｂ7の重み、すなわち２0〜２7に対応して設定
され、単位容量をｃ〔Ｆ〕とするとき、 ＣＣ0＝２0×ｃ 〔Ｆ〕 （１） ＣＣ1＝２1×ｃ 〔Ｆ〕 （２） ＣＣ2＝２2×ｃ 〔Ｆ〕 （３） ＣＣ3＝２3×ｃ 〔Ｆ〕 （４） ＣＣ4＝２4×ｃ 〔Ｆ〕 （５） ＣＣ5＝２5×ｃ 〔Ｆ〕 （６） ＣＣ6＝２6×ｃ 〔Ｆ〕 （７） ＣＣ7＝２7×ｃ 〔Ｆ〕 （８） のように設定されている。これによって、各スイッチン
グ回路ＳＷiを通過したアナログ入力電圧Ｘには、２iに
比例した重みが掛けられる。
【０００７】さらに容量結合はキャパシタンスＣＣ８を
含み、ＣＣ８には、キャパシタンスＣ１、入力インバー
タ回路ＩＮＶ１および第２スイッチング回路ＳＷ９を介
して、アナログ入力電圧Ｘが入力され、またＳＷ９には
デジタルデータの符号ビットに対応するデジタル入力電
圧ｓが入力されている。ＩＮＶ１の出力はキャパシタン
スＣ２を介して入力側にフィードバックされ、またＣ１
＝Ｃ２と設定されている。これによって、ＩＮＶ１はＸ
を反転した電圧（−Ｘ）を精度よく生成する。
含み、ＣＣ８には、キャパシタンスＣ１、入力インバー
タ回路ＩＮＶ１および第２スイッチング回路ＳＷ９を介
して、アナログ入力電圧Ｘが入力され、またＳＷ９には
デジタルデータの符号ビットに対応するデジタル入力電
圧ｓが入力されている。ＩＮＶ１の出力はキャパシタン
スＣ２を介して入力側にフィードバックされ、またＣ１
＝Ｃ２と設定されている。これによって、ＩＮＶ１はＸ
を反転した電圧（−Ｘ）を精度よく生成する。
【０００８】キャパシタンスＣＣ８の容量は、 ＣＣ８＝２８×ｃ 〔Ｆ〕 と設定され、スイッチング回路ＳＷ１〜ＳＷ８の開閉に
より、以下のＣＰ出力Ｖ１が得られる。
より、以下のＣＰ出力Ｖ１が得られる。
【式１】出力Ｖ１は、キャパシタンスＣ３を含む帰還路
を持つ第１出力インバータ回路ＩＮＶ２によって、
を持つ第１出力インバータ回路ＩＮＶ２によって、
【式２】に変換される。
【０００９】ここに、
【式３】と設定され、 Ｖ２＝−Ｖ１ （１３） となる。第１出力インバータ回路ＩＮＶ２の出力には、
キャパシタンスＣ４を介して第２出力インバータ回路Ｉ
ＮＶ３が接続され、ＩＭＶ３にはキャパシタンスＣ５を
含む帰還路が設けられている。
キャパシタンスＣ４を介して第２出力インバータ回路Ｉ
ＮＶ３が接続され、ＩＭＶ３にはキャパシタンスＣ５を
含む帰還路が設けられている。
【００１０】ＩＮＶ3においては、 Ｙ＝−Ｖ2（Ｃ5／Ｃ4）＝Ｖ1（Ｃ5／Ｃ4） （１４） の出力が生成され、Ｃ4＝Ｃ5と設定されていることによ
り、 Ｙ＝Ｖ1 （１５） となる。
り、 Ｙ＝Ｖ1 （１５） となる。
【００１１】以上のとおり、乗算回路Ｍにおいてはアナ
ログ入力電圧Ｘとデジタル入力電圧（ｂ0〜ｂ7）の積を
直接算出でき、また符号ビットｓに応じた反転あるいは
非反転の処理が可能である。
ログ入力電圧Ｘとデジタル入力電圧（ｂ0〜ｂ7）の積を
直接算出でき、また符号ビットｓに応じた反転あるいは
非反転の処理が可能である。
【００１２】図２はインバータ回路ＩＮＶ1、ＩＮＶ2、
ＩＮＶ3の内部構成を示し、図３は図２における１個の
インバータの回路図を示す。図２に示すように、複数の
インバータＩ1〜Ｉ3を直列に接続したことにより、出力
精度が向上する。インバータＩ1〜Ｉ3は、ドレインが正
電圧に接続されたｐＭＯＳのソースのｎＭＯＳのドレイ
ンを接続し、ｎＭＯＳのソースを電圧に接続してなり、
これらＭＯＳのゲートに入力電圧を与え、両ＭＯＳの接
続点から出力を得ている。
ＩＮＶ3の内部構成を示し、図３は図２における１個の
インバータの回路図を示す。図２に示すように、複数の
インバータＩ1〜Ｉ3を直列に接続したことにより、出力
精度が向上する。インバータＩ1〜Ｉ3は、ドレインが正
電圧に接続されたｐＭＯＳのソースのｎＭＯＳのドレイ
ンを接続し、ｎＭＯＳのソースを電圧に接続してなり、
これらＭＯＳのゲートに入力電圧を与え、両ＭＯＳの接
続点から出力を得ている。
【００１３】図４はスイッチング回路の内部を示す回路
図であり、１個のＣＭＯＳＴｒ1と１個のダミートラン
ジスタＴｒ2とを、入力に対して直列に接続してなるＣ
ＭＯＳスイッチを構成している。入力電圧ＸはＴｒ1の
ドレインに入力され、Ｔｒ1、Ｔｒ2の接続点から出力電
圧を得ている。そして、デジタル入力電圧は、反転電圧
がＴｒ1のｐＭＯＳのゲートおよびＴｒ2のｎＭＯＳのゲ
ートに接続され、非反転電圧がＴｒ1のｎＭＯＳのゲー
トおよびＴｒ2のｐＭＯＳのゲートに接続されている。
これによって、スイッチにおける電圧降下を殆ど生じる
ことなく、Ｘの開閉を実現し得る。
図であり、１個のＣＭＯＳＴｒ1と１個のダミートラン
ジスタＴｒ2とを、入力に対して直列に接続してなるＣ
ＭＯＳスイッチを構成している。入力電圧ＸはＴｒ1の
ドレインに入力され、Ｔｒ1、Ｔｒ2の接続点から出力電
圧を得ている。そして、デジタル入力電圧は、反転電圧
がＴｒ1のｐＭＯＳのゲートおよびＴｒ2のｎＭＯＳのゲ
ートに接続され、非反転電圧がＴｒ1のｎＭＯＳのゲー
トおよびＴｒ2のｐＭＯＳのゲートに接続されている。
これによって、スイッチにおける電圧降下を殆ど生じる
ことなく、Ｘの開閉を実現し得る。
【００１４】
【発明の効果】この発明に係る乗算回路は、デジタル入
力電圧をスイッチング信号として、アナログ入力電圧を
出力端子に生じさせるか否かの制御を行うものであり、
複数ビットのデジタル入力信号に対しては、容量結合に
よって重みを与えつつ統合し、さらにデジタル入力の最
上位ビットの２倍の重みをもって符号ビットを容量結合
に付加するので、Ａ／Ｄ、Ｄ／Ａ変換を要することなく
直接アナログデータとデジタルデータとを乗算し得ると
いう効果を有する。
力電圧をスイッチング信号として、アナログ入力電圧を
出力端子に生じさせるか否かの制御を行うものであり、
複数ビットのデジタル入力信号に対しては、容量結合に
よって重みを与えつつ統合し、さらにデジタル入力の最
上位ビットの２倍の重みをもって符号ビットを容量結合
に付加するので、Ａ／Ｄ、Ｄ／Ａ変換を要することなく
直接アナログデータとデジタルデータとを乗算し得ると
いう効果を有する。
【図１】この発明に係る乗算回路の第１実施例を示す回
路図である。
路図である。
【図２】インバータ回路図の内部構成を示す図である。
【図３】インバータの回路図である。
【図４】スイッチング回路の内部を示す回路図である。
Ｍ 乗算回路 ＳＷ1〜ＳＷ9 スイッチング回路 ｂ0〜ｂ7 デジタル入力電圧 Ｃ1，Ｃ2，Ｃ3，Ｃ4，Ｃ5，ＣＣ0〜ＣＣ7 キャパシ
タンス ＣＰ 容量結合 ＩＮＶ1〜ＩＮＶ3 インバータ回路 Ｙ 出力電圧 Ｘ アナログ入力電圧 Ｖ1 ＣＰ出力 Ｉ1〜Ｉ3 インバータ Ｔｒ1 ＣＭＯＳ Ｔｒ2 ダミートランジスタ
タンス ＣＰ 容量結合 ＩＮＶ1〜ＩＮＶ3 インバータ回路 Ｙ 出力電圧 Ｘ アナログ入力電圧 Ｖ1 ＣＰ出力 Ｉ1〜Ｉ3 インバータ Ｔｒ1 ＣＭＯＳ Ｔｒ2 ダミートランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィワット・ウォンワラウィパット 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (56)参考文献 特開 昭49−107650（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06J 1/00 - 3/00
Claims (6)
- 【請求項１】 デジタルデータの各ビットの重みに対応
した容量を有する複数の並列な第１キャパシタンスと、
前記デジタルデータの最上位ビットの２倍の重みに対応
した容量の第２キャパシタンスとを並列に接続してなる
容量結合と； 前記各第１キャパシタンスの入力され、かつ前記デジタ
ルデータの各ビットに対応したデジタル電圧によって開
閉される第１スイッチング回路と； 前記第２キャパシタンスの入力に接続され、かつ前記デ
ジタルデータの符号ビットに対応したデジタル電圧によ
って開閉される第２スイッチング回路と； この第２スイッチング回路の入力に接続された入力イン
バータ回路と； を備え、前記入力インバータの入力および前記第１スイ
ッチング回路の入力に共通にアナログ入力電圧が接続さ
れていることを特徴とする乗算回路。 - 【請求項２】 スイッチング回路はＣＭＯＳよりなるこ
とを特徴とする請求項１記載の乗算回路。 - 【請求項３】 スイッチング回路はＣＭＯＳおよびダミ
ートランジスタよりなることを特徴とする請求項１記載
の乗算回路。 - 【請求項４】 乗算回路の出力には第１出力インバータ
回路が接続され、この第１出力インバータ回路の出力に
はキャパシタンスを介して第２出力インバータ回路が接
続されていることを特徴とする請求項１記載の乗算回
路。 - 【請求項５】 第１出力インバータ回路は、容量結合の
キャパシタンスの総和に等しい容量のキャパシタンスを
介して、出力が入力にフィードバックされていることを
特徴とする請求項１記載の乗算回路。 - 【請求項６】 第２出力インバータは、第１出力インバ
ータ回路との間に接続されたキャパシタンスの容量と等
しい容量のキャパシタンスを介して、出力が入力にフィ
ードバックされていることを特徴とする請求項１記載の
乗算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341493A JP2985996B2 (ja) | 1992-11-27 | 1992-11-27 | 乗算回路 |
| US08/158,295 US5361219A (en) | 1992-11-27 | 1993-11-29 | Data circuit for multiplying digital data with analog |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341493A JP2985996B2 (ja) | 1992-11-27 | 1992-11-27 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06168349A JPH06168349A (ja) | 1994-06-14 |
| JP2985996B2 true JP2985996B2 (ja) | 1999-12-06 |
Family
ID=18346487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4341493A Expired - Lifetime JP2985996B2 (ja) | 1992-11-27 | 1992-11-27 | 乗算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5361219A (ja) |
| JP (1) | JP2985996B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502664A (en) * | 1993-03-25 | 1996-03-26 | Yozan Inc. | Filter device including SRAM and EEPROM devices |
| JP3511320B2 (ja) * | 1994-09-30 | 2004-03-29 | 株式会社鷹山 | 乗算回路 |
| JPH08171601A (ja) * | 1994-09-30 | 1996-07-02 | Sharp Corp | 乗算回路 |
| JP3476987B2 (ja) * | 1996-01-12 | 2003-12-10 | 株式会社日立国際電気 | マルチユーザ復調方法および装置 |
| US5835387A (en) * | 1996-01-29 | 1998-11-10 | Yozan Inc. | Multiplication circuit |
| EP0827099B1 (en) * | 1996-09-03 | 2000-03-01 | Yozan Inc. | Multiplication and addition circuit |
| US6134569A (en) * | 1997-01-30 | 2000-10-17 | Sharp Laboratories Of America, Inc. | Polyphase interpolator/decimator using continuous-valued, discrete-time signal processing |
| JP3510794B2 (ja) | 1998-07-21 | 2004-03-29 | シャープ株式会社 | 信号処理装置および通信機 |
| ATE492157T1 (de) | 2001-11-21 | 2011-01-15 | Grain Processing Corp | Tierstreu |
| JP6985988B2 (ja) | 2018-06-21 | 2021-12-22 | 株式会社日立製作所 | ニューラルネットワーク回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4422155A (en) * | 1981-04-01 | 1983-12-20 | American Microsystems, Inc. | Multiplier/adder circuit |
| US4458324A (en) * | 1981-08-20 | 1984-07-03 | Massachusetts Institute Of Technology | Charge domain multiplying device |
| US4475170A (en) * | 1981-10-29 | 1984-10-02 | American Microsystems, Inc. | Programmable transversal filter |
| US4470126A (en) * | 1981-10-29 | 1984-09-04 | American Microsystems, Inc. | Programmable transversal filter |
-
1992
- 1992-11-27 JP JP4341493A patent/JP2985996B2/ja not_active Expired - Lifetime
-
1993
- 1993-11-29 US US08/158,295 patent/US5361219A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06168349A (ja) | 1994-06-14 |
| US5361219A (en) | 1994-11-01 |
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