JP3511320B2 - 乗算回路 - Google Patents

乗算回路

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JP3511320B2
JP3511320B2 JP26112294A JP26112294A JP3511320B2 JP 3511320 B2 JP3511320 B2 JP 3511320B2 JP 26112294 A JP26112294 A JP 26112294A JP 26112294 A JP26112294 A JP 26112294A JP 3511320 B2 JP3511320 B2 JP 3511320B2
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capacitive coupling
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国梁 寿
一則 本橋
直 高取
山本　　誠
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Sharp Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06J—HYBRID COMPUTING ARRANGEMENTS
    • G06J1/00—Hybrid computing arrangements

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  • Physics & Mathematics (AREA)
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  • Mathematical Physics (AREA)
  • Automation & Control Theory (AREA)
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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は乗算回路に係り、特に、
乗算結果をアナログ演算のためのアナログ電圧として生
成し得る乗算回路に関する。
【０００２】
【従来の技術】本発明の発明者等は特願平０５−０２０
６７６号において、図２に示す乗算回路を提案してい
る。この乗算回路は、容量結合の重みによりアナログ入
力電圧に対してデジタル乗数を乗じたアナログ電圧を出
力し、この出力を２段階の反転増幅器ＩＮＶ１、ＩＮＶ
２あるいはＩＮＶ３、ＩＮＶ２に入力し、その出力の安
定性と精度を確保している。これら反転増幅器は３段の
ＭＯＳインバータよりなり、その出力をフィードバック
キャパシタンスを介して入力に接続してなる。反転増幅
器は、ＭＯＳインバータのゲインを３重に掛けた大きな
オープンゲインにより出力の線形性と安定性を確保して
いる。
【０００３】この乗算回路はアナログデータに対するデ
ジタル乗数の乗算を行うものであり、デジタルデータ相
互の乗算は実行できない。
【０００４】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、デジタルデ
ータ相互の乗算を実行しその結果をアナログデータとし
て出力し得る乗算回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る乗算回路
は、所定のアナログ入力電圧に対して容量結合による重
み付けを２段階以上行い、この容量結合の重みを、デジ
タルデータに基づいた開閉手段コントールにより設定す
るものである。
【０００６】
【作用】本発明によれば、デジタルデータ相互の乗算結
果をアナログデータとして出力でき、その後のアナログ
演算のためのデータあるいはその他のアナログ入力とし
て使用できる。
【０００７】
【実施例】次に本発明に係る乗算回路の１実施例を図面
に基づいて説明する。
【０００８】図１において、乗算回路は複数の第１開閉
手段ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４を有し、
これら開閉手段の出力には第１容量結合ＣＰ１が接続さ
れている。容量結合ＣＰ１はキャパシタンスＣ１１、Ｃ
１２、Ｃ１３、Ｃ１４、Ｃ１５を並列接続してなり、キ
ャパシタンスＣ１１〜Ｃ１４の１端子は開閉手段ＳＷ１
１、ＳＷ１２、ＳＷ１３、ＳＷ１４にそれぞれ接続され
ている。またキャパシタンスＣ１５の１端子は接地され
ている。
【０００９】容量結合ＣＰ１の出力は３段のＭＯＳイン
バータＩ１、Ｉ２、Ｉ３よりなる反転増幅器ＩＮＶ１に
入力され、反転増幅器ＩＮＶ１の出力はフィードバック
キャパシタンスＣｆ１を介してその入力に接続されてい
る。ＩＮＶ１は各ＭＯＳインバータのゲインを３重に掛
けた大きなゲインにより、出力の線形性と安定性を確保
している。
【００１０】開閉手段ＳＷ１１〜ＳＷ１４は２入力１出
力のスイッチであり、共通のアナログ入力電圧Ｖｄまた
はグランドを対応するキャパシタンスＣ１ｉに接続す
る。開閉手段ＳＷ１１〜ＳＷ１４は４ビットのデジタル
信号Ａによって制御され、信号Ａの各ビットをａ１、ａ
２、ａ３、ａ４とすると、ａｉ（ｉ＝１〜４）が「１」
のときＣ１ｉをＶｄに、「０」のときグランドに接続す
る。ここでＩＮＶ１の出力をＶｏとすると、
【数１】 である。また開閉手段ＳＷ２１〜ＳＷ２４は２入力１出
力のスイッチであり、４ビットのデジタル信号Ｂによっ
て制御されている。信号Ｂの各ビットをｂ１、ｂ２、ｂ
３、ｂ４とし、「１」のときＶｏに接続、「０」のとき
グランドに接続するものとすると、ＩＮＶ２の出力をＶ
ｏｕｔは、
【数２】 となる。
【００１１】上記式（２）に式（１）を代入すると、
【数３】 となり、
【数４】 とすると、 Ｖｏｕｔ＝Ｖｄ（Ａ／１６）（Ｂ／１６） （５） であり、Ｖｄで正規化されたデジタル乗算結果となる。
【００１２】なお容量結合ＣＰ１、ＣＰ２の規模を拡大
すればより大きいデジタルデータの乗算が可能であり、
また容量結合、反転増幅器の段数をさらに設ければより
多くのデジタル変数の乗算を実現し得る。また反転増幅
器に替えて単なる増幅器を使用すれば個々に非反転の出
力が得られる。但し、経験上３段インバータで充分な線
形性が得られており、乗数１個ごとに反転出力を生じさ
せる構成が、回路規模最小化の上で有効である。
【００１３】
【発明の効果】本発明に係る乗算回路は、所定のアナロ
グ入力電圧に対して容量結合による重み付けを２段階以
上行い、この容量結合の重みを、デジタルデータに基づ
いた開閉手段コントールにより設定するので、デジタル
データ相互の乗算結果をアナログデータとして出力で
き、その後のアナログ演算のためのデータあるいはその
他のアナログ入力として使用できるという優れた効果を
有する。
【図面の簡単な説明】
【図１】本発明に係る乗算回路の１実施例を示す平面図
である。
【図２】比較例示す回路図である。
【符号の説明】
ＩＮＶ１、ＩＮＶ２．．．反転増幅器 Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６．．．ＭＯＳイン
バータ ＣＰ１、ＣＰ２．．．容量結合 ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ２１、
ＳＷ２２、ＳＷ２３、ＳＷ２４．．．開閉手段 Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ２１、Ｃ２２、Ｃ
２３、Ｃ２４．．． キャパシタンス Ａ、Ｂ．．．デジタル信号 Ｖｄ．．．ドレイン電圧 Ｖｏ、Ｖｏｕｔ．．．出力電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビ ル 株式会社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビ ル 株式会社鷹山内 (56)参考文献 特開 昭49−107650（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/16 G06J 1/00

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 所定のアナログ入力電圧が共通に接続
    された複数の開閉手段と、この開閉手段の出力が接続さ
    れた容量結合と、この容量結合の出力が接続された高い
    オープンゲインの増幅器と、この増幅器の出力を入力に
    接続するフィードバックキャパシタンスとを有する重み
    付け回路を複数直列に接続し、各重み付け回路の開閉手
    段をデジタル信号により制御することを特徴とする乗算
    回路。
  2. 【請求項２】 所定のアナログ入力電圧が共通に接続
    された複数の第１開閉手段と、これら第１開閉手段の出
    力が接続された第１容量結合と、この第１容量結合の出
    力に接続された第１反転増幅器と、この反転増幅器の出
    力を入力に接続する第１フィードバックキャパシタンス
    と、前記第１反転増幅器の出力に接続された複数の第２
    開閉手段と、この第２開閉手段の出力に接続された第２
    容量結合と、この第２容量結合の出力に接続された第２
    反転増幅器と、この第２反転増幅器の出力を入力に接続
    する第２フィードバックキャパシタンスとを備えて、第
    １、第２反転増幅器は奇数個のＭＯＳインバータを直列
    接続してなることを特徴とする乗算回路。
  3. 【請求項３】 アナログ入力電圧は反転増幅器のドレ
    イン電圧であることを特徴とする請求項２記載の乗算回
    路。
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EP0741366B1 (en) * 1995-04-26 2001-02-14 Yozan Inc. Multiplication circuit
CN1090838C (zh) * 1996-05-21 2002-09-11 株式会社鹰山 反相放大电路

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