JP3219915B2 - 画像圧縮回路 - Google Patents
画像圧縮回路Info
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- JP3219915B2 JP3219915B2 JP25652493A JP25652493A JP3219915B2 JP 3219915 B2 JP3219915 B2 JP 3219915B2 JP 25652493 A JP25652493 A JP 25652493A JP 25652493 A JP25652493 A JP 25652493A JP 3219915 B2 JP3219915 B2 JP 3219915B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
- G06T9/007—Transform coding, e.g. discrete cosine transform
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- Engineering & Computer Science (AREA)
- Discrete Mathematics (AREA)
- Multimedia (AREA)
- Theoretical Computer Science (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
Description
【０００１】
【産業上の利用分野】この発明は２次元デジタル画像の
圧縮回路に係り、特に、ＤＣＴ等の周波数変換および量
子化を実行する、画像圧縮回路に関する。
圧縮回路に係り、特に、ＤＣＴ等の周波数変換および量
子化を実行する、画像圧縮回路に関する。
【０００２】
【従来の技術】画像圧縮に関してはＤＣＴを用いたＪＰ
ＥＧ等の標準化手法が知られており、専用ＬＳＩも市販
されている。しかし一般に２次元周波数変換は多くの乗
算を要し、また圧縮の目的は一般に通信であるため、極
めて高速の演算処理が必要である。このため、従来は大
規模ＬＳＩが採用され、その消費電力も大であった。ま
た量子化に関する回路も、比較演算を含む比較的大きな
ものであった。
ＥＧ等の標準化手法が知られており、専用ＬＳＩも市販
されている。しかし一般に２次元周波数変換は多くの乗
算を要し、また圧縮の目的は一般に通信であるため、極
めて高速の演算処理が必要である。このため、従来は大
規模ＬＳＩが採用され、その消費電力も大であった。ま
た量子化に関する回路も、比較演算を含む比較的大きな
ものであった。
【０００３】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、小規模、省
電力回路による画像圧縮を実現しうる画像圧縮回路を提
供することを目的とする。
来の問題点を解消すべく創案されたもので、小規模、省
電力回路による画像圧縮を実現しうる画像圧縮回路を提
供することを目的とする。
【０００４】
【課題を解決するための手段】本発明の画像圧縮回路
は、グレースケールのラスタ画像データの連続画素の第
１積和演算を行う第１積和演算回路と、さらに該第１積
和演算結果に対する第２積和演算を行って、２次元周波
数成分を算出する第２積和演算回路とを備えるものであ
って、前記第１積和演算回路は、共通のアナログ入力電
圧を前記画素のデジタルデータによって開閉する複数の
第１開閉手段と、該第１開閉手段の出力に第１端子が接
続され第２端子が統合接続され容量比を前記第１積和演
算の乗数の比に対応させてなる複数のキャパシタンスと
を有する。また、前記第２積和演算回路は、アナログ入
力電圧を第２積和演算のデジタル乗数によって開閉する
複数の第２開閉手段を有することが好ましい。
は、グレースケールのラスタ画像データの連続画素の第
１積和演算を行う第１積和演算回路と、さらに該第１積
和演算結果に対する第２積和演算を行って、２次元周波
数成分を算出する第２積和演算回路とを備えるものであ
って、前記第１積和演算回路は、共通のアナログ入力電
圧を前記画素のデジタルデータによって開閉する複数の
第１開閉手段と、該第１開閉手段の出力に第１端子が接
続され第２端子が統合接続され容量比を前記第１積和演
算の乗数の比に対応させてなる複数のキャパシタンスと
を有する。また、前記第２積和演算回路は、アナログ入
力電圧を第２積和演算のデジタル乗数によって開閉する
複数の第２開閉手段を有することが好ましい。
【０００５】
【実施例】次にこの発明に係る画像圧縮回路の１実施例
を図面に基づいて説明する。図１において、画像圧縮回
路は、画像の１ライン分のデータを保持する複数のライ
ンメモリ１１〜１７を有し、各ラインメモリの出力は対
応するシリアル／パラレル変換回路１８〜２５に入力さ
れている。図１では、８×８画素ごとに１回の周波数変
換を行う構成を示しており、このためラインメモリは７
個設けられ、またシリアル／パラレル変換回路は８画素
を保持して並列に出力する構成になっている。
を図面に基づいて説明する。図１において、画像圧縮回
路は、画像の１ライン分のデータを保持する複数のライ
ンメモリ１１〜１７を有し、各ラインメモリの出力は対
応するシリアル／パラレル変換回路１８〜２５に入力さ
れている。図１では、８×８画素ごとに１回の周波数変
換を行う構成を示しており、このためラインメモリは７
個設けられ、またシリアル／パラレル変換回路は８画素
を保持して並列に出力する構成になっている。
【０００６】シリアル／パラレル変換回路１８〜２５の
出力は対応して設けられた第１段積和演算回路２６〜３
３に入力され、これら第１段積和演算回路は複数（図１
では８個）の周波数成分についての演算結果を出力す
る。積和演算回路の出力は第２段積和演算回路３４〜４
１に入力され、その入力形態は同一周波数成分ごとにま
とめて１個の第２段積和演算回路に入力するものであ
る。そして第２段積和演算回路の出力は量子化回路４２
〜４９に入力されている。
出力は対応して設けられた第１段積和演算回路２６〜３
３に入力され、これら第１段積和演算回路は複数（図１
では８個）の周波数成分についての演算結果を出力す
る。積和演算回路の出力は第２段積和演算回路３４〜４
１に入力され、その入力形態は同一周波数成分ごとにま
とめて１個の第２段積和演算回路に入力するものであ
る。そして第２段積和演算回路の出力は量子化回路４２
〜４９に入力されている。
【０００７】前記シリアル／パラレル変換回路は図２の
ように構成され、複数のラッチ５０〜５６を直列に接続
するとともに、初段入力および各ラッチの出力を８画素
分の並列な出力としている。これらの画素は時系列に順
次生じているため、図２では、初段入力Ｄｉｎに対し
て、出力をＤｉｎ（ｔ）、Ｄｉｎ（ｔ＋ｔ０）、Ｄｉｎ
（ｔ＋２×ｔ０）、Ｄｉｎ（ｔ＋３×ｔ０）、Ｄｉｎ
（ｔ＋４×ｔ０）、Ｄｉｎ（ｔ＋５×ｔ０）、Ｄｉｎ
（ｔ＋６×ｔ０）、Ｄｉｎ（ｔ＋７×ｔ０）で示してい
る。ここにｔ０は１画素あたりの遅延時間を示す。
ように構成され、複数のラッチ５０〜５６を直列に接続
するとともに、初段入力および各ラッチの出力を８画素
分の並列な出力としている。これらの画素は時系列に順
次生じているため、図２では、初段入力Ｄｉｎに対し
て、出力をＤｉｎ（ｔ）、Ｄｉｎ（ｔ＋ｔ０）、Ｄｉｎ
（ｔ＋２×ｔ０）、Ｄｉｎ（ｔ＋３×ｔ０）、Ｄｉｎ
（ｔ＋４×ｔ０）、Ｄｉｎ（ｔ＋５×ｔ０）、Ｄｉｎ
（ｔ＋６×ｔ０）、Ｄｉｎ（ｔ＋７×ｔ０）で示してい
る。ここにｔ０は１画素あたりの遅延時間を示す。
【０００８】Ｄｉｎ（ｔ）〜Ｄｉｎ（ｔ＋７×ｔ０）は
並列データとして第１段積和演算回路に入力され、積和
演算回路は各データに対して、それぞれ積和演算を行
う。その乗算を行う回路は、図３のように構成される。
並列データとして第１段積和演算回路に入力され、積和
演算回路は各データに対して、それぞれ積和演算を行
う。その乗算を行う回路は、図３のように構成される。
【０００９】図３において、Ｄｉｎの各ビットをＤｉｎ
ｂ０〜Ｄｉｎｂ７で示しており、これらは並列な開閉手
段ＳＷ１〜８に制御信号として入力されている。各開閉
手段の入力にはＤｉｎの乗ずるべき乗数に対応した電圧
Ｖｍｕｌが入力され、Ｄｉｎｂ０〜Ｄｉｎｂ７のうちの
「１」のビットのみについて開閉手段は閉成され、Ｖｍ
ｕｌが出力される。各開閉手段の出力にはＤｉｎｂ０〜
Ｄｉｎｂ７の各ビットの重み、すなわち２0〜２7に対応
した容量比のキャパシタンスＣ１〜Ｃ８が接続され、こ
れらキャパシタンスは出力側が統合されて、全体として
容量結合が構成されている。
ｂ０〜Ｄｉｎｂ７で示しており、これらは並列な開閉手
段ＳＷ１〜８に制御信号として入力されている。各開閉
手段の入力にはＤｉｎの乗ずるべき乗数に対応した電圧
Ｖｍｕｌが入力され、Ｄｉｎｂ０〜Ｄｉｎｂ７のうちの
「１」のビットのみについて開閉手段は閉成され、Ｖｍ
ｕｌが出力される。各開閉手段の出力にはＤｉｎｂ０〜
Ｄｉｎｂ７の各ビットの重み、すなわち２0〜２7に対応
した容量比のキャパシタンスＣ１〜Ｃ８が接続され、こ
れらキャパシタンスは出力側が統合されて、全体として
容量結合が構成されている。
【００１０】この容量結合の出力Ｄｏｕｔは、
【数１】 であり、デジタルデータＤｉｎとアナログデータＶｍｕ
ｌとの乗算結果と等価である。この乗算結果は図４に示
す加算回路によって統合される。この加算回路は複数の
同一容量のキャパシタンスＣ４１〜Ｃ４８を並列に接続
してなる容量結合により、複数のデータＤｏｕｔ１〜Ｄ
ｏｕｔ８を加算統合し、その出力をキャパシタンスＣ４
９を介して増幅器ＡＭＰに入力している。そしてＡＭＰ
は積和演算結果をアナログデータとして出力している。
ｌとの乗算結果と等価である。この乗算結果は図４に示
す加算回路によって統合される。この加算回路は複数の
同一容量のキャパシタンスＣ４１〜Ｃ４８を並列に接続
してなる容量結合により、複数のデータＤｏｕｔ１〜Ｄ
ｏｕｔ８を加算統合し、その出力をキャパシタンスＣ４
９を介して増幅器ＡＭＰに入力している。そしてＡＭＰ
は積和演算結果をアナログデータとして出力している。
【００１１】そして１個の積和演算回路は８個のＤｏｕ
ｔデータに対して、８周波数成分に対応した積和演算、
すなわち８種類の積和演算を行い、８種のデータを出力
する。図４では１個の積和演算結果をＤＤｏｕｔで示し
ている。この積和演算結果は、同一周波数成分ごとにま
とめられ、１個の第２段積和演算回路に入力されてい
る。
ｔデータに対して、８周波数成分に対応した積和演算、
すなわち８種類の積和演算を行い、８種のデータを出力
する。図４では１個の積和演算結果をＤＤｏｕｔで示し
ている。この積和演算結果は、同一周波数成分ごとにま
とめられ、１個の第２段積和演算回路に入力されてい
る。
【００１２】第２段積和演算回路では第１段積和演算回
路と同様の積和演算が実行されるが、唯一の相違点は、
入力データＤＤｏｕｔがアナログデータであり、乗数が
デジタルデータとして与えられることである。このため
乗数の各ビットＭＵＬｂ０〜ＭＵＬｂ７は開閉手段ＳＷ
９〜ＳＷ１６の制御信号として使用され、ＤＤｏｕｔは
これら開閉手段に共通に入力されている。
路と同様の積和演算が実行されるが、唯一の相違点は、
入力データＤＤｏｕｔがアナログデータであり、乗数が
デジタルデータとして与えられることである。このため
乗数の各ビットＭＵＬｂ０〜ＭＵＬｂ７は開閉手段ＳＷ
９〜ＳＷ１６の制御信号として使用され、ＤＤｏｕｔは
これら開閉手段に共通に入力されている。
【００１３】以上のように容量結合を用いた乗算回路を
採用すれば、従来のデジタル回路に比較して全体の回路
規模を抑え得るとともに、消費電力を減少し得る。また
第１段積和演算の出力をアナログとすることにより、第
１段から第２段に至る配線数が減少し、回路構成が単純
化される。
採用すれば、従来のデジタル回路に比較して全体の回路
規模を抑え得るとともに、消費電力を減少し得る。また
第１段積和演算の出力をアナログとすることにより、第
１段から第２段に至る配線数が減少し、回路構成が単純
化される。
【００１４】図６は量子化回路４２〜４９を示すもので
あり複数のＣＭＯＳ（Ｔｒ１〜Ｔｒ８で示す）を並列に
設け、それぞれの閾値を段階的に設定している。各ＣＭ
ＯＳの出力は複数の並列なキャパシタンスＣ６１〜Ｃ６
８よりなる容量結合によって統合される。ここに、各Ｃ
ＭＯＳの出力電圧をＶ６１〜Ｖ６８とし、ｊ番目ＣＭＯ
ＳまでがＯＮ状態のときには、容量結合の出力電圧Ｖ６
９は、
あり複数のＣＭＯＳ（Ｔｒ１〜Ｔｒ８で示す）を並列に
設け、それぞれの閾値を段階的に設定している。各ＣＭ
ＯＳの出力は複数の並列なキャパシタンスＣ６１〜Ｃ６
８よりなる容量結合によって統合される。ここに、各Ｃ
ＭＯＳの出力電圧をＶ６１〜Ｖ６８とし、ｊ番目ＣＭＯ
ＳまでがＯＮ状態のときには、容量結合の出力電圧Ｖ６
９は、
【数２】 となる。Ｃ６１〜Ｃ６８はこの出力電圧が所定の段階に
対応するようにあらかじめ設定されている。
対応するようにあらかじめ設定されている。
【００１５】各ＣＭＯＳの入力には４個のキャパシタン
スよりなる容量結合が接続され、閾値設定と入力電圧の
入力が行われている。第１番目のＣＭＯＳを例にとる
と、キャパシタンスＣ１０、Ｃ１１、Ｃ１２、Ｃ１３に
よって容量結合が構成されており、入力電圧ＶｉｎはＣ
１０に入力され、Ｃ１１、Ｃ１２にはオフセット電圧Ｖ
ｏｆｆ、バイアス電圧Ｖｂがそれぞれ接続され、さらに
Ｃ１３は接地されている。
スよりなる容量結合が接続され、閾値設定と入力電圧の
入力が行われている。第１番目のＣＭＯＳを例にとる
と、キャパシタンスＣ１０、Ｃ１１、Ｃ１２、Ｃ１３に
よって容量結合が構成されており、入力電圧ＶｉｎはＣ
１０に入力され、Ｃ１１、Ｃ１２にはオフセット電圧Ｖ
ｏｆｆ、バイアス電圧Ｖｂがそれぞれ接続され、さらに
Ｃ１３は接地されている。
【００１６】ここでＣＭＯＳのゲートに印加される電圧
をＶｇ１とすると、
をＶｇ１とすると、
【数３】 であり、
【数４】 の項が閾値設定に寄与する。この項の分母、すなわち全
キャパシタンスの容量和は全てのＣＭＯＳについて一定
に設定され、閾値設定にともなう入力電圧の係数変化を
防止し、実プロセスにおける閾値設定を容易にしてい
る。
キャパシタンスの容量和は全てのＣＭＯＳについて一定
に設定され、閾値設定にともなう入力電圧の係数変化を
防止し、実プロセスにおける閾値設定を容易にしてい
る。
【００１７】なお、図５の乗算回路のように、乗数を変
更し得る構成とし、その乗数を画像あるいはその使用目
的に応じて適宜変更してもよい。この場合、種々の乗数
をあらかじめ求めておき、テーブルに格納しておくと、
選択、変更が容易である。
更し得る構成とし、その乗数を画像あるいはその使用目
的に応じて適宜変更してもよい。この場合、種々の乗数
をあらかじめ求めておき、テーブルに格納しておくと、
選択、変更が容易である。
【００１８】
【発明の効果】前述のとおり、本発明に係る画像圧縮回
路は、容量結合による乗算を用いて周波数変換を行い、
また閾値が段階的に設定された開閉手段を段階的に設
け、各開閉手段の出力を容量結合によって統合するの
で、小規模、省電力回路による画像圧縮を実現しうると
いう優れた効果を有する。
路は、容量結合による乗算を用いて周波数変換を行い、
また閾値が段階的に設定された開閉手段を段階的に設
け、各開閉手段の出力を容量結合によって統合するの
で、小規模、省電力回路による画像圧縮を実現しうると
いう優れた効果を有する。
【図１】本発明に係る画像圧縮回路の１実施例を示すブ
ロック図である。
ロック図である。
【図２】同実施例におけるシリアル／パラレル変換回路
を示すブロック図である。
を示すブロック図である。
【図３】同実施例における第１段積和演算回路の乗算回
路を示す回路図である。
路を示す回路図である。
【図４】同積和演算回路の加算回路を示す回路図であ
る。
る。
【図５】同実施例における第２段積和演算回路の乗算回
路を示す回路図である。
路を示す回路図である。
【図６】同実施例における量子化回路を示す回路図であ
る。
る。
１１〜１７，ＬＭ ラインメモリ １８〜２５，ＳＰ シリアル／パラレル変換回路 ２６〜３３，ＤＣＴＭ 第１段積和演算回路 ３４〜４１，ＤＣＴＭ 第２段積和演算回路 ４２〜４９，Ｑ 量子化回路 ５０〜５６，Ｒ ラッチ ＳＷ１〜ＳＷ８，ＳＷ９〜ＳＷ１６ 開閉手段 Ｖｍｕｌ 電圧、アナログデータ Ｃ１〜Ｃ８，Ｃ１０，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ４１
〜Ｃ４８，Ｃ４９，Ｃ６１〜Ｃ６８ キャパシタンス Ｄｏｕｔ 出力 Ｄｉｎ デジタルデータ Ｄｏｕｔ１〜Ｄｏｕｔ８ データ ＡＭＰ 増幅器 ＤＤｏｕｔ 積和演算結果，入力データ ＭＵＬｂ０〜ＭＵＬｂ７ 乗数の各ビット Ｔｒ１〜Ｔｒ８ ＣＭＯＳ Ｖ６１〜Ｖ６８，Ｖ６９ 出力電圧 Ｖｉｎ 入力電圧 Ｖｏｆｆ オフセット電圧 Ｖｂ バイアス電圧 Ｖｇｌ 電圧
〜Ｃ４８，Ｃ４９，Ｃ６１〜Ｃ６８ キャパシタンス Ｄｏｕｔ 出力 Ｄｉｎ デジタルデータ Ｄｏｕｔ１〜Ｄｏｕｔ８ データ ＡＭＰ 増幅器 ＤＤｏｕｔ 積和演算結果，入力データ ＭＵＬｂ０〜ＭＵＬｂ７ 乗数の各ビット Ｔｒ１〜Ｔｒ８ ＣＭＯＳ Ｖ６１〜Ｖ６８，Ｖ６９ 出力電圧 Ｖｉｎ 入力電圧 Ｖｏｆｆ オフセット電圧 Ｖｂ バイアス電圧 Ｖｇｌ 電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビ ル 株式会社鷹山内 (72)発明者 大澤 庶 東京都世田谷区北沢３−５−18 鷹山ビ ル 株式会社鷹山内 (72)発明者 漆畑 晶 東京都世田谷区北沢３−５−18 鷹山ビ ル 株式会社鷹山内 (56)参考文献 特開 昭62−277822（ＪＰ，Ａ) 特開 昭64−78527（ＪＰ，Ａ) 特開 昭61−21622（ＪＰ，Ａ) 特開 平３−206728（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/41 G06F 7/52 310 H04N 7/24 - 7/68
Claims (2)
- 【請求項１】 グレースケールのラスタ画像データの連
続画素の第１積和演算を行う第１積和演算回路と、さら
に該第１積和演算結果に対する第２積和演算を行って、
２次元周波数成分を算出する第２積和演算回路とを備え
る画像圧縮回路であって、 前記第１積和演算回路は、 共通のアナログ入力電圧を前
記画素のデジタルデータによって開閉する複数の第１開
閉手段と、該第１開閉手段の出力に第１端子が接続され
第２端子が統合接続され容量比を前記第１積和演算の乗
数の比に対応させてなる複数のキャパシタンスとを有す
ることを特徴とする画像圧縮回路。 - 【請求項２】 前記第２積和演算回路は、アナログ入力
電圧を第２積和演算のデジタル乗数によって開閉する複
数の第２開閉手段を有することを特徴とする請求項１記
載の画像圧縮回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25652493A JP3219915B2 (ja) | 1993-09-20 | 1993-09-20 | 画像圧縮回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25652493A JP3219915B2 (ja) | 1993-09-20 | 1993-09-20 | 画像圧縮回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0795414A JPH0795414A (ja) | 1995-04-07 |
| JP3219915B2 true JP3219915B2 (ja) | 2001-10-15 |
Family
ID=17293825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25652493A Expired - Fee Related JP3219915B2 (ja) | 1993-09-20 | 1993-09-20 | 画像圧縮回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3219915B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10117350A (ja) * | 1996-10-09 | 1998-05-06 | Matsushita Electric Ind Co Ltd | アナログ処理方式の画像符号化装置 |
-
1993
- 1993-09-20 JP JP25652493A patent/JP3219915B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795414A (ja) | 1995-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |