JPH10117350A - アナログ処理方式の画像符号化装置 - Google Patents

アナログ処理方式の画像符号化装置

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JPH10117350A
JPH10117350A JP26856196A JP26856196A JPH10117350A JP H10117350 A JPH10117350 A JP H10117350A JP 26856196 A JP26856196 A JP 26856196A JP 26856196 A JP26856196 A JP 26856196A JP H10117350 A JPH10117350 A JP H10117350A
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voltage
circuit
analog
dimensional
image
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JP26856196A
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Akira Matsuzawa
昭 松澤
Shoji Kawahito
祥二 川人
Yoshiaki Tadokoro
嘉昭 田所
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Original Assignee
Matsushita Electric Industrial Co Ltd
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    • H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
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Abstract

(57)【要約】 【課題】 画像情報の圧縮をアナログ処理で実現する。 【解決手段】 ２次元画像に応じた電圧信号系列Ｗを供
給するための撮像素子１０と、該撮像素子からの電圧信
号系列Ｗに画素のブロック単位で２次元ＤＣＴ（離散コ
サイン変換）処理を施すための２次元アナログＤＣＴ回
路２０と、該処理の結果を量子化するための量子化回路
３０とを設ける。２次元アナログＤＣＴ回路２０は、１
次元ＤＣＴ処理のためのアナログ積和演算器列と、行列
の転置のためのアナログメモリアレイとで構成される。
量子化回路３０は、与えられた量子化係数Ｑ＝２N ・Ｓ
（１≦Ｓ＜２）に応じて、一定電圧Ｖref のＳ倍の電圧
Ｓ・Ｖref を参照電圧として、２次元アナログＤＣＴ回
路２０の変換結果を示す電圧Ｚをデジタル値Ｐに変換
し、かつ該変換により得られたデジタル値ＰにＮビット
の右シフト処理を施すことにより、量子化されたデジタ
ル値Ｒを供給する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、画像情報を圧縮す
るための画像符号化装置に関するものである。
【０００２】
【従来の技術】離散コサイン変換（Discrete Cosine Tr
ansform ：略してＤＣＴ）を利用した画像符号化装置が
知られている。従来の画像符号化装置は、２次元デジタ
ルＤＣＴ回路と、デジタル除算器で構成された量子化回
路とを備えたデジタル処理方式を採用したものであっ
た。ＣＣＤなどの撮像素子からのアナログ信号系列は、
Ａ／Ｄ変換器によってデジタル信号系列に変換されたう
え、画像メモリに一旦格納される。２次元デジタルＤＣ
Ｔ回路は、画像メモリから供給されたデジタル信号系列
に画素のブロック単位で２次元ＤＣＴ処理を施す。量子
化回路は、２次元デジタルＤＣＴ回路の変換結果を量子
化するように、該変換結果を示すデジタル値を量子化係
数Ｑで除算する。
【０００３】
【発明が解決しようとする課題】上記２次元デジタルＤ
ＣＴ回路と、デジタル除算器で構成された量子化回路と
は、いずれも大規模の回路であった。したがって、上記
従来の画像符号化装置は、小型化、低消費電力化及び低
価格化の面で改善の余地があった。
【０００４】本発明の目的は、小型化、低消費電力化及
び低価格化の面で有利なアナログ処理方式の画像符号化
装置を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、２次元画像に応じた電圧信号系列を供給
するための撮像素子と、該撮像素子から供給された電圧
信号系列に画素のブロック単位で２次元ＤＣＴ処理を施
すための２次元アナログＤＣＴ回路と、該２次元アナロ
グＤＣＴ回路の変換結果を量子化するための量子化回路
とを備えた画像符号化装置の構成を採用したものであ
る。２次元アナログＤＣＴ回路は、１次元ＤＣＴ処理を
実行するためのアナログ積和演算器列と、撮像素子から
の電圧信号系列に応じた前記アナログ積和演算器列の出
力電圧信号系列を保持し、かつ該出力電圧信号系列によ
り構成された行列を転置して得られた電圧信号系列を前
記アナログ積和演算器列へ供給するためのアナログメモ
リアレイとで構成される。量子化回路は、与えられた量
子化係数Ｑすなわち、 Ｑ＝２N ・Ｓ（１≦Ｓ＜２） （１） に応じて、一定電圧Ｖref のＳ倍の電圧Ｓ・Ｖref を参
照電圧として２次元アナログＤＣＴ回路の変換結果を示
す電圧をデジタル値に変換し、かつ該変換により得られ
たデジタル値にＮビットの右シフト処理を施すものであ
って、２次元アナログＤＣＴ回路の変換結果を示す電圧
をデジタル値に変換するためのＡ／Ｄ変換回路と、量子
化係数Ｑから式（１）を満たす信号Ｎ及びＳを生成する
ためのデコーダと、信号Ｓに応じた参照電圧Ｓ・Ｖref
（Ｖref は一定の電圧）を前記Ａ／Ｄ変換回路へ供給す
るためのＤ／Ａ変換器と、信号Ｎに応じたＮビットの右
シフト処理を前記Ａ／Ｄ変換回路により得られたデジタ
ル値に施すためのシフタとで構成される。
【０００６】一般に、２次元ＤＣＴ処理によって空間成
分から周波数成分に変換された信号は、低周波数域に電
力が集中したものとなる。更に、人間の視覚は低周波成
分に対して感度が高く、高周波成分に対しては感度が低
い。このことを利用して低周波成分を高精度で量子化
し、かつ高周波成分を低精度で量子化することで、画像
情報の圧縮が行われる。また、ＤＣＴの次数や必要なデ
ータレートに応じて適応的に量子化を行うために、量子
化係数Ｑを可変にする必要がある。
【０００７】ここで、上記２次元アナログＤＣＴ回路の
変換結果を示す電圧をＺとする。参照電圧Ｖref を用い
て該電圧Ｚをｎビットのデジタル値Ｒに変換する際に、
量子化係数Ｑによる除算をも実行するものとすると、 Ｒ＝［（Ｚ／Ｑ）／（Ｖref ／２n ）］ （２） が得られる。［ｘ］は実数ｘを越えない最大の整数を表
すものとする。Ｑ＝２N・Ｓ（１≦Ｓ＜２）であるか
ら、 Ｒ＝［２n-N ・Ｚ／（Ｓ・Ｖref ）］ （３） である。つまり、 Ｐ＝［Ｚ／（Ｓ・Ｖref ／２n ）］ （４） Ｒ＝２-N・Ｐ （５） である。したがって、参照電圧Ｓ・Ｖref を用いて電圧
Ｚをｎビットのデジタル値Ｐに変換し、かつ該デジタル
値ＰにＮビットの右シフト処理を施すことにより、量子
化処理の結果を示すデジタル値Ｒが得られる。
【０００８】
【発明の実施の形態】図１は、本発明の実施例に係る画
像符号化装置の概略構成を示すブロック図である。この
装置は、撮像素子１０と、２次元アナログＤＣＴ回路２
０と、量子化回路３０とを１個の半導体チップ上に集積
化してなるものである。
【０００９】図１において、撮像素子１０は、２次元画
像の全体のうちの８×８画素からなる１ブロックを単位
として、２次元アナログＤＣＴ回路２０へ電圧信号系列
Ｗを供給する。具体的には、ｉ，ｊを各々０から７まで
の値とするとき、８×８点の電圧信号ｈ(i,j) が、電圧
信号系列Ｗとして２次元アナログＤＣＴ回路２０へ供給
される。この際、ｈ(0,j) からｈ(7,j) までの８点の電
圧信号が、第ｊ群の電圧信号Ｗ0 〜Ｗ7 として互いに並
列に供給される。２次元アナログＤＣＴ回路２０は、電
圧信号系列Ｗに２次元ＤＣＴ処理を施す。
【００１０】ここで、２次元ＤＣＴ処理について説明す
る。８×８点の電圧信号ｈ(i,j) の２次元ＤＣＴは、 Ｈ(u,v) ＝｛Ｃ(u) Ｃ(v)/16｝ ×Σi=0 7 Σj=0 7 ｈ(i,j) cos{(2i+1)ｕπ/16} cos{(2j+1) ｖπ/16} （６） で表される。ここに、ｕ，ｖは各々０から７までの値で
ある。Ｃ(0) ＝２-1/2であり、ｕ≠０ならばＣ(u) ＝
１、ｖ≠０ならばＣ(v) ＝１である。ここで、 Ｈj(u)＝｛Ｃ(u)/4 ｝Σi=0 7 ｈ(i,j) cos{(2i+1)ｕπ/16} （７） とおく。ここに、ｊ，ｕは各々０から７までの値であ
る。式（６）は、 Ｈ(u,v) ＝｛Ｃ(v)/4 ｝Σj=0 7 Ｈj(u) cos{(2j+1) ｖπ/16} （８） に変形される。つまり、２次元ＤＣＴ処理は、式（７）
に従ってｈ(0,j) からｈ(7,j) までにそれぞれの係数を
掛けて加算することでＨj(u)を求め、次にＨ0(u)からＨ
7(u)までを入力として同様の演算を行うことで実現でき
る。更に、ａ＝cos(π/16)＝０．９８０８、ｂ＝cos(π
/8) ＝０．９２３９、ｃ＝cos( 3π/16)＝０．８３１
５、ｄ＝cos(π/4) ＝０．７０７１、ｅ＝cos( 5π/16)
＝０．５５５６、ｆ＝cos( 3π/8) ＝０．３８２７、ｇ
＝cos( 7π/16)＝０．１９５１とおくと、式（７）は図
２のように表すことができる。
【００１１】図１によれば、ｕ，ｖを各々０から７まで
の値とするとき、８×８点の電圧信号Ｈ(u,v) が、電圧
信号系列Ｚとして量子化回路３０へ供給される。この
際、Ｈ(0,v) からＨ(7,v) までの８点の電圧信号が、第
ｖ群の電圧信号Ｚ0 〜Ｚ7 として互いに並列に供給され
る。量子化回路３０は、電圧信号系列Ｚの各々の電圧の
量子化処理結果を示すデジタル値Ｒを出力する。
【００１２】量子化回路３０は、２次元アナログＤＣＴ
回路２０の変換結果を示す電圧信号系列Ｚを各々４ビッ
トのデジタル値Ｐに変換するためのＡ／Ｄ変換回路３１
と、与えられた４ビットの量子化係数ＱからＱ＝２N ・
Ｓ（１≦Ｓ＜２）を満たす４ビットのシフト量制御信号
Ｎと４ビットの参照電圧制御信号Ｓとを生成するための
デコーダ３２と、参照電圧制御信号Ｓに応じた参照電圧
Ｓ・Ｖref （Ｖref は一定の電圧）をＡ／Ｄ変換回路３
１へ供給するためのＤ／Ａ変換器３３と、シフト量制御
信号Ｎに応じたＮビットの右シフト処理をＡ／Ｄ変換回
路３１から供給されたデジタル値Ｐに施すことにより４
ビットの出力デジタル値Ｒを得るためのシフタ３４とで
構成される。この量子化回路３０によれば、量子化係数
Ｑから式（１）を満たすシフト量制御信号Ｎ及び参照電
圧制御信号Ｓを生成し、式（４）に従って参照電圧Ｓ・
Ｖref を用いて電圧信号系列Ｚを各々デジタル値Ｐに変
換し、かつ式（５）に従って該デジタル値ＰにＮビット
の右シフト処理を施すことにより、量子化処理の結果を
示す出力デジタル値Ｒが得られる。
【００１３】以下、図１中の２次元アナログＤＣＴ回路
２０、Ａ／Ｄ変換回路３１、デコーダ３２及びシフタ３
４の各々の内部構成を順次説明する。
【００１４】図３は、図１中の２次元アナログＤＣＴ回
路２０の内部構成を示している。図３の回路は、１次元
ＤＣＴ処理のためのアナログ積和演算器列２１と、行列
の転置のためのアナログメモリアレイ２２とを備えてい
る。アナログメモリアレイ２２は、撮像素子１０からの
電圧信号系列Ｗに応じたアナログ積和演算器列２１の出
力電圧信号系列Ｘを保持し、かつ該出力電圧信号系列Ｘ
により構成された行列を転置して得られた電圧信号系列
Ｙをアナログ積和演算器列２１へ供給するものである。
図３中のスイッチ２３は、撮像素子１０からの電圧信号
系列Ｗと、アナログメモリアレイ２２からの電圧信号系
列Ｙとを選択的に、アナログ積和演算器列２１の入力信
号系列Ｖとして供給するためのスイッチである。アナロ
グ積和演算器列２１は、式（７）すなわち図２の行列演
算を実行するように、８個のアナログ積和演算器２１．
０〜２１．７で構成されている。アナログメモリアレイ
２２からの電圧信号系列Ｙに応じたアナログ積和演算器
列２１の出力電圧信号系列Ｚは、スイッチ列２４を介し
て量子化回路３０へ供給される。
【００１５】図４は、図３中のアナログ積和演算器２
１．６の内部構成を示している。図４には、極性切替ス
イッチ列１０１と、入力スイッチ列１０２と、容量列１
０３と、演算増幅器１０４と、帰還容量１０５と、イコ
ライズスイッチ１０６とが示されている。ここでは、図
３中のスイッチ２３が撮像素子側に切り替えられている
ものとして説明する。すなわち、Ｖ0 ＝ｈ(0,j) 、Ｖ1
＝ｈ(1,j) 、Ｖ2 ＝ｈ(2,j) 、Ｖ3 ＝ｈ(3,j) 、Ｖ4 ＝
ｈ(4,j) 、Ｖ5 ＝ｈ(5,j) 、Ｖ6 ＝ｈ(6,j) 、Ｖ7 ＝ｈ
(7,j) である。極性切替スイッチ列１０１は、８点の電
圧信号Ｖ0 〜Ｖ7のうちのＶ0 ，Ｖ2 ，Ｖ5 ，Ｖ7 を反
転させるように反転増幅器を備えている。容量列１０３
を構成する８個の容量の各々の値Ｃ0 ，Ｃ1 ，Ｃ2 ，Ｃ
3 ，Ｃ4 ，Ｃ5 ，Ｃ6 ，Ｃ7 にはそれぞれｆ，ｂ，ｂ，
ｆ，ｆ，ｂ，ｂ，ｆの重み付けが、帰還容量１０５の値
Ｃf には４の重み付けがなされている。図４のアナログ
積和演算器２１．６によれば、はじめにイコライズスイ
ッチ１０６が閉じられ、かつ入力スイッチ列１０２が信
号側に接続されて、容量列１０３に電圧信号Ｖ0 〜Ｖ7
が印加される。次にイコライズスイッチ１０６が開放さ
れ、かつ入力スイッチ列１０２が接地側に接続される
と、演算増幅器１０４から所望の電圧信号Ｘ6 （＝Ｈj
(6)）が得られる。
【００１６】図５は、図３中のアナログメモリアレイ２
２の内部構成を示している。図５には、スイッチ及び容
量列１１１と、演算増幅器列１１２と、帰還スイッチ列
１１３とが示されている。スイッチ及び容量列１１１
は、８行８列に配列された６４個のスイッチＳ00〜Ｓ77
と、６４個の容量Ｃ00〜Ｃ77とで構成されている。図５
のアナログメモリアレイ２２によれば、書き込み時には
帰還スイッチ列１１３が閉じられる。そして、スイッチ
及び容量列１１１の切替により、第１群の電圧信号Ｘ0
，Ｘ1 ，…，Ｘ7 の各々が８個の容量Ｃ00，Ｃ10，
…，Ｃ70にそれぞれ蓄えられる。次に、第２群の電圧信
号Ｘ0 ，Ｘ1 ，…，Ｘ7 の各々が８個の容量Ｃ01，Ｃ1
1，…，Ｃ71にそれぞれ蓄えられる。以下同様にして、
第８群の電圧信号Ｘ0 ，Ｘ1 ，…，Ｘ7 の各々が８個の
容量Ｃ07，Ｃ17，…，Ｃ77にそれぞれ蓄えられる。読み
出し時には、帰還スイッチ列１１３が開かれる。そし
て、演算増幅器列１１２により、８個の容量Ｃ00，Ｃ0
1，…，Ｃ07の各々の保持電圧が第１群の電圧信号Ｙ0
，Ｙ1 ，…，Ｙ7 として読み出される。次に、８個の
容量Ｃ10，Ｃ11，…，Ｃ17の各々の保持電圧が第２群の
電圧信号Ｙ0 ，Ｙ1 ，…，Ｙ7 として読み出される。以
下同様にして、８個の容量Ｃ70，Ｃ71，…，Ｃ77の各々
の保持電圧が第８群の電圧信号Ｙ0 ，Ｙ1 ，…，Ｙ7 と
して読み出される。以上のようにして、電圧信号系列に
係る行列の転置を実現する。
【００１７】図６は、図１中のＡ／Ｄ変換回路３１の内
部構成の一部を示している。図６に示されたＡ／Ｄ変換
回路３１の主要部を構成するＡ／Ｄ変換器４１は、参照
電圧Ｓ・Ｖref を分圧して複数の内部参照電圧を生成す
るための抵抗列４２と、Ａ／Ｄ変換器コア４３とから構
成されている。図６の回路は、入力電圧Ｚと抵抗列４２
により生成された複数の内部参照電圧のうちの１ＬＳＢ
に相当する最小参照電圧Ｖmin とを比較するための比較
器４４と、Ａ／Ｄ変換器コア４３と電源４６との間に介
在して該Ａ／Ｄ変換器コア４３への電源供給を制御する
ように比較器４４の出力に接続されたスイッチ４５とを
更に備えている。消費電力の抑制のために、Ｚ≦Ｖmin
の場合にはＡ／Ｄ変換器コア４３の動作を停止させるよ
うになっている。
【００１８】ここで、Ｑ＝２N ・Ｓ（１≦Ｓ＜２）を満
たす量子化係数Ｑと、シフト量制御信号Ｎと、参照電圧
制御信号Ｓとの具体例を説明する。Ｑ及びＳに２進数表
記を、Ｎに１０進数表記をそれぞれ採用すると、 (1) Ｑ＝０００１ならば、Ｎ＝０かつＳ＝１．０００ (2) Ｑ＝００１０ならば、Ｎ＝１かつＳ＝１．０００ Ｑ＝００１１ならば、Ｎ＝１かつＳ＝１．１００ (3) Ｑ＝０１００ならば、Ｎ＝２かつＳ＝１．０００ Ｑ＝０１０１ならば、Ｎ＝２かつＳ＝１．０１０ Ｑ＝０１１０ならば、Ｎ＝２かつＳ＝１．１００ Ｑ＝０１１１ならば、Ｎ＝２かつＳ＝１．１１０ (4) Ｑ＝１０００ならば、Ｎ＝３かつＳ＝１．０００ Ｑ＝１００１ならば、Ｎ＝３かつＳ＝１．００１ Ｑ＝１０１０ならば、Ｎ＝３かつＳ＝１．０１０ Ｑ＝１０１１ならば、Ｎ＝３かつＳ＝１．０１１ Ｑ＝１１００ならば、Ｎ＝３かつＳ＝１．１００ Ｑ＝１１０１ならば、Ｎ＝３かつＳ＝１．１０１ Ｑ＝１１１０ならば、Ｎ＝３かつＳ＝１．１１０ Ｑ＝１１１１ならば、Ｎ＝３かつＳ＝１．１１１ である。
【００１９】図７は、図１中のデコーダ３２の内部構成
を示している。図７のデコーダ３２は、スイッチ群５１
と、論理回路列５２とで構成されている。論理回路列５
２は、量子化係数Ｑを構成する４ビットＱ3 ，Ｑ2 ，Ｑ
1 ，Ｑ0 から、シフト量制御信号Ｎを構成する４ビット
Ｎ3 ，Ｎ2 ，Ｎ1 ，Ｎ0 を生成する。Ｎ0 ＝１はＮ＝０
を、Ｎ1 ＝１はＮ＝１を、Ｎ2 ＝１はＮ＝２を、Ｎ3 ＝
１はＮ＝３をそれぞれ意味する。スイッチ群５１は、量
子化係数Ｑを構成する４ビットＱ3 ，Ｑ2 ，Ｑ1 ，Ｑ0
から、シフト量制御信号Ｎに応じて、参照電圧制御信号
Ｓを構成する４ビットＳ3 ，Ｓ2 ，Ｓ1 ，Ｓ0 を生成す
る。例えば、Ｑ＝０１０１ならば、論理回路列５２でＮ
2 ＝１が得られ、かつスイッチ群５１でＱに１ビット左
シフト処理を施すことによってＳ＝１．０１０が得られ
る。図１中のＤ／Ａ変換器３３は、一定電圧Ｖref を参
照して参照電圧制御信号Ｓをアナログ信号に変換するこ
とにより、可変の参照電圧Ｓ・Ｖref をＡ／Ｄ変換回路
３１へ供給する。
【００２０】図８は、図１中のシフタ３４の内部構成を
示している。図８のシフタ３４は、スイッチ群５３で構
成されている。スイッチ群５３は、Ａ／Ｄ変換回路３１
の出力デジタル値Ｐを構成する４ビットＰ3 ，Ｐ2 ，Ｐ
1 ，Ｐ0 から、シフト量制御信号Ｎに応じて、量子化回
路３０の出力デジタル値Ｒを構成する４ビットＲ3 ，Ｒ
2 ，Ｒ1 ，Ｒ0 を生成する。例えば、Ｐ＝０１００かつ
Ｎ2 ＝１ならば、スイッチ群５３でＰに２ビット右シフ
ト処理を施すことによってＲ＝０００１が得られる。
【００２１】以上のとおり、図１の実施例によれば、２
次元ＤＣＴ処理と、量子化処理の一部とにアナログ処理
方式を採用したので、画像符号化装置の小型化、低消費
電力化及び低価格化を実現できる。また、撮像素子１０
から供給される電圧信号系列を、Ａ／Ｄ変換器及び画像
メモリを介さずに２次元アナログＤＣＴ回路２０で直ち
に処理し、２次元ＤＣＴ処理の結果を量子化回路３０で
更に処理することとしたので、撮像素子１０と２次元ア
ナログＤＣＴ回路２０と量子化回路３０との１チップ集
積化が容易になる。しかも、量子化回路３０においてＡ
／Ｄ変換器４１の入力電圧Ｚが所定の電圧Ｖmin 以下で
あることを検知した場合には該Ａ／Ｄ変換器４１の動作
を停止させるための消費電力抑制手段４４，４５を設け
たので、消費電力が著しく低減される。したがって、携
帯型のテレビ電話などに好適な画像符号化装置を提供す
ることができる。
【００２２】なお、以上の説明における回路構成は単一
信号形式になっているが、差動の回路形式でもよい。図
９は、図４に示された単一信号形式のアナログ積和演算
器２１．６の変形例（差動入出力形式）を示している。
図９には、極性切替スイッチ列２０１と、入力イコライ
ズスイッチ列２０２と、容量列２０３と、演算増幅器２
０４と、帰還容量２０５ａ，２０５ｂと、出力イコライ
ズスイッチ２０６ａ，２０６ｂとが示されている。図９
のアナログ積和演算器によれば、極性切替スイッチ列２
０１が反転増幅器を備える必要がない。
【００２３】また、デジタル値Ｐ及びＲのビット数は任
意である。量子化係数Ｑ、シフト量制御信号Ｎ及び参照
電圧制御信号Ｓの各々のビット数についても同様であ
る。
【００２４】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、２次元ＤＣＴ処理と、量子化処理の一部とにアナロ
グ処理方式を採用したので、画像符号化装置の小型化、
低消費電力化及び低価格化を実現できる。また、撮像素
子から供給される電圧信号系列を、Ａ／Ｄ変換器及び画
像メモリを介さずに２次元アナログＤＣＴ回路で直ちに
処理し、２次元ＤＣＴ処理の結果を量子化回路で更に処
理することとしたので、撮像素子と２次元アナログＤＣ
Ｔ回路と量子化回路との１チップ集積化が容易になる。
【図面の簡単な説明】
【図１】本発明の実施例に係る画像符号化装置の概略構
成を示すブロック図である。
【図２】図１中の２次元アナログＤＣＴ回路で実行され
るべき積和演算の詳細を示す図である。
【図３】図１中の２次元アナログＤＣＴ回路の内部構成
を示すブロック図である。
【図４】図３中の１個のアナログ積和演算器の内部構成
を示す回路図である。
【図５】図３中のアナログメモリアレイの内部構成を示
す回路図である。
【図６】図１中のＡ／Ｄ変換回路の内部構成の一部を示
す回路図である。
【図７】図１中のデコーダの内部構成を示す回路図であ
る。
【図８】図１中のシフタの内部構成を示す回路図であ
る。
【図９】アナログ積和演算器の変形例を示す回路図であ
る。
【符号の説明】
１０ 撮像素子 ２０ ２次元アナログＤＣＴ回路 ２１ アナログ積和演算器列 ２２ アナログメモリアレイ ３０ 量子化回路 ３１ Ａ／Ｄ変換回路 ３２ デコーダ ３３ Ｄ／Ａ変換器 ３４ シフタ ４１ Ａ／Ｄ変換器 ４４ 比較器 ４５ スイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年９月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ２次元画像に応じた電圧信号系列を供給
    するための撮像素子と、 前記撮像素子から供給された電圧信号系列に画素のブロ
    ック単位で２次元離散コサイン変換処理を施すための２
    次元アナログＤＣＴ回路と、 与えられた量子化係数Ｑ＝２N ・Ｓ（１≦Ｓ＜２）に応
    じて、一定電圧ＶrefのＳ倍の電圧Ｓ・Ｖref を参照電
    圧として、前記２次元アナログＤＣＴ回路の変換結果を
    示す電圧をデジタル値に変換し、かつ該変換により得ら
    れたデジタル値にＮビットの右シフト処理を施すことに
    より、前記２次元アナログＤＣＴ回路の変換結果を量子
    化するための量子化回路とを備えたことを特徴とする画
    像符号化装置。
  2. 【請求項２】 請求項１記載の画像符号化装置におい
    て、 前記２次元アナログＤＣＴ回路は、 １次元離散コサイン変換処理を実行するためのアナログ
    積和演算器列と、 前記撮像素子からの電圧信号系列に応じた前記アナログ
    積和演算器列の出力電圧信号系列を保持し、かつ該出力
    電圧信号系列により構成された行列を転置して得られた
    電圧信号系列を前記アナログ積和演算器列へ供給するた
    めのアナログメモリアレイとを備えたことを特徴とする
    画像符号化装置。
  3. 【請求項３】 請求項１記載の画像符号化装置におい
    て、 前記量子化回路は、 前記２次元アナログＤＣＴ回路の変換結果を示す電圧を
    デジタル値に変換するためのＡ／Ｄ変換回路と、 与えられた量子化係数Ｑから、Ｑ＝２N ・Ｓ（１≦Ｓ＜
    ２）を満たす信号Ｎ及びＳを生成するためのデコーダ
    と、 一定電圧Ｖref を参照して、前記デコーダにより生成さ
    れた信号Ｓに応じた参照電圧Ｓ・Ｖref を前記Ａ／Ｄ変
    換回路へ供給するためのＤ／Ａ変換器と、 前記デコーダにより生成された信号Ｎに応じて、前記Ａ
    ／Ｄ変換回路により得られたデジタル値にＮビットの右
    シフト処理を施すためのシフタとを備えたことを特徴と
    する画像符号化装置。
  4. 【請求項４】 請求項３記載の画像符号化装置におい
    て、 前記Ａ／Ｄ変換回路は、 前記２次元アナログＤＣＴ回路の変換結果を示す電圧を
    デジタル値に変換するためのＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の入力電圧が所定の電圧以下であるこ
    とを検知した場合には該Ａ／Ｄ変換器の動作を停止させ
    るための消費電力抑制手段とを備えたことを特徴とする
    画像符号化装置。
  5. 【請求項５】 請求項４記載の画像符号化装置におい
    て、 前記消費電力抑制手段は、 前記Ａ／Ｄ変換器の入力電圧と、前記Ｄ／Ａ変換器から
    供給された参照電圧Ｓ・Ｖref を分圧して得られた複数
    の内部参照電圧のうちの最小参照電圧とを比較するため
    の比較器と、 前記Ａ／Ｄ変換器への電源供給を制御するように前記比
    較器の出力に接続されたスイッチとを備えたことを特徴
    とする画像符号化装置。
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