KR19980032643A - 아날로그 처리 방식의 화상 부호화 장치 - Google Patents

아날로그 처리 방식의 화상 부호화 장치 Download PDF

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Abstract

본 발명은 2차원 화상에 따른 전압 신호계열을 공급하기 위한 촬상 소자와, 상기 촬상 소자로부터의 전압 신호계열에 화소의 블록 단위로 2차원 DCT(이산 코사인 변환) 처리를 실시하기 위한 2차원 아날로그 DCT 회로와, 상기 처리의 결과를 양자화 하기 위한 양자화 회로를 설치한다. 2차원 아날로그 DCT 회로는 1차원 DCT 처리를 위한 아날로그 적화 연산기열과, 행렬의 전치(轉置)를 위한 아날로그 메모리 어레이로 구성된다. 양자화 회로는 주어진 양자화 계수 Q=2N·S(1≤S＜2)에 따라 일정 전압(Vref)의 S배의 전압(S·Vref)을 참조 전압으로서 2차원 아날로그 DCT 회로의 변환 결과를 나타내는 전압을 디지털 값으로 변환하고, 또한 상기 변환에 의해 얻어진 디지털 값에 N 비트의 오른쪽 시프트 처리를 실시함으로써 양자화된 디지털 값을 공급한다.

Description

아날로그 처리 방식의 화상 부호화 장치
본 발명은 화상 정보를 압축하기 위한 화상 부호화 장치에 관한 것이다.
이산 코사인 변환(Discrete Cosine Transform : 이하, DCT라 함)을 이용한 화상 부호화 장치가 알려져 있다. 종래의 화상 부호화 장치는 2차원 디지털 DCT 회로와, 디지털 제산기로 구성된 양자화 회로를 포함한 디지털 처리 방식을 채용한 것이었다. CCD 등의 촬상 소자로부터의 아날로그 신호 계열은 A/D 변환기에 의하여 디지털 신호 계열로 변환된 후 화상 메모리로 일단 저장된다. 2차원 디지털 DCT 회로는 화상 메모리로부터 공급된 디지털 신호 계열에 화소의 블록 단위로 2차원 DCT 처리를 실시한다. 양자화 회로는 2차원 디지털 DCT 회로의 변환 결과를 양자화하도록 상기 변환 결과를 나타내는 디지털 값을 양자화 계수(Q)로 제산한다.
그런데, 상기 2차원 디지털 DCT 회로와 디지털 제산기로 구성된 양자화 회로는 모두 대규모의 회로이었다. 따라서, 상기 종래의 화상 부호화 장치는 소형화, 저소비 전력화 및 저가격화의 면에서 개선의 여지가 있었다.
본 발명의 목적은 소형화, 저소비 전력화 및 저가격화의 면에서 유리한 아날로그 처리 방식의 화상 부호화 장치를 제공하는 것에 있다.
도 1은 본 발명에 의한 1칩 화상 부호화 장치가 내장된 카메라 헤드를 갖는 휴대형 멀티미디어 컴퓨터의 외관을 도시한 사시도.
도 2는 본 발명의 실시예에 의한 1칩 화상 부호화 장치의 개략 구성을 도시한 블록도.
도 3은 도 2 중의 2차원 아날로그 DCT 회로에서 실행될 적화 연산의 상세도.
도 4는 도 2 중의 2차원 아날로그 DCT 회로의 내부 구성을 도시한 블록도.
도 5는 도 4 중의 1개의 아날로그 적화 연산기의 내부 구성을 도시한 회로도.
도 6은 도 4 중의 아날로그 메모리 어레이의 내부 구성을 도시한 회로도.
도 7은 도 2 중의 A/D 변환회로의 내부 구성의 일부를 도시한 회로도.
도 8은 도 2 중의 디코더의 내부 구성을 도시한 회로도.
도 9는 도 2 중의 시프터의 내부 구성을 도시한 회로도.
도 10은 아날로그 적화 연산기의 변형예를 도시한 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 컴퓨터 본체 2 : 카메라 헤드
3 : 케이블 10 : 촬상 소자
20 : 2차원 아날로그 DCT 회로 21 : 아날로그 적화 연산기열
22 : 아날로그 메모리 어레이 30 : 양자화 회로
31 : A/D 변환회로 32 : 디코더
33 : D/A 변환기 34 : 시프터
41 : A/D 변환기 42 : 저항기
43 : A/D 변환기 코어 44 : 비교기
45 : 스위치 46 : 전원
51, 53 : 스위치군 52 : 논리 회로열
101, 201 : 극성 전환 스위치열 102 : 입력 스위치열
103, 203 : 용량열 104, 204 : 연산 증폭기
105, 205a, 205b : 귀환용량 106 : 이퀄라이즈 스위치
111 : 스위치 및 용량열 112 : 연산 증폭기열
113 : 귀환 스위치열 202 : 입력 이퀄라이즈 스위치열
206a, 206b : 출력 이퀄라이스 스위치
상기 목적을 달성하기 위하여 본 발명은 2차원 화상에 따른 전압 신호 계열을 공급하기 위한 촬상 소자와, 상기 촬상 소자로부터 공급된 전압 신호 계열에 화소의 블록 단위로 2차원 DCT 처리를 실시하기 위한 2차원 아날로그 DCT 회로와, 상기 2차원 아날로그 DCT 회로의 변환 결과를 양자화하기 위한 양자화 회로를 포함한 화상 부호화 장치의 구성을 채용한 것이다. 2차원 아날로그 DCT 회로는 1차원 DCT 처리를 실행하기 위한 아날로그 적화 연산기열과, 촬상 소자로부터의 전압 신호 계열에 따른 상기 아날로그 적화 연산기열의 출력 전압 신호 계열을 유지하고, 또한 상기 출력 전압 신호 계열에 의해 구성된 행렬을 전치(轉置)하여 얻어진 전압 신호 계열을 상기 아날로그 적화 연산기열로 공급하기 위한 아날로그 메모리 어레이로 구성된다. 양자화 회로는 다음의 수학식 1로 주어진 양자화 계수(Q)에 따라 일정 전압(Vref)의 S배의 전압(S·Vref)을 참조 전압으로 하여 2차원 아날로그 DCT 회로의 변환 결과를 나타내는 전압을 디지털 값으로 변환하고, 또한 상기 변환에 의해 얻어진 디지털 값에 N 비트의 오른쪽 시프트 처리를 실시하는 것으로서, 2차원 아날로그 DCT 회로의 변환 결과를 나타내는 전압을 디지털 값으로 변환하기 위한 A/D 변환회로와, 양자화 계수(Q)로부터 수학식 1을 만족하는 신호(N 및 S)를 생성하기 위한 디코더와, 신호(S)에 따른 참조 전압(S·Vref(Vref는 일정한 전압))을 상기 A/D 변환 회로로 공급하기 위한 D/A 변환기와, 신호(N)에 따른 N 비트의 오른쪽 시프트 처리를 상기 A/D 변환 회로에 의해 얻어진 디지털 값으로 실시하기 위한 시프터로 구성된다.
Q=2N·S(1≤S＜2)
일반적으로, 2차원 DCT 처리에 의하여 공간 성분으로부터 주파수 성분으로 변환된 신호는 저주파수 대역으로 전력이 집중한 것으로 된다. 또, 인간의 시각은 저주파 성분에 대하여 감도가 높고, 고주파 성분에 대해서는 감도가 낮다. 이 점을 이용하여 저주파 성분을 고정밀도로 양자화하고, 또한 고주파 성분을 저정밀도로 양자화함으로써 화상 정보의 압축이 행해진다. 또, DCT의 차수나 필요한 데이터율에 따라 적응적으로 양자화를 행하기 위하여 양자화 계수(Q)를 가변으로 할 필요가 있다.
여기에서, 상기 2차원 아날로그 DCT 회로의 변환 결과를 나타내는 전압을 Z 라 하자. 참조 전압(Vref)을 이용하여 상기 전압(Z)을 n 비트의 디지털 값(R)으로 변환할 때 양자화 계수(Q)에 의한 제산도 실행하는 것으로 하면 다음의 수학식 2가 얻어진다.
R=［(Z/Q)/(Vref/2n)］
여기에서, ［x］는 실수(x)를 초과하지 않는 최대의 정수를 나타내는 것이라 하자. Q＝2N·S(1≤S＜2)이기 때문에, R은 다음의 수학식 3으로 된다.
R=［2n-N·Z/(S·Vref)］
이다. 즉, 다음의 수학식 4 및 수학식 5가 성립한다.
P=［Z/(S·Vref/2n)］
R=2-N·P
따라서, 참조 전압(S·Vref)을 이용하여 전압(Z)을 n 비트의 디지털 값(P)으로 변환하고, 또한 상기 디지털 값(P)에 N 비트의 오른쪽 시프트 처리를 실시함으로써, 양자화 처리의 결과를 나타내는 디지털 값(R)이 얻어진다.
이상 설명한 바와 같이 본 발명에 의하면 2차원 DCT 처리와, 양자화 처리의 일부에 아날로그 처리 방식을 채용하였으므로 화상 부호화 장치의 소형화, 저소비 전력화 및 저가격화를 실현할 수 있다. 또, 촬상 소자로부터 공급되는 전압 신호 계열을 A/D 변환기 및 화상 메모리를 통하지 않고 2차원 아날로그 DCT 회로에서 직접 처리하고, 2차원 DCT 처리의 결과를 양자화 회로에서 다시 처리하는 것으로 하였으므로, 촬상 소자와 2차원 아날로그 DCT 회로와 양자화 회로의 1칩 집적화가 용이하게 된다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다. 이하, 본 발명의 실시예를 도면을 참조하여 설명하기로 한다.
( 실 시 예 )
도 1은 휴대형 멀티미디어 컴퓨터의 외관도이다. 상기 컴퓨터는 컴퓨터 본체(1)와, 본 발명에 의한 1칩 화상 부호화 장치가 내장된 카메라 헤드(2)와, 상기 양자를 접속하기 위한 케이블(3)을 갖는 것이다.
도 2는 도 1 중의 카메라 헤드(2)에 내장된 1칩 화상 부호화 장치의 개략 구성도이다. 이 장치는 촬상 소자(10)와, 2차원 아날로그 DCT 회로(20)와, 양자화 회로(30)를 1개의 반도체 칩 상에 집적화하여 이루어진 것이다.
도 2에 있어서, 촬상 소자(10)는, 예를 들면 CMOS 이미지 센서로서, 2차원 화상의 전체 중 8×8 화소로 이루어진 1블록을 단위로 하여 2차원 아날로그 DCT 회로(20)로 전압 신호 계열(W)을 공급한다. 구체적으로는, i, j를 각각 0부터 7까지의 값으로 할 때 8×8점의 전압 신호 h(i,j)가 전압 신호 계열(W)로서 2차원 아날로그 DCT 회로(20)로 공급된다. 이 때, h(0,j)로부터 h(7,j)까지의 8점의 전압 신호가 제 j군의 전압 신호(W0∼W7)로서 교대로 병렬로 공급된다. 2차원 아날로그 DCT 회로(20)는 전압 신호 계열(W)에 2차원 DCT 처리를 실시한다.
여기에서, 2차원 DCT 처리에 대하여 설명하기로 한다. 8×8점의 전압 신호 H(i,j)의 2차원 DCT는 다음의 수학식 6으로 나타낸다.
여기에서, u, v는 각각 0부터 7까지의 값이다. C(0)＝2-1/2이고, u≠0 이라면 C(u)＝1, v≠0 이라면 C(v)＝1이다. 여기에서, Hj(u)는 다음의 수학식 7로 한다.
여기에서, j, u는 각각 0부터 7까지의 값이다. 수학식 6은 다음의 수학식 8로 변형된다.
즉, 2차원 DCT 처리는 수학식 7에 따라 h(0,j)로부터 h(7,j)까지 각각의 계수를 넣어 가산함으로써 Hj(u)를 구하고, 다음에 H0(u)로부터 H7(u)까지를 입력으로 하여 동일한 형태의 연산을 행함으로써 실현할 수 있다. 또, a＝cos(π/16)＝0.9808, b＝cos(π/8)＝0.9239, c＝cos(3π/16)＝0.8315, d＝cos(π/4)＝0.7071, e＝cos(5π/16)＝0.5556, f＝cos(3π/8)＝0.3827, g＝cos(7π/16)＝0.1951로 두면 수학식 7은 도 3과 같이 나타낼 수 있다.
도 2에 의하면, u, v를 각각 0부터 7까지의 값으로 할 때, 8×8점의 전압 신호 H(u,v)가 전압 신호 계열(Z)로서 양자화 회로(30)로 공급된다. 이 때, H(0,v)로부터 H(7,v)까지의 8점의 전압 신호가 제 v군의 전압 신호(Z0∼Z7)로서 교대로 병렬로 공급된다. 양자화 회로(30)는 전압 신호 계열(Z) 각각의 전압의 양자화 처리 결과를 나타내는 디지털 값(R)을 출력한다.
양자화 회로(30)는 2차원 아날로그 DCT 회로(20)의 변환 결과를 나타내는 전압 신호 계열(Z)을 각각 4 비트의 디지털 값(P)으로 변환하기 위한 A/D 변환회로(31)와, 주어진 4 비트의 양자화 계수(Q)로부터 Q＝2N·S(1≤S＜2)를 만족하는 4 비트의 시프트량 제어신호(N)와 4 비트의 참조전압 제어신호(S)를 생성하기 위한 디코더(32)와, 참조전압 제어신호(S)에 따른 참조전압(S·Vref(Vref는 일정한 전압))을 A/D 변환회로(31)로 공급하기 위한 D/A 변환기(33)와, 시프트량 제어신호(N)에 따른 N 비트의 오른쪽 시프트 처리를 A/D 변환회로(31)로부터 공급된 디지털 값(P)으로 실시함으로써 4 비트의 출력 디지털 값(R)을 얻기 위한 시프터(34)로 구성된다. 이 양자화 회로(30)에 의하면 양자화 계수(Q)로부터 수학식 1을 만족하는 시프트량 제어신호(N) 및 참조전압 제어신호(S)를 생성하고, 수학식 4에 따라 참조전압(S·Vref)을 이용하여 전압 신호 계열(Z)을 각각 디지털 값(P)으로 변환하며, 또한 수학식 5에 따라 상기 디지털 값(P)에 N 비트의 오른쪽 시프트 처리를 실시함으로써 양자화 처리의 결과를 나타내는 출력 디지털 값(R)이 얻어진다.
또, 가변길이 부호화기와 레이트 제어를 위한 데이터 버퍼가 도 2의 1칩 화상 부호화 장치에 외부 부착된다. 가변길이 부호화기는 시프터(34)로부터 디지털 값(R)을 받아들인다. 데이터 버퍼는 가변길이 부호화기로부터 공급된 부호화 데이터를 출력하는 동시에, 디코더(32)로 양자화 계수(Q)를 공급한다. 이 때, 양자화 계수(Q)의 변경에 의해 부호화의 레이트 제어가 달성된다.
이하, 도 2 중의 2차원 아날로그 DCT 회로(20), A/D 변환회로(31), 디코더(32) 및 시프터(34) 각각의 내부 구성을 차례로 설명하기로 한다.
도 4는 도 2 중의 2차원 아날로그 DCT 회로(20)의 내부 구성도이다. 도 4의 회로는 1차원 DCT 처리를 위한 아날로그 적화 연산기열(21)과, 행렬의 전치를 위한 아날로그 메모리 어레이(22)를 포함하고 있다. 아날로그 메모리 어레이(22)는 촬상 소자(10)로부터의 전압 신호 계열(W)에 따른 아날로그 적화 연산기열(21)의 출력전압 신호계열(X)을 유지하고, 또한 상기 출력전압 신호계열(X)에 의해 구성된 행렬을 전치하여 얻어진 전압 신호계열(Y)을 아날로그 적화 연산기열(21)로 공급하는 것이다. 도 4 중의 스위치(23)는 촬상 소자(10)로부터의 전압 신호계열(W)과, 아날로그 메모리 어레이(22)로부터의 전압 신호계열(Y)을 선택적으로 아날로그 적화 연산기열(21)의 입력 신호계열(V)로서 공급하기 위한 스위치이다. 아날로그 적화 연산기열(21)은 수학식 7 즉, 도 3의 행렬 연산을 실행하도록 8개의 아날로그 적화 연산기(21.0∼21.7)로 구성되어 있다. 아날로그 메모리 어레이(22)로부터의 전압 신호계열(Y)에 따른 아날로그 적화 연산기열(21)의 출력전압 신호계열(Z)은 스위치열(24)을 통하여 양자화 회로(30)로 공급된다.
도 5는 도 4 중의 아날로그 적화 연산기(21.6)의 내부 구성도이다. 도 5에는 극성 전환 스위치열(101), 입력 스위치열(102), 용량열(103), 연산 증폭기(104), 귀환용량(105) 및 이퀄라이즈 스위치(106)가 나타나 있다. 여기에서는, 도 4 중의 스위치(23)가 촬상 소자측으로 전환되어 있는 것으로서 설명하기로 한다. 즉, V0＝h(0,j), V1=H(1,j), V2=h(2,j), V3=h(3,j), V4=h(4,j), V5=h(5,j), V6=h(6,j), V7=h(7,j)이다. 극성 전환 스위치열(101)은 8점의 전압신호(V0∼V7) 중 V0, V2, V5, V7을 반전시키도록 반전 증폭기를 포함하고 있다. 용량열(103)을 구성하는 8개 용량의 각각의 값(C0, C1, C2, C3, C4, C5, C6, C7)에는 각각 f, b, b, f, f, b, b, f가 가중되고, 귀환용량(105)의 값(Cf)에는 4가 가중되어 있다. 도 5의 아날로그 적화 연산기(21.6)에 의하면 처음에 이퀄라이즈 스위치(106)가 닫히고, 또한 입력 스위치열(102)이 신호측에 접속되어 용량열(103)에 전압신호(V0∼V7)가 인가된다. 다음에 이퀄라이즈 스위치(106)가 개방되고, 또한 입력 스위치열(120)이 접지측에 접속되면 가산회로를 구성하는 연산 증폭기(104)로부터 원하는 전압신호 X6(=Hj(6))이 얻어진다.
도 6은 도 4 중의 아날로그 메모리 어레이(22)의 내부 구성도이다. 도 6에는 스위치 및 용량열(111)과 연산 증폭기열(112)과, 귀환 스위치열(113)이 도시되어 있다. 스위치 및 용량열(111)은 8행 8열로 배열된 64개의 스위치(S00∼S77)와, 64개의 용량(C00∼C77)으로 구성되어 있다. 도 6의 아날로그 메모리 어레이(22)에 의하면, 기입시에는 귀환 스위치열(113)이 닫혀진다. 그리고, 스위치 및 용량열(111)의 전환에 의해 제 1군의 전압신호(X0, X1, …, X7)의 각각이 8개의 용량(C00, C10, …, C70)에 각각 축적된다. 다음에, 제 2군의 전압신호(X0, X1, …, X7)의 각각이 8개의 용량(C01, C11, …, C71)에 각각 축적된다. 이하, 마찬가지로 제 8군의 전압신호(X0, X1, …, X7)의 각각이 8개의 용량(C07, C17, …, C17)에 각각 축적된다. 판독시에는 귀환 스위치열(113)이 열려진다. 그리고, 연산 증폭기열(112)에 의해 8개의 용량(C00, C01, …, C07)의 각각의 보유전압이 제 1군의 전압신호(Y0, Y1, …, Y7)로서 판독된다. 다음에, 8개의 용량(C10, C11, …, C17)의 각각의 보유전압이 제 2군의 전압신호(Y0, Y1, …, Y7)로서 판독된다. 이하 마찬가지로 8개의 용량(C70, C71, …, C77)의 각각의 보유전압이 제 8군의 전압신호(Y0, Y1, …, Y7)로서 판독된다. 이상과 같이 전압 신호계열에 의한 행렬의 전치를 실현한다.
도 7은 도 2 중의 A/D 변환회로(31)의 내부의 일부 구성도이다. 도 7에 도시된 A/D 변환회로(31)의 주요부를 구성하는 A/D 변환기(41)는 참조전압(S·Vref)을 분압하여 복수의 내부 참조전압을 생성하기 위한 저항열(42)과, A/D 변환기 코어(43)로 구성되어 있다. 도 7의 회로는 입력전압(Z)과 저항열(42)에 의해 생성된 복수의 내부 참조전압 중 1LSB에 상당하는 최소 참조전압(Vmin)을 비교하기 위한 비교기(44)와, A/D 변환기 코어(43)와 전원(46) 사이에 개재하여 상기 A/D 변환기 코어(43)로의 전원 공급을 제어하도록 비교기(44)의 출력에 접속된 스위치(45)를 추가로 포함하고 있다. 소비전력의 억제를 위하여 Z≤Vmin 경우에는 A/D 변환기 코어(43)의 동작을 정지시키도록 되어 있다.
여기에서, Q=2N·S(1≤S＜2)를 만족하는 양자화 계수(Q)와, 시프트량 제어신호(N)와, 참조전압 제어신호(S)의 구체예를 설명하기로 한다. Q 및 S에 2진수 표기를, N에 10진수 표기를 각각 채용하면,
(1) Q=0001 이라면, N=0 또한 S=1.000
(2) Q=0010 이라면, N=1 또한 S=1.000
Q=0011 이라면, N=1 또한 S=1.100
(3) Q=0100 이라면, N=2 또한 S=1.000
Q=0101 이라면, N=2 또한 S=1.010
Q=0110 이라면, N=2 또한 S=1.100
Q=0111 이라면, N=2 또한 S=1.110
(4) Q=1000 이라면, N=3 또한 S=1.000
Q=1001 이라면, N=3 또한 S=1.001
Q=1010 이라면, N=3 또한 S=1.010
Q=1011 이라면, N=3 또한 S=1.011
Q=1100 이라면, N=3 또한 S=1.100
Q=1101 이라면, N=3 또한 S=1.101
Q=1110 이라면, N=3 또한 S=1.110
Q=1111 이라면, N=3 또한 S=1.111
이다.
도 8은 도 2 중의 디코더(32)의 내부 구성도이다. 도 8의 디코더(32)는 스위치군(51)과 논리 회로열(52)로 구성되어 있다. 논리 회로열(52)은 양자화 계수(Q)를 구성하는 4 비트(Q3, Q2, Q1, Q0)로부터 시프트량 제어신호 N을 구성하는 4 비트(N3, N2, N1, N0)를 생성한다. N0=1은 N=0을, N1=1은 N=1을, N2=1은 N=2를, N3=1은 N=3을 각각 의미한다. 스위치군(51)은 양자화 계수(Q)를 구성하는 4 비트(Q3, Q2, Q1, Q0)로부터 시프트량 제어신호(N)에 따라 참조전압 제어신호(S)를 구성하는 4 비트(S3, S2, S1, S0)를 생성한다. 예를 들면, Q=0101이라면 논리 회로열(52)에서 N2=1이 얻어지고 또한 스위치군(51)에서 Q에 1 비트 왼쪽 시프트 처리를 실시함으로써 S=1.010이 얻어진다. 도 2 중의 D/A 변환기(33)는 일정 전압(Vref)을 참조하여 참조전압 제어신호(S)를 아날로그 신호로 변환함으로써 가변의 참조전압(S·Vref)을 A/D 변환회로(31)로 공급한다.
도 9는 도 2 중의 시프터(34)의 내부 구성도이다. 도 9의 시프터(34)는 스위치군(53)으로 구성되어 있다. 스위치군(53)은 A/D 변환회로(31)의 출력 디지털 값(P)을 구성하는 4 비트(P3, P2, P1, P0)로부터 시프트량 제어신호(N)에 따라 양자화 회로(30)의 출력 디지털 값(R)을 구성하는 4 비트(R3, R2, R1, R0)를 생성한다. 예를 들면, P=0100 또한 N2=1이라면, 스위치군(53)에서 P에 2 비트 오른쪽 시프트 처리를 실시함으로써 R=0001이 얻어진다.
이상과 같이 도 2의 실시예에 의하면, 2차원 DCT 처리와 양자화 처리의 일부에 아날로그 처리 방식을 채용하였으므로, 화상 부호화 장치의 소형화, 저소비 전력화 및 저가격화를 실현할 수 있다. 또, 촬상 소자(10)로부터 공급되는 전압 신호 계열을 A/D 변환기 및 화상 메모리를 통하지 않고 2차원 아날로그 DCT 회로(20)에서 직접 처리하고, 2차원 DCT 처리의 결과를 양자화 회로(30)에서 추가로 처리하는 것으로 하였으므로, 촬상 소자(10)와 2차원 아날로그 DCT 회로(20)와 양자화 회로(30)의 1칩 집적화가 용이하게 된다. 게다가, 양자화 회로(30)에 있어서 A/D 변환기(41)의 입력전압(Z)이 소정의 전압(Vmin) 이하인 것을 검지한 경우에는 상기 A/D 변환기(41)의 동작을 정지시키기 위한 소비전력 억제수단(44, 45)을 설치하였으므로 소비전력이 현저하게 저감된다. 따라서, 휴대형의 텔레비전 전화, 컴퓨터 등에 적합한 화상 부호화 장치를 제공할 수 있다.
또, 이상의 설명에 있어서의 회로 구성은 단일 신호 형식으로 되어 있으나, 차동의 회로 형식으로도 된다. 도 10은 도 5에 도시된 단일 신호 형식의 아날로그 적화 연산기(21.6)의 변형예(차동 입출력 형식)를 나타낸다. 도 10에는 극성 전환 스위치열(201), 입력 이퀄라이즈 스위치열(202), 용량열(203), 연산 증폭기(204), 귀환용량(205a, 205b) 및 출력 이퀄라이즈 스위치(206a, 206b)가 도시되어 있다. 도 10의 아날로그 적화 연산기에 의하면 극성 전환 스위치열(201)이 반전 증폭기를 포함할 필요가 없다.
2개의 2차원 아날로그 DCT 회로를 촬상 소자(10)와 양자화 회로(30) 사이에 개재시키고, 한쪽의 2차원 아날로그 DCT 회로가 전압 신호계열(Z)을 양자화 회로(30)로 공급하고 있는 동안에 다른 쪽의 2차원 아날로그 DCT 회로가 촬상 소자(10)로부터 전압 신호계열(W)을 받아들이도록 하여도 된다. 상기 2개의 2차원 아날로그 DCT 회로는 양자화 회로(30)에 전압 신호계열(Z)을 번갈아 공급한다. 따라서, 양자화 회로(30)는 끊임없이 동작할 수 있다.
또, 디지털 값(P 및 R)의 비트 수는 임의이다. 양자화 계수(Q), 시프트량 제어신호(N) 및 참조전압 제어신호(S) 각각의 비트 수에 대해서도 마찬가지이다.
이상 설명한 바와 같이 본 발명에 의하면 2차원 DCT 처리와, 양자화 처리의 일부에 아날로그 처리 방식을 채용하였으므로 화상 부호화 장치의 소형화, 저소비 전력화 및 저가격화를 실현할 수 있다. 또, 촬상 소자로부터 공급되는 전압 신호 계열을 A/D 변환기 및 화상 메모리를 통하지 않고 2차원 아날로그 DCT 회로에서 직접 처리하고, 2차원 DCT 처리의 결과를 양자화 회로에서 다시 처리하는 것으로 하였으므로, 촬상 소자와 2차원 아날로그 DCT 회로와 양자화 회로의 1칩 집적화가 용이하게 된다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (16)

  1. 2차원 화상에 따른 전압 신호계열을 공급하기 위한 촬상 소자와,
    상기 촬상 소자로부터 공급된 전압 신호계열에 화소의 블록 단위로 2차원 이산 코사인 변환처리를 실시하기 위한 2차원 아날로그 DCT 회로와,
    주어진 양자화 계수 Q=2N·S(1≤S＜2)에 따라 일정 전압(Vref)의 S배의 전압(S·Vref)을 참조 전압으로 하여, 상기 2차원 아날로그 DCT 회로의 변환 결과를 나타내는 전압을 디지털 값으로 변환하고, 또한 상기 변환에 의해 얻어진 디지털 값에 N 비트의 오른쪽 시프트 처리를 실시함으로써 상기 2차원 아날로그 DCT 회로의 변환 결과를 양자화하기 위한 양자화 회로를 포함하는 것을 특징으로 하는 화상 부호화 장치.
  2. 제 1 항에 있어서,
    상기 2차원 아날로그 DCT 회로는,
    1차원 이산 코사인 변환 처리를 실행하기 위한 아날로그 적화 연산기열과,
    상기 촬상 소자로부터의 전압 신호계열에 따른 상기 아날로그 적화 연산기열의 출력전압 신호계열을 유지하고, 또한 상기 출력전압 신호계열에 의해 구성된 행렬을 전치하여 얻어진 전압 신호계열을 상기 아날로그 적화 연산기열로 공급하기 위한 아날로그 메모리 어레이를 포함하는 것을 특징으로 하는 화상 부호화 장치.
  3. 제 2 항에 있어서,
    상기 아날로그 적화 연산기열을 구성하는 복수의 연산기의 각각은,
    각각 1차원 이산 코사인 변환 행렬의 대응 요소에 따른 웨이트를 갖는 복수의 용량과,
    상기 복수의 용량의 각각에 입력 전압신호를 공급하기 위한 스위치열과,
    상기 복수의 용량 각각의 보유전압을 가산하기 위한 가산회로를 포함하는 것을 특징으로 하는 화상 부호화 장치.
  4. 제 3 항에 있어서,
    상기 복수의 연산기 각각은 단일 신호 형식의 연산기이고, 또한 상기 입력 전압 신호의 극성 전환을 위한 복수의 반전 증폭기를 추가로 포함하는 것을 특징으로 하는 화상 부호화 장치.
  5. 제 3 항에 있어서,
    상기 복수의 연산기 각각은 차동 입출력 형식의 연산기이고, 또한
    상기 스위치열은 상기 입력 전압 신호의 극성을 전환하는 것을 특징으로 하는 화상 부호화 장치.
  6. 제 2 항에 있어서,
    상기 아날로그 메모리 어레이는 매트릭스 형상으로 배치된 스위치 및 용량열을 포함하는 것을 특징으로 하는 화상 부호화 장치.
  7. 제 1 항에 있어서,
    상기 양자화 회로는,
    상기 2차원 아날로그 DCT 회로의 변환 결과를 나타내는 전압을 디지털 값으로 변환하기 위한 A/D 변환회로와,
    주어진 양자화 계수(Q)로부터 Q=2N·S(1≤S＜2)를 만족하는 신호(N 및 S)를 생성하기 위한 디코더와,
    일정 전압(Vref)을 참조하여 상기 디코더에 의해 생성된 신호(S)에 따른 참조전압(S·Vref)을 상기 A/D 변환회로로 공급하기 위한 D/A 변환기와,
    상기 디코더에 의해 생성된 신호(N)에 따라 상기 A/D 변환회로에 의해 얻어진 디지털 값에 N 비트의 오른쪽 시프트 처리를 실시하기 위한 시프터를 포함하는 것을 특징으로 하는 화상 부호화 장치.
  8. 제 7 항에 있어서,
    상기 A/D 변환회로는,
    상기 2차원 아날로그 DCT 회로의 변환 결과를 나타내는 전압을 디지털 값으로 변환하기 위한 A/D 변환기와,
    상기 A/D 변환기의 입력 전압이 소정의 전압 이하인 것을 검지한 경우에는 상기 A/D 변환기의 동작을 정지시키기 위한 소비전력 억제수단을 포함하는 것을 특징으로 하는 화상 부호화 장치.
  9. 제 8 항에 있어서,
    상기 소비전력 억제수단은,
    상기 A/D 변환기의 입력전압과, 상기 D/A 변환기로부터 공급된 참조전압(S·Vref)을 분압하여 얻어진 복수의 내부 참조전압 중 최소 참조전압을 비교하기 위한 비교기와,
    상기 A/D 변환기로의 전원 공급을 제어하도록 상기 비교기의 출력에 접속된 스위치를 포함하는 것을 특징으로 하는 화상 부호화 장치.
  10. 각각 1차원 이산 코사인 변환 행렬의 대응 요소에 따른 웨이트를 갖는 복수의 용량과,
    상기 복수의 용량 각각에 입력 전압신호를 공급하기 위한 스위치열과,
    상기 복수의 용량 각각의 보유전압을 가산하기 위한 가산회로를 포함하는 것을 특징으로 하는 아날로그 적화 연산기.
  11. 제 10 항에 있어서,
    상기 복수의 연산기 각각은 단일 신호 형식의 연산기이고, 또한 상기 입력 전압신호의 극성 전환을 위한 복수의 반전 증폭기를 추가로 포함하는 것을 특징으로 하는 아날로그 적화 연산기.
  12. 제 10 항에 있어서,
    상기 복수의 연산기 각각은 차동 입출력 형식의 연산기이고, 또한
    상기 스위치열은 상기 입력 전압신호의 극성을 전환하는 것을 특징으로 하는 아날로그 적화 연산기.
  13. 입력 전압을 디지털 값으로 변환하기 위한 A/D 변환 회로와,
    주어진 양자화 계수(Q)로부터 Q=2N·S(1≤S＜2)를 만족하는 신호(N 및 S)를 생성하기 위한 디코더와,
    일정 전압(Vref)을 참조하여 상기 디코더에 의해 생성된 신호(S)에 따른 참조전압(S·Vref)을 상기 A/D 변환회로로 공급하기 위한 D/A 변환기와,
    상기 디코더에 의해 생성된 신호(N)에 따라 상기 A/D 변환회로에 의해 얻어진 디지털 값에 N 비트의 오른쪽 시프트 처리를 실시하기 위한 시프터를 포함하는 것을 특징으로 하는 양자화 회로.
  14. 제 13 항에 있어서,
    상기 A/D 변환회로는,
    상기 2차원 아날로그 DCT 회로의 변환 결과를 나타내는 전압을 디지털 값으로 변환하기 위한 A/D 변환기와,
    상기 A/D 변환기의 입력 전압이 소정의 전압 이하인 것을 검지한 경우에는 상기 A/D 변환기의 동작을 정지시키기 위한 소비전력 억제수단을 포함하는 것을 특징으로 하는 양자화 회로.
  15. 제 13 항에 있어서,
    상기 소비전력 억제수단은,
    상기 A/D 변환기의 입력 전압과, 상기 D/A 변환기로부터 공급된 참조전압(S·Vref)을 분압하여 얻어진 복수의 내부 참조전압 중 최소 참조전압을 비교하기 위한 비교기와,
    상기 A/D 변환기로의 전원 공급을 억제하도록 상기 비교기의 출력에 접속된 스위치를 포함하는 것을 특징으로 하는 양자화 회로.
  16. 2차원 화상 중 임의의 위치의 화소로 이루어진 1블록을 단위로 하여 판독하도록 한 것을 특징으로 하는 CMOS 이미지 센서.
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