JPH09259206A - 離散コサイン変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 離散コサイン変換を高速に実行する。 【解決手段】 ８点のアナログ入力信号ｘ（０）〜ｘ
（７）はそれぞれキャパシタｄ０〜ｄ６を介してニュー
ロ演算ユニット（ＮＯＵ）１１〜１８の正入力端子＋ま
たは負入力端子−に入力される。各ＮＯＵ１１〜１８に
おいて、接続されているキャパシタｄ０〜ｄ６の容量に
比例する係数が乗算された各入力電圧ｘ（０）〜ｘ
（７）の加減算が行われ、各ＮＯＵ１１〜１８から１次
元離散コサイン変換係数ｙ（０）〜ｙ（７）が出力され
る。この１次元離散コサイン変換回路を複数個用いるこ
とにより２次元離散コサイン変換回路を実現することが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は離散コサイン変換回
路（ＤＣＴ回路）に関する。

【０００２】

【従来の技術】離散コサイン変換（ＤＣＴ；Discrete C
osine Transform）は直交変換の一種であるが、近年の
マルチメディア処理の発展に伴い幅広く用いられている
信号処理方法である。特に、画像処理においてＪＰＥＧ
やＭＰＥＧなどの画像圧縮処理に離散コサイン変換が採
用されており、その重要性はますます増大している。Ｄ
ＣＴを実行する場合には、通常、ソフトウエアによる方
法あるいは専用のハードウエアをもちいてデジタル演算
により実行する方法が採用されている。

【０００３】

【発明が解決しようとする課題】ＤＣＴをソフトウエア
により実行する場合には、専用のハードウエアを必要と
しないという利点はあるものの、あまり高速に処理を実
行することはできない。また、専用のハードウエアを用
いる場合には、高速に演算を実行することが可能となる
が、そのためには多数の乗算器や加算器を必要とし、ハ
ードウエア量が多くなるという問題点がある。また、入
力信号がアナログ信号により供給される場合も多く存在
するが、このようなときに入力信号をデジタル信号に変
換する処理を実行することが必要であった。

【０００４】そこで本発明は、少ないハードウエア量で
高速に離散コサイン変換を実行することのできる離散コ
サイン変換回路を提供することを目的としている。ま
た、アナログ信号を入力信号として離散コサイン変換を
実行することができる離散コサイン変換回路を提供する
ことを目的としている。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の１次元離散コサイン変換回路は、Ｎ（Ｎは
正の整数）点のアナログ入力信号が印加されるＮ個の信
号入力部と、正負２個の入力端子と１個の出力端子を有
するＮ個の演算ユニットと、前記Ｎ個の各演算ユニット
の正または負入力端子と前記Ｎ個の各信号入力部との間
に接続され、それぞれ、離散コサイン変換に用いられる
係数に対応する容量を有するキャパシタとからなり、前
記演算ユニットは、第１および第２の演算増幅器と、第
１、第２および第３のキャパシタと、正入力端子と、負
入力端子と、１つの出力端子を備え、前記正入力端子は
前記第１の演算増幅器に入力に接続され、前記第１の演
算増幅器の入力と出力との間に前記第１のキャパシタが
接続され、前記第１の演算増幅器の出力と前記第２の演
算増幅器の入力との間に前記第２のキャパシタが接続さ
れ、前記負入力端子は前記第２の演算増幅器の入力に接
続され、前記第２の演算増幅器の入力と出力との間に前
記第３のキャパシタが接続されているものである。

【０００６】また、本発明の２次元離散コサイン変換回
路は、それぞれにＮ行またはＮ列の信号が並列に入力さ
れるＮ個の前記１次元離散コサイン変換回路と、該Ｎ個
の１次元離散コサイン変換回路の出力から、同一の列ま
たは行に対応する出力がそれぞれ並列に入力されるＮ個
の前記１次元離散コサイン変換回路とを有するものであ
る。

【０００７】さらにまた、本発明の他の２次元離散コサ
イン変換回路は、Ｎ行またはＮ列の信号が並列に入力さ
れる前記第１の１次元離散コサイン変換回路と、前記第
１の１次元離散コサイン変換回路の出力を各行に格納す
る２次元の記憶手段と、前記２次元の記憶手段から列毎
に読み出された信号が入力される前記請求項１記載の第
２の１次元離散コサイン変換回路とを有するものであ
る。

【０００８】さらにまた、本発明のさらに他の２次元離
散コサイン変換回路は、それぞれＮ個の入力信号が入力
される第１および第２の入力端子とＮ個の出力信号を出
力する出力端子を有する第１の切替回路と、該第１の切
替回路の出力端子に入力が接続された前記１次元離散コ
サイン変換回路と、該１次元離散コサイン変換回路の出
力が接続される入力端子と、それぞれＮ個の信号を出力
することができる第１および第２の出力端子とを有する
第２の切替回路と、前記第２の切替回路の第１の出力端
子から入力される信号を各行に格納する２次元の記憶手
段とを有し、前記第１の切替回路の第１の入力端子には
Ｎ行またはＮ列の信号源が接続されており、前記第１の
切替回路の第２の入力端子には前記２次元の記憶手段か
ら列毎に読み出された信号が接続されているものであ
る。

【０００９】

【発明の実施の形態】まず、本発明の離散コサイン変換
回路において使用するニューロ演算ユニット（ＮＯＵ；
Neuro Operation Unit）について説明する。図１の
（ａ）はこのニューロ演算ユニット１０の構成を示す図
である。この図において、１および２は入力アナログ電
圧信号が印加される入力端子、３は出力端子、４および
５は演算増幅器、６、７および８は等しい容量を有する
キャパシタであり、これらの容量をそれぞれＣ０とす
る。演算増幅器４の入力側は入力端子１に接続され、演
算増幅器４の出力側はキャパシタ７を介して演算増幅器
５の入力側に接続されている。また、演算増幅器５の入
力側には前記入力端子２が接続されており、演算増幅器
５の出力側は出力端子３に接続されている。また、演算
増幅器４の入力側と出力側との間にはキャパシタ６が接
続されており、演算増幅器５の入力側と出力側との間に
はキャパシタ８が接続されている。なお、上記演算増幅
器４および５は、奇数段（例えば３段）直列に接続され
たＣＭＯＳインバータなどにより構成されている。

【００１０】このように構成されたニューロ演算ユニッ
ト１０の動作について、図１の（ｂ）を参照して説明す
る。この図は前述したニューロ演算ユニット１０に３つ
の入力電圧を印加している例を示すものであり、図示す
るように、入力端子１にはキャパシタＣ１を介して電圧
Ｖ１が、また、キャパシタＣ２を介して電圧Ｖ２が印加
されている。また、入力端子２にはキャパシタＣ３を介
して電圧Ｖ３が印加されている。

【００１１】ここで、図中の演算増幅器４の入力側のＡ
点は、キャパシタＣ０、Ｃ１、Ｃ２および演算増幅器４
の初段のＣＭＯＳインバータを構成するｎ型ＭＯＳＦＥ
Ｔおよびｐ型ＭＯＳＦＥＴのゲート電極に接続されてお
り、フローティング状態となっている。同様に、演算増
幅器５の入力側におけるＢ点もフローティング状態とな
っている。したがって、初期状態において各キャパシタ
６、７、８およびＣ１、Ｃ２、Ｃ３に蓄積されている電
荷がいずれも０であるとすると、入力電圧Ｖ１、Ｖ２お
よびＶ３を印加したときにおいても、電荷保存則により
前記Ａ点およびＢ点を基準としてみた各キャパシタに蓄
積されている電荷の総量は０となる。

【００１２】したがって、次のＡ点における電荷保存式
（１）およびＢ点における電荷保存式（２）が成立す
る。

【数１】

【数２】 なお、Ｖｂは前記Ａ点およびＢ点の電位であり、Ｖａは
演算増幅器４の出力側の電位である。前記Ａ点およびＢ
点の電位Ｖｂは、通常、演算増幅器４および５に印加さ
れる電源電圧の１／２となるように設定されており、演
算増幅器４および５が＋Ｖｄｄと接地電位により駆動さ
れているときには＋（１／２）Ｖｄｄとされ、演算増幅
器４および５が同電圧の正負２電源により駆動されてい
るときには０ボルトとされている。

【００１３】上記（１）式と（２）式より、次の（３）
式を得ることができる。

【数３】 ここで、各電位を、Ｖ（１）＝Ｖ１−Ｖｂ、Ｖ（２）＝
Ｖ２−Ｖｂ、Ｖ（３）＝Ｖ３−Ｖｂ、Ｖｏ＝Ｖｏｕｔ−
Ｖｂのように、Ｖｂを基準とした電位に対応づけると、
前記（３）式は、次の（４）式のように表すことができ
る。

【数４】

【００１４】すなわち、入力端子１に入力されるＶ
（１）とＶ（２）が加算され、入力端子２に入力される
Ｖ（３）が減算される。また、各入力電圧Ｖ（１）、Ｖ
（２）およびＶ（３）は、それぞれ、接続されているキ
ャパシタＣ１、Ｃ２およびＣ３とニューロ演算ユニット
１０に設けられているキャパシタンスＣ０の比に対応す
る値を乗算されて出力されている。

【００１５】以上の演算は、演算増幅器４および５にお
ける入力から出力までの遅延時間にほぼ等しい時間で実
行されるものであり、非常に高速に行われる。また、こ
のニューロ演算回路は半導体集積回路として実現される
が、このとき、各キャパシタの容量は導体の面積により
決定され、非常に高精度のものとすることができるた
め、精度のよい演算結果を得ることができる。さらに、
このニューロ演算ユニットは電圧によってのみ駆動され
ているので、非常に低消費電力のものとすることができ
る。本発明の離散コサイン変換回路は、このようなニュ
ーロ演算ユニットを演算素子として利用するものであ
る。

【００１６】本発明の第１の実施の形態である１次元離
散コサイン変換回路について説明する。１次元信号ｘ
（ｋ）のＮ点１次元離散コサイン変換は次式によって定
義される。

【数５】

【００１７】ここで、Ｃ（ｍ，ｋ）＝ｃｏｓ（ｋπ／
ｍ）とし、その周期性を利用すると、前記式（５）は、
次のように簡略化される。なお、この例は、Ｎ＝８の場
合を示している。

【数６】

【００１８】本発明の第１の実施の形態である１次元離
散コサイン変換回路は、この（６）式〜（１３）式の演
算を前述したニューロ演算ユニットを使用して並列に実
行するものである。図２に、Ｎ＝８点の１次元離散コサ
イン変換回路の構成を示す。この図において、１１〜１
８は前述したニューロ演算ユニット、ｄ０〜ｄ６はキャ
パシタ、ｘ（０）〜ｘ（７）は１次元入力信号である。
図示するように、１次元入力信号ｘ（０）〜ｘ（７）に
接続された配線と、各ニューロ演算ユニット１１〜１８
の正入力端子＋（前述した第１図における入力端子１）
および負入力端子−（第１図における入力端子２）に接
続された配線とによって、マトリックスが形成されてお
り、その交点にキャパシタｄ０〜ｄ６が接続されてい
る。

【００１９】ここで、各キャパシタｄ０〜ｄ６は、ニュ
ーロ演算ユニット１１〜１８内のキャパシタの容量をＣ
０としたとき、次の（１４）〜（２０）式に示す容量を
有するように形成されている。

【数７】

【００２０】このような構成において、１次元入力信号
ｘ（０）〜ｘ（７）は、前記マトリクスの交点に接続さ
れているキャパシタｄ０〜ｄ６を介して８個のニューロ
演算ユニット１１〜１８の正入力端子＋および負入力端
子−に並列に入力されている。これにより、各ニューロ
演算ユニット（ＮＯＵ）１１〜１８において、接続され
ているキャパシタｄ０〜ｄ６の容量により決定される係
数が乗算された入力信号ｘ（０）〜ｘ（７）の加減算が
実行され、各ニューロ演算ユニット１１〜１８から、対
応する離散コサイン変換係数ｙ（０）〜ｙ（７）が出力
されることとなる。

【００２１】すなわち、ＮＯＵ１１の正入力端子には入
力信号ｘ（０）〜ｘ（７）のすべてがキャパシタｄ０を
介して入力されており、このＮＯＵ１１において、前記
（６）式の演算が実行される。同様にして、各ニューロ
演算ユニット１２〜１８において、それぞれ、前記
（７）式〜（１３）式の演算が実行され、各ＮＯＵ１２
〜１８から離散コサイン変換係数ｙ（１）〜ｙ（７）が
出力される。なお、図２の構成においては、８点の離散
コサイン変換を実行するものであるが、これに限られる
ことはなく、任意の点数の１次元離散コサイン変換回路
とすることができる。

【００２２】このような本発明の１次元離散コサイン変
換回路によれば、Ｎ点の離散コサイン変換をＮ個のニュ
ーロ演算回路において並列に実行することができる。各
ニューロ演算回路における演算実行時間は、前述したよ
うに、演算増幅器における伝搬遅延時間程度の時間であ
り、非常に高速に１次元離散コサイン変換演算を実行す
ることができる。また、前述したように、各ニューロ演
算ユニットはそれぞれ２つの演算増幅器を有しており、
また、各演算増幅器は、通常、３段のＣＭＯＳインバー
タにより構成されるため、８点の１次元離散コサイン変
換回路は、わずか４８個のＣＭＯＳインバータと８８個
のキャパシタにより実現することができる。したがっ
て、使用するハードウエア量も少ないものとなる。

【００２３】次に、本発明の第２の実施形態である２次
元離散コサイン変換回路について説明する。２次元離散
コサイン変換は次の（２１）式により定義される。

【数８】

【００２４】この２次元離散コサイン変換は、変数ｉ，
ｊに関して独立な１次元離散コサイン変換の処理に分解
することができる。すなわち、まず（２２）式に示すよ
うにｉ（ｊ）に関して１次元離散コサイン変換を行い、
その後に、（２３）式に示すようにｊ（ｉ）に関して１
次元離散コサイン変換を実行することにより演算量を削
減することができる。

【数９】

【００２５】本発明の第２の実施の形態である２次元離
散コサイン変換回路の構成を図３に示す。この回路は、
８行×８列のデータの２次元離散コサイン変換を実行す
るための回路である。図３において、２０〜３５はいず
れも図２に記載した１次元離散コサイン変換回路であ
り、８個の１次元離散コサイン変換回路２０〜２７によ
り列方向の１次元離散コサイン変換を並列に行い、他の
８個の１次元離散コサイン変換回路２８〜３５により行
方向の１次元離散コサイン変換を並列に行うことによ
り、２次元離散コサイン変換を高速に実行するものであ
る。

【００２６】各１次元離散コサイン変換回路２０〜２７
には、それぞれ、８個ずつの入力信号ｘ（０，０）〜ｘ
（７，０）、ｘ（０，１）〜ｘ（７，１）・・・ｘ
（０，７）〜ｘ（７，７）が入力され、各１次元離散コ
サイン変換回路２０〜２７において並列に１次元離散コ
サイン変換が実行されて、それぞれ、１次元離散コサイ
ン変換係数ｔ（０，０）〜ｔ（７，０）、ｔ（０，１）
〜ｔ（７，１）・・・ｔ（０，７）〜ｔ（７，７）が出
力される。続いて、これら１次元離散コサイン変換回路
２０〜２７から出力される１次元離散コサイン変換係数
ｔ（０，０）〜ｔ（７，７）のうち、ｔ（７，０）〜ｔ
（７，７）は１次元離散コサイン変換回路２８に、ｔ
（６、０）〜ｔ（６、７）は１次元離散コサイン変換回
路２９に、というように、同一の行に属するものが同一
の１次元離散コサイン変換回路２８〜３５に入力され、
各１次元離散コサイン変換回路２８〜３５において行方
向の１次元離散コサイン変換が実行されて、それらの出
力として２次元離散コサイン変換係数が出力される。

【００２７】この回路によれば、８行×８列のデータの
２次元離散コサイン変換を１次元離散コサイン変換に要
する演算時間の２倍の演算時間で実行することができ
る。前述のように、１次元離散コサイン変換に要する時
間はＣＭＯＳインバータ６段の伝搬遅延時間にほぼ等し
いものであり、非常に高速に２次元離散コサイン変換を
実行することができる。

【００２８】上述した図３に示した２次元離散コサイン
変換回路は、非常に高速に演算を実行することができる
ものであるが、１次元離散コサイン回路を１６個有して
いる。このハードウエア量をより少なくした他の実施の
形態を図４に示す。この例は、デジタルメモリ内に格納
されている８×８のブロックの画像データを２次元離散
コサイン変換するための回路である。この図において、
４１は画像データが格納されているデジタルメモリであ
り、図示するようにｘ（０，０）〜ｘ（７，７）の８行
×８列のデジタル画像データが格納されている。なお、
各画像データは８ビットのデータであるとする。

【００２９】４２は前記デジタルメモリ４１から画像デ
ータを１行分ずつ、すなわち、最初はｘ（０，０）〜ｘ
（０，７）、次にｘ（１，０）〜ｘ（１，７）、以下ｘ
（７，０）〜ｘ（７，７）まで順次１行分の画像データ
を順次読み込み、デジタル／アナログ変換して１次元離
散コサイン変換回路４３に出力するバッファ兼Ｄ／Ａ変
換回路、４３は該バッファ兼Ｄ／Ａ変換回路４２から入
力されるアナログに変換された１行分の画像データを離
散コサイン変換する１次元離散コサイン変換回路であ
り、前述した図２に記載されたものと同様に構成されて
いる。４４は該１次元離散コサイン変換回路４３からの
出力を格納する例えば２次元アナログシフトレジスタな
どからなるアナログメモリ、４５は該アナログメモリ４
４に格納された１次元離散コサイン変換係数を列方向で
順次読み出し、１次元離散コサイン変換を行なう１次元
離散コサイン変換回路であり、図２に記載したものと同
一のものである。

【００３０】このように構成された２次元ＤＣＴ回路に
おいて、デジタルメモリ４１に格納されている８×８個
の８ビットデジタル画像データのうちの第０行のデータ
ｘ（０，０）〜ｘ（０，７）がバッファ兼Ｄ／Ａ変換回
路４２に読み出され、それぞれアナログ電圧信号に変換
される。該バッファ兼Ｄ／Ａ変換回路４２においてアナ
ログ電圧信号に変換された１行分の画像データ信号は、
並列に１次元ＤＣＴ回路４３に供給され、該１次元ＤＣ
Ｔ回路４３において１次元離散コサイン変換が並列に実
行される。この変換結果出力ｔ（０，０）〜ｔ（０，
７）はアナログメモリ４４に書き込まれる。

【００３１】続いて、前記デジタルメモリ４１に格納さ
れているデジタル画像データの第１行のデータｘ（１，
０）〜ｘ（１，７）がバッファ兼Ｄ／Ａ変換回路４２に
読み込まれ、１次元ＤＣＴ回路４３において１次元離散
コサイン変換されて、その結果ｔ（１，０）〜ｔ（１，
７）がアナログメモリ４４に格納される。同様にして、
デジタルメモリ４１中のデジタル画像データが１行ずつ
バッファ兼Ｄ／Ａ変換回路４２に読み込まれ、１次元Ｄ
ＣＴ回路４３において１次元離散コサイン変換されて、
その結果がアナログメモリ４４に格納されていき、行に
ついて１次元離散コサイン変換された結果が図示するよ
うにアナログメモリ４４に格納される。

【００３２】次に、アナログメモリ４４に格納されてい
るデータが列方向に一列ずつ読み出され、１次元ＤＣＴ
回路４５に供給される。すなわち、まず、アナログメモ
リ４４に格納されているデータのうちの第０列のデータ
ｔ（０，０）〜ｔ（０，７）が読み出されて１次元ＤＣ
Ｔ回路４５に供給され、１次元離散コサイン変換され
る。これにより、列方向の１次元離散コサイン変換が行
なわれ、１次元ＤＣＴ回路４５から２次元離散コサイン
変換係数ｙ（０，０）〜ｙ（０，７）が出力される。

【００３３】次に、アナログメモリ４４から第１列のデ
ータｔ（１，０）〜ｔ（１，７）が読み出され、１次元
ＤＣＴ回路４５において１次元離散コサイン変換され
て、その出力から２次元離散コサイン変換係数ｙ（１，
０）〜ｙ（１，７）が出力される。以下同様にして、列
方向のデータが順次読み出され、１次元ＤＣＴ回路４５
において順次処理されて、その出力から２次元離散コサ
イン変換結果が順次出力されることとなる。この実施の
形態によれば、２次元離散コサイン変換処理に要する時
間は増加するが、使用するハードウエア量は少なくな
る。

【００３４】図４に記載した実施の形態よりもさらに使
用するハードウエア量を少なくした実施の形態を図５に
示す。この実施の形態は、前記図４に示した実施の形態
において、２個設けられている１次元ＤＣＴ回路４３お
よび４５が同時には動作されないことに着目して、１つ
の１次元ＤＣＴ回路を入力および出力を切り換えて使用
することにより、ハードウエア量をさらに少なくしたも
のである。

【００３５】図５において、４１、４２および４４は、
いずれも、前述した図４に記載したものと同一のデジタ
ルメモリ、バッファ兼Ｄ／Ａ変換回路およびアナログメ
モリである。また、５０は図２に記載したものと同一の
１次元ＤＣＴ回路、４６は１次元ＤＣＴ回路５０への入
力を切り換えるための切替回路、４７は１次元ＤＣＴ回
路５０の出力を切り換えるための切替回路である。

【００３６】このように構成された２次元ＤＣＴ回路に
おいて、初期状態において、切替回路４６をＡ側から入
力されるデータが出力されるように設定し、切替回路４
７を入力されたデータがＤ側に出力されるように設定し
ておく。この状態で、前述した図４の場合と同様に、デ
ジタルメモリ４１に格納されている画像データを１行分
ずつ順次バッファ兼Ｄ／Ａ変換回路４２に読み出し、ア
ナログ信号に変換された信号を前記切替回路４６を介し
て１次元ＤＣＴ回路５０に印加する。１次元ＤＣＴ回路
５０において行方向について１次元離散コサイン変換さ
れた出力信号は切替回路４７のＤ側から出力され、アナ
ログメモリ４４に順次格納される。

【００３７】このようにして、デジタルメモリ４１中の
８×８の画像データについての１次元離散コサイン変換
を終了し、アナログメモリ４４に行について１次元離散
コサイン変換された結果データの格納が終了した後、前
記切替回路４６をＢ側に切り替えてアナログメモリ４４
から読み出された信号が１次元ＤＣＴ回路５０に入力さ
れるように切り換えるとともに、切換回路６をＣ側に切
り換えて１次元ＤＣＴ回路５０の出力が外部に出力され
るように切り換える。

【００３８】このように切替回路４６および４７を設定
した後、前記アナログメモリ４４から１列ずつデータを
読み出し、切替回路４６を介して１次元ＤＣＴ回路５０
に入力し、列方向の１次元離散コサイン変換を実行す
る。これにより、１次元ＤＣＴ回路５０から切替回路４
７のＣ側出力端子を介して、２次元離散コサイン変換結
果信号が順次出力される。この実施の形態によれば、必
要とするハードウエア量をより少なくすることができ
る。

【００３９】

【発明の効果】本発明の離散コサイン変換回路によれ
ば、少ないハードウエア量で、非常に高速に１次元ある
いは２次元の離散コサイン変換を実行することができる
離散コサイン変換回路を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の離散コサイン変換回路に使用されるニ
ューロ演算ユニットを説明するための図である。

【図２】本発明の第１の実施の形態である１次元離散コ
サイン変換回路の構成を示す図である。

【図３】本発明の第２の実施の形態である２次元離散コ
サイン変換回路の構成を示す図である。

【図４】本発明の２次元離散コサイン変換回路の変形例
を示す図である。

【図５】本発明の２次元離散コサイン変換回路の他の変
形例を示す図である。

【符号の説明】

１、２ 入力端子 ３ 出力端子 ４、５ 演算増幅器 ６、７、８、Ｃ０〜Ｃ３、ｄ０〜ｄ６ キャパシタ １０、１１〜１８ ニューロ演算ユニット ２０〜３５、４３、４５、５０ １次元離散コサイン変
換回路 ４１ デジタルメモリ ４２ バッファ兼Ｄ／Ａ変換回路 ４４ アナログメモリ ４６、４７ 切替回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 周 長明 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ｎ（Ｎは正の整数）点の離散コサイン変
   換を実行する１次元離散コサイン変換回路であって、 Ｎ点のアナログ入力信号が印加されるＮ個の信号入力部
   と、 正負２個の入力端子と１個の出力端子を有するＮ個の演
   算ユニットと、 前記Ｎ個の各演算ユニットの正または負入力端子と前記
   Ｎ個の各信号入力部との間に接続され、それぞれ、離散
   コサイン変換に用いられる係数に対応する容量を有する
   キャパシタとからなり、 前記演算ユニットは、 第１および第２の演算増幅器と、第１、第２および第３
   のキャパシタと、正入力端子と、負入力端子と、１つの
   出力端子を備え、 前記正入力端子は前記第１の演算増幅器に入力に接続さ
   れ、前記第１の演算増幅器の入力と出力との間に前記第
   １のキャパシタが接続され、前記第１の演算増幅器の出
   力と前記第２の演算増幅器の入力との間に前記第２のキ
   ャパシタが接続され、前記負入力端子は前記第２の演算
   増幅器の入力に接続され、前記第２の演算増幅器の入力
   と出力との間に前記第３のキャパシタが接続されている
   ものであることを特徴とする１次元離散コサイン変換回
   路。
2. 【請求項２】 それぞれにＮ行またはＮ列の信号が並列
   に入力されるＮ個の前記請求項１記載の１次元離散コサ
   イン変換回路と、 該Ｎ個の１次元離散コサイン変換回路の出力から、同一
   の列または行に対応する出力がそれぞれ並列に入力され
   るＮ個の前記請求項１記載の１次元離散コサイン変換回
   路とを有することを特徴とするＮ×Ｎ点の２次元離散コ
   サイン変換を実行する２次元離散コサイン変換回路。
3. 【請求項３】 Ｎ行またはＮ列の信号が並列に入力され
   る前記請求項１記載の第１の１次元離散コサイン変換回
   路と、 前記第１の１次元離散コサイン変換回路の出力を各行に
   格納する２次元の記憶手段と、 前記２次元の記憶手段から列毎に読み出された信号が入
   力される前記請求項１記載の第２の１次元離散コサイン
   変換回路とを有することを特徴とするＮ×Ｎ点の２次元
   離散コサイン変換を実行する２次元離散コサイン変換回
   路。
4. 【請求項４】 それぞれＮ個の入力信号が入力される第
   １および第２の入力端子とＮ個の出力信号を出力する出
   力端子を有する第１の切替回路と、 該第１の切替回路の出力端子に入力が接続された前記請
   求項１記載の１次元離散コサイン変換回路と、 該１次元離散コサイン変換回路の出力が接続される入力
   端子と、それぞれＮ個の信号を出力することができる第
   １および第２の出力端子とを有する第２の切替回路と、 前記第２の切替回路の第１の出力端子から入力される信
   号を各行に格納する２次元の記憶手段とを有し、 前記第１の切替回路の第１の入力端子にはＮ行またはＮ
   列の信号源が接続されており、 前記第１の切替回路の第２の入力端子には前記２次元の
   記憶手段から列毎に読み出された信号が接続されている
   ことを特徴とするＮ×Ｎ点の２次元離散コサイン変換を
   実行する２次元離散コサイン変換回路。