DE69629604T2

DE69629604T2 - Halbleiteranordnung, Halbleiterschaltung, in der die Anordnung angewandt wird und Korrelationsrechner, Signalwandler und Signalverarbeitungssystem, in dem die Schaltung angewandt wird

Info

Publication number: DE69629604T2
Application number: DE69629604T
Authority: DE
Inventors: Tetsunobu Ohta-ku Kohchi; Mamoru Ohta-ku Miyawaki
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-01-31
Filing date: 1996-01-29
Publication date: 2004-06-24
Anticipated expiration: 2016-01-30
Also published as: DE69629604D1; JPH08204562A; KR100191450B1; KR960030404A; EP0725356A3; US6081825A; EP0725356B1; EP0725356A2; CN1134565A

Description

Die Erfindung betrifft eine Halbleiteranordnung sowie eine Halbleiterschaltung, einen Korrelationsrechner, einen Signalwandler und ein Signalverarbeitungssystem, bei denen die Halbleiteranordnung Verwendung findet, und bezieht sich insbesondere auf eine zur Durchführung arithmetischer Paralleloperationen geeignete Halbleiteranordnung sowie auf eine Halbleiterschaltung, einen Korrelationsrechner, Signalwandler, wie Analog/Digital-Umsetzer und Digital/Analog-Umsetzer, und ein Signalverarbeitungssystem, wie z. B. ein System zur Verarbeitung eines Bildsignals, bei denen diese Halbleiteranordnung Verwendung findet.
Bei einer üblichen Halbleiteranordnung, die arithmetische Paralleloperationen durchführt, steigt der Schaltungsumfang progressiv mit der Anzahl der im Rahmen der arithmetischen Paralleloperationen verarbeiteten Signale, wodurch die Herstellungskosten der Halbleiteranordnung steigen und die Ausbeute bei der Herstellung geringer wird. Auf Grund eines Anstiegs der Verzögerung an z. B. Leiterbahnen oder auf Grund eines Anstiegs der Anzahl der arithmetischen Operationen in der Schaltungsanordnung bei einer Vergrößerung des Schaltungsumfangs sinkt dementsprechend auch die Operationsgeschwindigkeit. Außerdem steigt der Stromverbrauch beträchtlich an.
Eine solche Halbleiteranordnung wird nachstehend anhand des in 1 dargestellten Beispiels einer Festkörper-Bildaufnahmeeinrichtung näher beschrieben. Bei der Anordnung gemäß 1 werden von einer Sensoreinheit 60, die zweidimensional angeordnete Bildaufnahmeelemente 41 aufweist und als Bildbereichssensor dient, zeitlich serielle Analogsignale abgegeben, die von einem Analog/Digital-Umsetzer 40 in Digitalsignale umgesetzt und in einem Bildspeicher 39 zwischengespeichert werden. Diese Signale werden von einer arithmetischen Operationsschaltung 38 verarbeitet und die verarbeiteten Signale sodann von einer arithmetischen Operationsausgabeschaltung 50 abgegeben. Hierbei kann durch Ausführung einer Korrelationsberechnung an Daten, die zu unterschiedlichen Zeiten erhalten werden, der Bewegungsbetrag (ΔX, ΔY) eines Objekts oder dergleichen ermittelt und ausgegeben werden. Die Sensoreinheit 60 dieser Festkörper-Bildaufnahmeeinrichtung besitzt viele Ausgänge. Dies gilt gleichermaßen auch für den Bildspeicher 39 und die arithmetische Operationsschaltung 38. Bei der Festkörper-Bildaufnahmeeinrichtung gemäß 1 findet daher zur Verkürzung der Verarbeitungszeit eine arithmetische Parallelverarbeitung der über diese Ausgänge erhaltenen Signale statt oder die Anzahl der Verarbeitungsschritte wird zur Verringerung des Schaltungsumfangs herabgesetzt, wodurch sich die Verarbeitungsgeschwindigkeit erhöhen und eine Echtzeitverarbeitung realisieren lässt.
Zur Durchführung einer Echtzeitverarbeitung eines dynamischen Bildes ist jedoch bei der Verarbeitung der arithmetischen Operationen eine hohe Anzahl von arithmetischen Verarbeitungsschritten und Verarbeitungsstufen erforderlich, wobei der Schaltungsumfang progressiv ansteigt, wenn Bilder mit einer größeren Realität erhalten werden sollen, was wiederum zu einer niedrigen Verarbeitungsgeschwindigkeit führt. So befindet sich z. B. eine Vorrichtung, mit deren Hilfe ein als Verfahren zur Dehnung/Komprimierung eines dynamischen Bildes vorgeschlagenes MPEG-2-Verfahren mit praxisnaher Geschwindigkeit durchgeführt werden kann, immer noch in der Entwicklung. Bei der vorstehend beschriebenen Signalverarbeitung zur Durchführung arithmetischer Paralleloperationen besteht jedoch bei einer Vergrößerung des Schaltungsumfangs nicht nur ein Problem bezüglich einer Verringerung der Operationsgeschwindigkeit, sondern auch ein Problem bezüglich eines höheren Stromverbrauchs. Eine Vergrößerung des Schaltungsumfangs hat außerdem ein Problem hinsichtlich höherer Herstellungskosten sowie ein Problem hinsichtlich einer geringeren Fertigungsausbeute zur Folge.
Außerdem ist aus der Literaturstelle Nikkei Electronics "Economical Majority Logic IC Realized by CMOS", 1973, 11.5, Seiten 132 bis 144, eine Mehrheitslogikschaltung bekannt, die sich effektiv als Verarbeitungsschaltung für arithmetische Operationen einsetzen lässt. Diese Schaltungsanordnung stellt jedoch eine Mehrheitslogikschaltung für digitale Signalverarbeitung dar und beruht auf der CMOS-Technik. Hierbei treten ebenfalls die Probleme hinsichtlich einer Vergrößerung des Schaltungsumfangs, eines höheren Stromverbrauchs und einer Verringerung der Operationsgeschwindigkeit bei steigender Anzahl der auf der CMOS-Technik basierenden Schaltungselemente und der Anzahl der Stufen bei der Verarbeitung der arithmetischen Operationen in ähnlicher Weise auf.
Ferner ist aus der US-Patentschrift US-4 760 346 ein Schaltkondensator-Addierverstärker bekannt, der eine Koppelanordnung zur Kopplung erwünschter Signale mit einem aktiven Verstärker in Abhängigkeit von einem Freigabesignal aufweist. Die Kopplung erfolgt in Synchronisation mit der "ungeraden" Phase von Abtastsignalen, wodurch Rauschunterdrückung, Übergangsverhalten und Gleichspannungsoffset verbessert werden, während die Schaltimpedanzempfindlichkeit minimal gehalten wird.
Weiterhin ist aus der US-Patentschrift US-5 341 050 eine getaktete Kondensatorschaltung bekannt, die auf ein zweiphasiges periodisches Taktsignal anspricht, das aus alternierenden Taktperioden ϕ1 und ϕ2 besteht. Die Schaltungsanordnung umfasst einen ersten Eingangszweig mit einem ersten Verstärker zur Aufladung einer ersten Kapazität mittels eines ersten Eingangssignals während der Taktperiode ϕ2. Außerdem umfasst die Schaltungsanordnung einen zweiten Eingangszweig mit einem zweiten Verstärker zur Aufladung einer zweiten Kapazität mittels eines zweiten Eingangssignals während einer Periode ϕ1A und zur Aufladung einer dritten Kapazität mittels des zweiten Eingangssignals während einer Periode ϕ1B, wobei ϕ1A und ϕ1B während aufeinanderfolgender Taktperioden ϕ1 abwechselnd auftreten. Die Schaltungsanordnung umfasst außerdem Schalter zur Kopplung der ersten Kapazität und der zweiten Kapazität mit einem Eingang eines Ausgangsverstärkers während der Periode ϕ1B und zur Kopplung der ersten Kapazität und der dritten Kapazität mit dem Eingang des Ausgangsverstärkers während der Periode ϕ1A. Gemäß der Lehre dieser Druckschrift ist diese Verbindung mehrerer geschalteter Kondensatorzweige vorgesehen, damit das Erfordernis entfällt, dass sich zwei jeweilige, in Reihe geschaltete Verstärker während der gleichen Taktphase einschwingen.
Angesichts der vorstehend beschriebenen Probleme liegt der Erfindung die Aufgabe zu Grunde, eine Halbleiteranordnung anzugeben, mit deren Hilfe sich der Schaltungsumfang verringern, die Operationsgeschwindigkeit erhöhen und der Stromverbrauch einschränken lässt, sowie eine Halbleiterschaltung, einen Korrelationsrechner, einen Signalwandler und ein Signalverarbeitungssystem anzugeben, bei dem diese Halbleiteranordnung Verwendung findet.
Außerdem ist eine Halbleiteranordnung vorgesehen, bei der ein Anschluss von jeweiligen Kondensatoren mit einem entsprechenden Eingangsanschluss aus einer Vielzahl von Eingangsanschlüssen über einen Schalter verbunden ist, während die anderen Anschlüsse der Kondensatoren gemeinsam mit einem Leseverstärker verbunden sind und der andere Anschluss von zumindest einem der Kondensatoren gemeinsam mit dem Leseverstärker über einen zweiten Schalter verbunden ist, wobei außerdem eine die Halbleiteranordnung aufweisende Halbleiterschaltung, sowie ein Korrelationsrechner, ein Signalwandler und ein Signalverarbeitungssystem vorgesehen sind, bei denen die Halbleiterschaltung Verwendung findet.
Erfindungsgemäß werden diese Aufgaben mit den in den Patentansprüchen angegebenen Mitteln gelöst.
Die Erfindung wird nachstehend anhand von bevorzugten Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigen:
1 ein schematisches Blockschaltbild, das den Aufbau einer Festkörper-Bildaufnahmeeinrichtung veranschaulicht,
2 ein schematisches Schaltbild einer bevorzugten Schaltungsanordnung einer erfindungsgemäßen Halbleiteranordnung,
3 zeitabhängige Signalverläufe zur Veranschaulichung eines Beispiels für die Ansteuerung der Halbleiteranordnung gemäß 2,
4 ein schematisches Schaltbild eines Ausführungsbeispiels der erfindungsgemäßen Halbleiterschaltung,
5A und 5B schematische Schaltbilder von Ausführungsbeispielen einer Zwischenspeicherschaltung,
6 zeitabhängige Signalverläufe zur Veranschaulichung eines Beispiels für die Ansteuerung der Schaltungsanordnung gemäß 4,
7 die Beziehungen zwischen Eingangs- und Ausgangssignalen bei Verwendung der Schaltungsanordnung gemäß 4 als Korrelationsrechenschaltung,
8 ein schematisches Schaltbild der erfindungsgemäßen Halbleiterschaltung bei deren Verwendung als Signalwandler,
9 die Beziehung zwischen Analogsignalen und Digitalsignalen bei einer von dem Signalwandler gemäß 8 durchgeführten Analog/Digital-Umsetzung,
10 ein schematisches Blockschaltbild, das die Anwendung der Erfindung bei einem Signalverarbeitungssystem wie einem Bewegungserfassungssystem veranschaulicht,
11A ein schematisches Blockschaltbild zur Veranschaulichung der Anwendung der Erfindung bei einem Signalverarbeitungssystem wie einem Bildverarbeitungsgerät,
11B ein schematisches Schaltbild, das ein Ausführungsbeispiel für den Aufbau eines Lichtempfangselements gemäß 11A veranschaulicht, und
11C eine schematische Darstellung zur Veranschaulichung eines Beispiels für die Arbeitsweise des Signalverarbeitungssystems gemäß 11A.
Zur Lösung der vorstehend genannten Aufgabenstellungen ist erfindungsgemäß ein Anschluss von jeweiligen Kondensatoren mit einem entsprechenden Eingang eines Vielfach-Eingangsanschlusses über eine erste Schalteinrichtung verbunden, während der andere Anschluss zumindest eines der Kondensatoren gemeinsam mit einem Leseverstärker über eine zweite Schalteinrichtung verbunden ist.
Durch diese Anordnung lassen sich Vorteile, wie ein geringer Schaltungsumfang, eine hohe Operationsgeschwindigkeit und eine hohe arithmetische Operationsgenauigkeit erzielen.
Da bei dieser Halbleiteranordnung der Ausgang eines Leseverstärkers mit zumindest einem Eingang der Vielfach-Eingangsanschlüsse über eine Zwischenspeichereinrichtung verbunden ist, lässt sich eine arithmetische Mehrheitsoperationsschaltung mit einfachem Schaltungsaufbau realisieren, indem eine Gewichtung entsprechend unterschiedlichen Kapazitätswerten der Kondensatoren vorgenommen wird.
Weiterhin kann eine Vielzahl von Halbleiteranordnungen, die jeweils mit der vorstehend beschriebenen Halbleiteranordnung identisch sind, vorgesehen werden, wobei ein Ausgangssignal einer ersten Halbleiteranordnung aus der Vielzahl der Halbleiteranordnungen und/oder ein invertiertes Ausgangssignal der ersten Halbleiteranordnung einer zweiten Halbleiteranordnung zugeführt wird, wodurch sich eine Korrelationsoperationsschaltung oder eine arithmetische Mehrheitsoperationsschaltung mit einer Schaltungsanordnung realisieren lässt, die eine geringe Anzahl von Verarbeitungsschritten ausführt und eine Hochgeschwindigkeitsverarbeitung durchführen kann.
Wenn bei einer Halbleiterschaltung, bei der die vorstehend beschriebene Halbleiteranordnung Verwendung findet, eine der Vielzahl von Eingangsanschlüssen entsprechende Minimalkapazität der Kondensatoren durch C gegeben ist, wird der gesamte Kapazitätswert der gemeinsam verbundenen Kondensatoren auf im wesentlichen ein ungradzahliges Vielfaches der Minimalkapazität C eingestellt, wodurch sich eine arithmetische Mehrheitsoperationsschaltung mit vereinfachtem Aufbau realisieren lässt.
Wenn eine Korrelationsoperationsschaltung zur Durchführung arithmetischer Korrelationsoperationen in Form eines Vergleichs mit Korrelationskoeffizienten unter Verwendung der vorstehend beschriebenen Halbleiteranordnung gebildet wird, lässt sich eine Binärumsetzung oder eine n-stufige (zur Basis n) Werteumsetzung unter Verwendung von Digitalwerten mit einer einfachen Anordnung realisieren. Wenn ferner ein Analog/Digital-Umsetzer unter Verwendung der vorstehend beschriebenen Halbleiteranordnung aufgebaut wird, erhält der Analog/Digital-Umsetzer von der Halbleiteranordnung ein Analogsignal und gibt ein diesem Analogsignal entsprechendes Digitalsignal ab. Durch diese Anordnung lässt sich ein hochpräziser Analog/Digital-Umsetzer realisieren, der mit einer geringen Anzahl von Verarbeitungsschritten einen Digitalwert mit einer Vielzahl von Bitstellen bildet. In ähnlicher Weise wird einem die vorstehend beschriebene Halbleiteranordnung aufweisenden Digital/Analog-Umsetzer von der Halbleiteranordnung ein Digitalsignal zugeführt und sodann ein dem Digitalsignal entsprechendes Analogsignal abgegeben. Durch diese Anordnung lässt sich ein Digital/Analog-Umsetzer mit einer hohen Verarbeitungsgeschwindigkeit realisieren.
Ein Signalverarbeitungssystem, das die vorstehend beschriebene Korrelationsoperationsschaltung oder einen Signalwandler wie den vorstehend beschriebenen Analog/Digital-Umsetzer oder Digital/Analog-Umsetzer aufweist, lässt sich als Hochleistungssystem mit einem einfachen Aufbau und einem geringen Schaltungsumfang sowie einer hohen Operationsgeschwindigkeit realisieren, was mit der üblichen Technik nicht möglich ist. Ein solches System umfasst z. B. eine Bildeingabeeinrichtung zur Aufnahme eines Bildsignals und wird zur Durchführung von Bildsignal-Komprimierungs/Dehnungsmaßnahmen verwendet. Das System umfasst weiterhin eine Speichereinheit zur Informationsspeicherung und kann auf vielfache Weise Anwendung finden, wie z. B. zur Bild/Tonsignal-Komprimierung/Dehnung und Bild-Interpolation/Ausdünnung.
Wenn im Rahmen der Anwendung der vorstehend beschriebenen Halbleiteranordnung eine Rückstelleinrichtung zur Rückstellung des Eingangs eines Leseverstärkers bei der Halbleiteranordnung vorgesehen wird, lässt sich die für den von der Rückstelleinrichtung durchgeführten Rückstellvorgang erforderliche Zeit durch EIN/AUS-Steuerung der zweiten Schalteinrichtung verändern, wodurch die Verarbeitungszeit einer arithmetischen Mehrheitsoperationsschaltung oder einer Korrelationsoperationsschaltung erheblich verkürzt werden kann.
Nachstehend wird näher auf bevorzugte Ausführungsbeispiele der Erfindung eingegangen.
(Erstes Ausführungsbeispiel)
2 zeigt ein schematisches Schaltbild eines ersten Ausführungsbeispiels der erfindungsgemäßen Halbleiteranordnung. Gemäß 2 umfasst die Halbleiteranordnung einen Rückstellschalter 1, Kondensatoren 2 und 2-A, Signalübertragungsschalter 3, einen Leseverstärker 5, einen in dem Leseverstärker 5 enthaltenen Inverter 6, einen in dem Leseverstärker 5 enthaltenen zweiten Inverter 4, einen zweiten Rückstellschalter 7 zur Rückstellung des Eingangs des Inverters 6, eine zweite Rückstellspannungsquelle 8, eine erste Rückstellspannungsquelle 10, einen Ausgangsanschluss 11 und eine mit den gemeinsam verbundenen Anschlüssen der Kondensatoren 2 gekoppelte parasitäre Kapazität 9. Die Erfindung ist jedoch nicht auf diese parasitäre Kapazität 9 beschränkt. Außerdem umfasst die Halbleiteranordnung einen Eingangsverbindungszählschalter 13.
3 zeigt ein Beispiel für die Betriebssteuerung dieses Ausführungsbeispiels. Betrieb und Wirkungsweise dieses Ausführungsbeispiels werden nachstehend unter Bezugnahme auf 3 näher beschrieben. Zunächst wird der Eingangsverbindungszählschalter 13 von einem Impuls ϕSET durchgeschaltet und der unterste Kondensator 2-A gemäß 2 mit dem Eingang des Leseverstärkers 5 verbunden. Sodann werden sämtliche Schalter 1 durch einen Rückstellimpuls ϕRES eingeschaltet, um einen Anschluss eines jeden der Kondensatoren 2 bis 2-A auf der Seite des Vielfach-Eingangsanschlusses zurück zu stellen. Die Rückstellspannung der ersten Rückstellspannungsquelle 10 beträgt ungefähr 1/2 der Signalamplitude. Die Rückstellspannung ist jedoch nicht hierauf beschränkt, sondern es kann auch eine andere Spannung Verwendung finden. Alternativ können mehrere Spannungen verwendet werden. Im wesentlichen gleichzeitig wird der Eingang des Inverters 6 des Leseverstärkers 5 zurückgestellt, indem der zweite Rückstellschalter 7 durchgeschaltet wird. Hierbei ist die Rückstellspannung der zweiten Rückstellspannungsquelle 8 auf einen Wert in der Nähe der logischen Inversionsspannung eingestellt, bei der das Ausgangssignal des Inverters 6 invertiert wird. Wenn der Rückstellimpuls ϕRES abgeschaltet wird, werden die beiden Enden eines jeden der Kondensatoren 2 und 2-A auf den entsprechenden Rückstellpotentialen festgehalten.
Wenn die Übertragungsschalter 3 jeweils durch einen Übertragungsimpuls ϕT durchgeschaltet werden, wird das Eingangssignal zu einem Anschluss der Kondensatoren 2 übertragen, sodass die Spannung an einem Anschluss der Kondensatoren von der Rückstellspannung von z. B. 2,5 V auf eine Spannung VX übergeht. Es sei z. B. angenommen, dass mit C die Kapazität des Kondensators 2 und mit Co der Kapazitätswert der parasitären Kapazität bezeichnet sind. Wenn N Kondensatoren 2 parallel geschaltet sind, ist die Potentialänderung an den gemeinsam verbundenen Anschlüssen der Kondensatoren 2 in Bezug auf das Rückstellpotential des Inverters 6 bei einem einzigen Eingangssignal durch Kapazitätsteilung gegeben durch: |C × (2,5 – VX)/(N × C + C0)| (1)
Wenn die Eingangsspannung des Inverters 6 eine Änderung in Bezug auf eine nahe der logischen Inversionsspannung liegende Spannung erfährt, wird die Ausgangsspannung des Inverters 6 entsprechend invertiert. Wenn somit den N Eingangsanschlüssen Signale zugeführt werden, wird dem Eingang des Inverters 6 eine Summe von N kapazitätsgeteilten Ausgangssignalen zugeführt. Wenn sodann die Summe von N Eingangssignalen einen positiven Wert annimmt, geht das Potential am Eingang des Inverters 6 auf einen höheren Wert als die logische Inversionsspannung über, und dem Ausgangsanschluss 11 des Leseverstärkers 5 wird ein Signal hohen Pegels zugeführt. Nimmt die Summe dagegen einen negativen Wert an, geht das Potential am Eingang des Inverters 6 auf ein niedrigeres Potential als die logische Inversionsspannung über, und ein Signal niedrigen Pegels wird abgegeben.
Bei diesem Ausführungsbeispiel sind die jeweiligen Eingangssignale entsprechend der auszuführenden Verarbeitung auf der Basis der Amplituden der Eingangssignale und der Kapazitäten der diese Signale erhaltenden Kondensatoren 2 und 2-A gewichtet, wobei diese Signale sodann im Leseverstärker 5 gleichzeitig einer arithmetischen Parallelverarbeitung unterzogen werden. Wenn der Impuls ϕSET auf niedrigen Pegel übergeht und der Schalter 13 abgeschaltet wird, wird die Verbindung des untersten Kondensators 2-A gemäß 2 mit dem Eingang des Leseverstärkers 5 unterbrochen. Zu diesem Zeitpunkt wird eine arithmetische Operation für (N – 1) Eingänge bzw. Eingangssignale mit Ausnahme des untersten Eingangs durchgeführt. Bei einer Änderung der arithmetischen Operationslogik ändert sich die Spannung am Eingang des Inverters 6 für ein einziges Eingangssignal in Bezug auf die Rückstellspannung um: |C × (2,5 – VX)/(N – 1) × C + C0| (2)
Dieser Änderungsbetrag übersteigt somit den durch die Gleichung (1) gegebenen Wert um den Betrag: (N × C + C0)/((N – 1) × C + C0) (mal ..) (3)
Durch diese Vergrößerung des Änderungsbetrages verringert sich die Wahrscheinlichkeit von Störsignal- oder rauschbedingten Operationsfehlern, sodass sich die arithmetischen Operationen mit höherer Genauigkeit durchführen lassen. Durch den erfindungsgemäßen Eingangsverbindungszählschalter kann somit eine Vielzahl von Arithmetik-Logikschaltungen mit einfacherem Aufbau und höherem Störabstand (Signal-Rauschverhältnis) als eine übliche Schaltungsanordnung zur Durchführung arithmetischer Paralleloperationen realisiert werden. Außerdem kann jede Arithmetik-Logikschaltung derart ausgestaltet werden, dass eine maximale Genauigkeit der arithmetischen Operationen erhalten wird.
Bei diesem Ausführungsbeispiel sind N Kondensatoren 2 und 2-A mit der jeweiligen Kapazität C miteinander verbunden. Die Erfindung ist jedoch nicht hierauf beschränkt, sondern die den jeweiligen Eingangsanschlüssen zugeordneten Kapazitäten der Kondensatoren können auch unterschiedliche Werte aufweisen. Weiterhin ist auch die Anzahl der über den Schalter 13 zu verbindenden Kondensatoren nicht auf einen Kondensator beschränkt. Ersichtlicherweise kann z. B. eine Vielzahl von Kondensatoren 2-A und eine Vielzahl von Schaltern 13 vorgesehen sein, oder eine Vielzahl von Kondensatoren 2-A kann mit einem Schalter 13 verbunden sein. Alternativ kann eine Kombination dieser Anordnungen Verwendung finden. Durch eine solche Anordnung kann die jeweils gewünschte Arithmetik-Logikschaltung gebildet werden. Außerdem liegt auf der Hand, dass eine gewünschte Arithmetik-Logikschaltung auch durch Zusammenschaltung einer Vielzahl von jeweils mit der Schaltungsanordnung gemäß 2 identischen Schaltungen erhalten werden kann.
Bei der Schaltungsanordnung des ersten Ausführungsbeispiels sind die jeweiligen Eingangssignale entsprechend der auszuführenden arithmetischen Verarbeitung auf der Basis der Amplituden der Eingangssignale und der Kapazitäten der diese Signale aufnehmenden Kondensatoren 2 und 2-A gewichtet, wobei die Signale im Leseverstärker gleichzeitig einer arithmetischen Parallelverarbeitung unterzogen werden. Dieser Gewichtungsvorgang kann durch Freigeben bzw. Durchschalten des Schalters 13 unter Verwendung des Impulses ϕSET erfolgen. Wenn bei üblichen Schaltungsanordnungen die Anzahl der arithmetischen Paralleloperationen ansteigt, hat dies zur Folge, dass eine Verzögerung der Eingangssignale zueinander auf Grund der Signalverzögerung an Leiterbahnen auftritt, oder dass Stör- oder Rauschsignalanteile in den Signalen auf Grund von Nebensprechen auftreten, das von dem komplexen Schaltungsaufbau verursacht wird. Bei der vorstehend beschriebenen Schaltungsanordnung können solche Nachteile vermieden werden, sodass sich eine sehr genaue arithmetische Parallelverarbeitung mit hoher Verarbeitungsgeschwindigkeit realisieren lässt.
Auch wenn z. B. die Anzahl der Eingangsanschlüsse vergrößert wird, bezieht sich die Vergrößerung des Schaltungsumfangs lediglich auf eine hierzu proportionale Vergrößerung der Anzahl von Kondensatoren und Schaltern für Gewichtungsoperationen, sodass sich die arithmetische Operationsverarbeitung in zufriedenstellender Weise durchführen lässt. Im Vergleich zu einer üblichen arithmetischen Parallelverarbeitungsschaltung lässt sich eine erhebliche Verringerung des Schaltungsumfangs und Verbesserung der Fertigungsausbeute erzielen. Da sich der Schaltungsumfang verringert und die Operationsgeschwindigkeit steigt, führt dies natürlich auch zu einem geringeren Stromverbrauch.
(Zweites Ausführungsbeispiel)
4 zeigt ein Schaltbild der Schaltungsanordnung eines bevorzugten Ausführungsbeispiels, bei dem die Erfindung bei einer Korrelationsrechenschaltung Anwendung findet. Gemäß 4 umfasst diese Schaltungsanordnung Vergleicher 402, Zwischenspeicherschaltungen 12 sowie eine Impulsgeneratorschaltung 14 zur Steuerung eines Schalters 13-A. Die Impulsgeneratorschaltung 14 umfasst ein UND-Glied 15, ein ODER-Glied 16, ein EXNOR-Glied 17 sowie Schalter 18 und 19. Wie 4 zu entnehmen ist, umfasst die Schaltungsanordnung einen ersten gewichteten Eingangsanschluss 403 und einen zweiten gewichteten Eingangsanschluss 404. Ein Kondensator mit dem zweifachen Kapazitätswert eines mit anderen Eingängen verbundenen Kondensators C ist mit dem Eingangsanschluss 403 verbunden, während ein Kondensator mit dem vierfachen Kapazitätswert des Kondensators C mit dem Eingangsanschluss 404 verbunden ist. Ein Ausgang 11 der Schaltungsanordnung führt zu einer externen Einheit und ist außerdem mit den gewichteten Eingangsanschlüssen 403 und 404 über die Zwischenspeicherschaltungen 12 verbunden.
Die 5A und 5B zeigen Ausführungsbeispiele für den Aufbau der Zwischenspeicherschaltung 12. Gemäß 5A umfasst diese Schaltung Übertragungsschalter 201-A und 201-B sowie Inverter 202-A und 202-B. Wenn der Übertragungsschalter 201-A durch ein Steuersignal PH freigegeben bzw. durchgeschaltet wird, wird ein Signal DATA dem Eingang des Inverters 202-A zugeführt. Wenn der Übertragungsschalter 201-A durch das Steuersignal PH gesperrt wird, wird gleichzeitig der Übertragungsschalter 201-B durchgeschaltet und bildet auf diese Weise eine Mitkopplungsschleife für die Inverter 202-A und 202-B, wobei das Signal DATA bis zur nächsten Durchschaltung des Übertragungsschalters 201-A zwischengespeichert wird. Über den Inverter 202-B wird ein in Bezug auf das Eingangssignal DATA nicht invertiertes Ausgangssignal Q erhalten, während über den Inverter 202-A ein invertiertes Ausgangssignal Q erhalten wird.
5B zeigt einen weiteren Aufbau der Zwischenspeicherschaltung. Gemäß 5B umfasst die Zwischenspeicherschaltung PMOS-Transistoren 203 sowie NMOS-Transistoren 204. Wie im Falle der Schaltungsanordnung gemäß 5A wird ein Signal DATA unter Verwendung eines Steuersignals PH und eines invertierten Steuersignals PH übertragen und der Wert des übertragenen Signals bis zum jeweils nächsten Anstehen des Steuersignals PH zwischengespeichert, sodass nichtinvertierte und invertierte Ausgangssignale Q und Q abgegeben werden. Bei den Schaltungen gemäß den 5A und 5B wird ein Binärsignal unter Verwendung der Inverter zwischengespeichert. Alternativ kann jedoch auch ein Analogwert oder eine Vielzahl von Werten von der Zwischenspeicherschaltung zwischengespeichert werden, wobei die Erfindung im übrigen nicht speziell auf diese Zwischenspeicherschaltungen beschränkt ist. So kann z. B. eine Schaltung zur Zwischenspeicherung eines Analogsignals erhalten werden, indem eine Abtast-Speicherschaltung mit dem Eingang einer Verstärkerschaltung verbunden wird.
6 zeigt zeitabhängige Signalverläufe im Betrieb dieses Ausführungsbeispiels. Die Zwischenspeicherschaltung 12 wird von einem Impuls ϕSET angesteuert.
Nachstehend wird zunächst unter Bezugnahme auf 4 näher auf die grundlegende Wirkungsweise dieses Ausführungsbeispiels eingegangen. Da zunächst ein Impuls ϕLAT einen niedrigen Pegel und der Impuls ϕSET einen hohen Pegel aufweisen (und ein Impuls ϕSET auf einen niedrigen Pegel gesetzt ist), sind wie im Falle des ersten Ausführungsbeispiels die Schalter 13-A und 13-B gesperrt, sodass die Verbindung der gewichteten Eingänge mit dem Leseverstärker 5 unterbrochen ist.
Anschließend werden die Spannungen an den beiden Anschlüssen eines jeden Kondensators 2 in Abhängigkeit von einem Rückstellimpuls ϕRES auf die entsprechenden Rückstellspannungen zurückgestellt. Wenn sodann jeder Übertragungsschalter 3 durch einen Übertragungsimpuls ϕT freigegeben bzw. durchgeschaltet wird, wird ein Signal einem Anschluss des entsprechenden Kondensators 2 zugeführt, sodass das Potential an einem Anschluss dieses Kondensators 2 auf einen niedrigen oder hohen Pegel übergeht. Der gemeinsam verbundene Anschluss eines jeden Kondensators 2 ändert sich für ein jeweiliges Eingangssignal durch Kapazitätsteilung. Wenn die Eingangsspannung des Inverters 6 die logische Inversionsspannung überschreitet, wird die Ausgangsspannung des Inverters 6 entsprechend invertiert. Wenn hierbei Signale den N Eingängen zugeführt werden, wird dem Eingang des Inverters 6 die Summe aus N kapazitätsgeteilten Ausgangssignalen zugeführt. Da die den normalen Eingängen mit Ausnahme der gewichteten Eingänge zugeordneten Kondensatoren 2 im wesentlichen die gleichen Kapazitätswerte aufweisen, geht der Eingang des Inverters 6 auf ein über der logischen Inversionsspannung liegendes Potential über, wenn die Anzahl der Signale hohen Pegels an den N Eingängen eine Mehrheit darstellt, sodass in diesem Fall am Ausgang 11 des Leseverstärkers 5 ein Signal hohen Pegels abgegeben wird. Wenn dagegen die Anzahl der Eingangssignale niedrigen Pegels eine Mehrheit darstellt, wird ein Ausgangssignal niedrigen Pegels abgegeben.
Bei diesem Aufbau dient die Schaltungsanordnung gemäß 4 als arithmetische Mehrheitsoperationsschaltung zur Bildung und Ausgabe eines der Mehrheit einer Vielzahl von Eingangssignalen entsprechenden logischen Werts. Nachstehend wird unter Bezugnahme auf 4 eine Korrelationsoperationsschaltung mit 7 Eingängen bzw. für 7 Eingangssignale näher beschrieben. Hierbei werden den Vergleichern 402 gemäß 4 sieben Eingangssignale zusammen mit Korrelationskoeffizienten zugeführt.
Jeder Vergleicher 402 vergleicht das jeweilige Eingangssignal mit einem entsprechenden Korrelationskoeffizienten. Das Ausgangssignal eines jeden Vergleichers 402 wird dann einem entsprechenden Übertragungsschalter 3 zugeführt. Wenn die Anzahl der Signale hohen Pegels eine Mehrheit darstellt, d. h., wenn vier der sieben Eingangssignale einen hohen Pegel aufweisen, wird am Ausgang 11 ein Signal hohen Pegels abgegeben. In 7 sind in der Spalte S3 die Ausgangssignalwerte dieser Schaltung in Einheiten der Anzahl von Eingängen dargestellt, die mit Signalen hohen Pegels beaufschlagt werden. Wie dieser Spalte zu entnehmen ist, beträgt der Ausgangssignalwert "1", wenn die Anzahl der Eingangssignale hohen Pegels vier oder mehr beträgt. Hierbei wird das Ausgangssignal am Ausgang 11 gleichzeitig von den Zwischenspeicherschaltungen 12 zwischengespeichert.
Da die Impulse ϕLAT1 und ϕSET jeweils auf einen hohen Pegel und einen niedrigen Pegel gesetzt sind, gehen die Ausgangssignale des ODER-Gliedes 16 und des UND-Glieds 15 auf hohen Pegel über. Dies hat zur Folge, dass der Schalter 13-A durchgeschaltet wird und der Kondensator 4C des gewichteten Eingangs, dessen Kapazität den vierfachen Wert der Kapazität des Kondensators 2 besitzt, mit dem Eingang des Leseverstärkers 5 verbunden wird. Bei dieser Schaltungsanordnung entspricht dieser Vorgang der gemeinsamen Verbindung von elf (7 + 4) Kondensatoren C. Die Schaltungsanordnung dient als ein Mehrheits-Operationsschaltungsblock mit elf Eingängen bzw. für elf Eingangssignale, bei dem das invertierte Signal des vorherigen arithmetischen Operationsergebnisses dem gewichteten Kondensator 4C zugeführt wird.
Wenn z. B. vier von sieben Eingangssignalen an den Eingängen einen hohen Pegel aufweisen, geht das Signal am invertierten Ausgang Q der Zwischenspeicherschaltung 12 auf niedrigen Pegel über, sodass ein Signal niedrigen Pegels dem gewichteten Eingang 404 zugeführt wird. Wenn sechs von sieben Eingangssignalen an den normalen Eingängen außer den gewichteten Eingängen einen hohen Pegel aufweisen, bestimmt die für elf Eingänge bzw. Eingangssignale ausgelegte arithmetische Mehrheitsoperationsschaltung das Vorliegen einer Gesamtmehrheit und gibt ein Signal hohen Pegels ab. Wenn vier oder mehr oder fünf oder weniger von sieben Eingangssignalen hohen Pegel aufweisen, bestimmt die für elf Eingänge bzw. Eingangssignale ausgelegte arithmetische Mehrheitsoperationsschaltung, dass keine Mehrheit vorliegt und gibt ein Signal niedrigen Pegels ab. In 7 sind in der Spalte S2 diese Ausgangssignalwerte in Einheiten der Anzahl der den sieben Eingängen zugeführten Signale hohen Pegels dargestellt. Wie dieser Spalte zu entnehmen ist, beträgt der Ausgangssignalwert "1", wenn die Anzahl der Eingangssignale hohen Pegels 2, 3, 6 oder 7 beträgt.
In ähnlicher Weise wird bei einem hohen Pegel des Impulses ϕLAT2 der Schalter 13-B freigegeben bzw. durchgeschaltet, sodass der Kondensator 2C des anderen gewichteten Eingangs, der den doppelten Kapazitätswert des Kondensators 2 aufweist, mit dem Eingang des Leseverstärkers 5 verbunden wird. In Abhängigkeit von den Polaritäten der in den Spalten S3 und S2 gemäß 7 aufgeführten Signale erfolgt eine EIN/AUS-Steuerung des Schalters 13-A. Bei der Schaltungsanordnung gemäß 4 entspricht dieser Vorgang der gemeinsamen Verbindung von neun (7 + 2) Kondensatoren C. Eine solche Schaltung dient als arithmetische Mehrheitsoperationsschaltung für neun Eingänge bzw. Eingangssignale, bei der das invertierte Signal des vorherigen arithmetischen Operationsergebnisses dem gewichteten Kondensator 2C zugeführt wird. Alternativ entspricht dieser Vorgang der gemeinsamen Verbindung von dreizehn (7 + 2 + 4) Kondensatoren C. Eine solche Schaltung dient als arithmetische Mehrheitsoperationsschaltung für dreizehn Eingänge bzw. Eingangssignale, bei der das invertierte Signal des vorherigen arithmetischen Operationsergebnisses sechs der gemeinsam verbundenen Kondensatoren zugeführt wird.
Wenn z. B. sechs von sieben Eingangssignalen einen hohen Pegel aufweisen, befindet sich das Ausgangssignal S2 gemäß 7 auf hohem Pegel, während der invertierte Ausgang Q der Zwischenspeicherschaltung 12 auf niedrigen Pegel gesetzt ist. Dies hat zur Folge, dass den gewichteten Eingängen 404 und 403 Signale niedrigen Pegels zugeführt werden. Das Ausgangssignal des EXNOR-Gliedes 17 wird auf hohen Pegel gesetzt, sodass die Ausgangssignale des ODER-Gliedes 16 und des UND-Gliedes 15 ebenfalls zum Durchschalten des Schalters 13-A auf hohen Pegel übergehen. Die Schaltung dient dann als arithmetische Mehrheitsoperationsschaltung für dreizehn Eingänge bzw. Eingangssignale. Wenn sämtliche sieben Eingangssignale hohen Pegel aufweisen, bestimmt die für dreizehn Eingänge bzw. Eingangssignale ausgelegte arithmetische Mehrheitsoperationsschaltung das Vorliegen einer Gesamtmehrheit und gibt ein Signal hohen Pegels ab. Wenn sechs von sieben Eingangssignalen einen hohen Pegel aufweisen, wird keine Mehrheit ermittelt, sodass ein Signal niedrigen Pegels abgegeben wird. In 7 sind in der Spalte S1 diese Ausgangssignalwerte in Einheiten der Anzahl von Signalen hohen Pegels an den sieben Eingängen wiedergegeben.
Wie in 7 veranschaulicht ist, kann mit einer solchen Schaltungsanordnung die Anzahl von Eingangssignalen aus einer Vielzahl von Eingangssignalen, bei denen eine Koinzidenz zwischen den Signalen und Korrelationskoeffizienten vorliegt, nach Umsetzung in eine Binärzahl mit drei Bitstellen ausgegeben werden. Unter Verwendung dieses Ausführungsbeispiels kann somit eine Korrelationsberechnung mit Hilfe einer sehr kleinen Schaltung und bei geringem Stromverbrauch erfolgen.
Durch Änderung der Anzahl der Parallelverbindungen von Eingangssignalen in Verbindung mit einer Änderung der arithmetischen Operationslogik lässt sich die Operationsgenauigkeit bei der jeweiligen Anordnung verbessern.
Der Aufbau der Impulsgeneratorschaltung 14 ist nicht auf die Schaltungsanordnung gemäß 4 beschränkt, sondern es kann auch eine andere Anordnung Verwendung finden.
Wie vorstehend beschrieben, werden bei dem zweiten Ausführungsbeispiel die Amplituden der Eingangssignale und die Kapazitätswerte der mit diesen Signalen beaufschlagten Kondensatoren in geeigneter Weise festgelegt, wobei die jeweiligen Eingangssignale über die Zwischenspeicherschaltungen in Verbindung mit einem Ausgangsrückkopplungspegel entsprechend der auszuführenden Verarbeitung gewichtet werden. Diese Signale werden im Leseverstärker gleichzeitig einer arithmetischen Paralleloperation unterzogen. Diese Ausführungsform stellt grundsätzlich ein Ausführungsbeispiel für eine arithmetische Mehrheitsoperationsschaltung in Verbindung mit einer drei Bitstellen umfassenden arithmetischen Binäroperationsschaltung dar. Durch diese Schaltungsanordnung kann bei einer Vergrößerung der Anzahl von arithmetischen Paralleloperationen und dergleichen eine Relativverzögerung bei Eingangssignalen auf Grund der Signalverzögerung an Leiterbahnen oder ein durch Nebensprecherscheinungen hervorgerufenes Auftreten von Stör- oder Rauschsignalanteilen in zufriedenstellender Weise unterdrückt werden. Hierbei kann durch Steuerung der Zuführungszeit eines jeden Impulses auf einfache Weise ein arithmetisches Binäroperationsergebnis mit einer Vielzahl von Bitstellen gebildet werden. Auf diese Weise lässt sich die Durchführung sehr genauer arithmetischer Paralleloperationen mit hoher Geschwindigkeit gewährleisten.
Die arithmetische Operationsschaltung wird hierbei von Kondensatoren, die zwischen einer Vielzahl von Eingangsanschlüssen und gemeinsam verbundenen Anschlüssen angeordnet sind, Gewichtungskondensatoren sowie Schaltern gebildet, die die elektrische Verbindung der Gewichtungskondensatoren herstellen und unterbrechen. Im Vergleich zu einer üblichen arithmetischen Paralleloperationsschaltung lässt sich hierdurch eine erhebliche Verringerung des Schaltungsumfangs in Verbindung mit einer Steigerung der Fertigungsausbeute erzielen. Außer einer Verringerung des Schaltungsumfangs und einer Vergrößerung der Operationsgeschwindigkeit lässt sich natürlich auch eine Verringerung des Stromverbrauchs erzielen.
(Drittes Ausführungsbeispiel)
8 zeigt ein schematisches Schaltbild der Schaltungsanordnung eines Ausführungsbeispiels, bei dem die Erfindung als Signalwandler bei einer drei Bitstellen umfassenden Analog/Digital-Umsetzerschaltung (die nachstehend auch als A/D-Umsetzer bezeichnet ist) Anwendung findet. Gemäß 8 umfasst der Analog/Digital-Umsetzer einen Analogsignaleingang 701, Schalter 702, 702A, 707, 707A, 708 und 708A, Zwischenspeicherschaltungen 12, einen Kondensator 703 mit dem halben Kapazitätswert eines dem analogen Signaleingang zugeordneten Kondensators 2, Kondensatoren 704 und 706, die jeweils 1/4 des Kapazitätswertes des dem analogen Signaleingang zugeordneten Kondensators 2 aufweisen, und einen Kondensator 705 mit einem Kapazitätswert, der 1/8 der Kapazität des Kondensators 2 beträgt. Nachstehend wird näher auf die Arbeitsweise dieser Schaltungsanordnung anhand eines Beispiels eingegangen, bei dem eine Versorgungsspannung von 5 V Verwendung findet. Zunächst wird der Eingang eines Leseverstärkers 5 auf 0 V zurückgestellt. Hierbei liegt der Analogsignaleingang 701 an 0 V. Wenn sodann das Potential am analogen Signaleingang 701 von 0 V auf eine analoge Signalspannung übergeht und das analoge Eingangssignal gleich oder höher als ungefähr 2,5 V wird, überschreitet das Eingangspotential des Leseverstärkers in einem arithmetischen Operationsschaltungsblock eine logische Inversionsspannung (von der in diesem Fall angenommen wird, dass sie 2,5 V beträgt), sodass ein Ausgangssignal hohen Pegels abgegeben wird.
In 9 sind unter der Spalte S3 die Ausgangssignalergebnisse veranschaulicht. Da die beiden Impulse ϕSET1 und ϕSET2 niedrigen Pegel aufweisen, sind die Schalter 708 und 708A durchgeschaltet. Aus diesem Grunde wird das arithmetische Operationsergebnis von den Zwischenspeicherschaltungen 12 zwischengespeichert, sobald es ausgegeben wird. Die Schalter 702A werden in Abhängigkeit vom Anstehen eines Impulses ϕSET1 freigegeben bzw. durchgeschaltet (der Schalter 708A ist gesperrt). Sodann wird ein Anschluss des Kondensators 703 in Abhängigkeit von einem Impuls ϕSET auf 5 V zurückgestellt. Gleichzeitig wird ein Anschluss des Kondensators 706 in Abhängigkeit von einem Impuls ϕSET3 auf 5 V zurückgestellt. Der Impuls ϕSET wird zum Durchschalten des Schalters 707A abgeschaltet, sodass die Signale der Zwischenspeicherschaltungen 12 den Kondensatoren 703 und 704 zugeführt werden, wobei gleichzeitig ein Anschluss des Kondensators 706 in Abhängigkeit von dem Impuls ϕSET3 auf 0 V gesetzt wird. Hierbei ist die Potentialänderung am Eingang des Leseverstärkers durch {C × VA – (C/2) × 5 – (C/4) ×5}/(C + C/2 + C/4) (4)gegeben, wobei VA die analoge Eingangssignalspannung bezeichnet.
Wie diesem Ausdruck zu entnehmen ist, wird ein Signal hohen Pegels abgegeben, wenn die analoge Signalspannung VA bei der laufenden Steuerung gleich oder höher als 3,75 V wird, während ein Signal niedrigen Pegels abgegeben wird, wenn die Spannung VA gleich oder höher als 2,5 V und niedriger als 3,75 V wird. Die Ausgangssignalergebnisse sind in 9 unter Spalte S2 aufgeführt. Sodann erfolgt eine ähnliche arithmetische Operation in Abhängigkeit von den Impulsen ϕSET2, ϕSET und ϕSET3. Die Ausgangssignalergebnisse sind in 9 unter der Spalte S1 aufgeführt. Wie durch 9 veranschaulicht wird, kann durch die vorstehend beschriebene Anordnung ein Analog/Digital-Umsetzer zur Umsetzung einer analogen Signalspannung in ein drei Bitstellen umfassendes Digitalsignal gebildet werden, wobei sich die Bildung und Ausgabe des Digitalsignals mit einer sehr kleinen Schaltungsanordnung realisieren lässt, die eine hohe Operationsgeschwindigkeit und einen geringen Stromverbrauch ermöglicht.
Bei diesem Ausführungsbeispiel ist ein Analog/Digital-Umsetzer mit drei Bitstellen beschrieben worden. Die Erfindung ist jedoch nicht hierauf beschränkt, sondern die Anzahl der Bitstellen kann natürlich auf einfache Weise vergrößert werden. Bei diesem Ausführungsbeispiel ist ferner ein Hochgeschwindigkeits-A/D-Umsetzer unter Verwendung von Kondensatoren in Betracht gezogen worden. Die Erfindung ist jedoch nicht auf diese Ausgestaltung beschränkt.
Im Rahmen dieses Ausführungsbeispiels sind eine Korrelationsoperationsschaltung und ein Analog/Digital-Umsetzer als Beispiele herangezogen worden. Die Erfindung ist jedoch nicht auf diese Einheiten beschränkt. So kann die Erfindung z. B. auch bei verschiedenen anderen Logikschaltungen, wie einem Digital/Analog-Umsetzer, einem Addierer, einem Subtrahierer oder dergleichen verwendet und hierbei gleichermaßen die vorstehend beschriebene Wirkung erzielt werden. Insbesondere wenn die Erfindung bei einem Digital/Analog-Umsetzer Anwendung findet und die Kapazität des Eingangs zum Empfang von LSB-Daten durch C gegeben ist, brauchen die Kapazitäten jeweils in Richtung des Bits höchster Wertigkeit lediglich auf das Zweifache des unmittelbar vorhergehenden Wertes in Form von 2C, 4C, 8C, ... eingestellt zu werden, um auf diese Weise einen binären Digital/Analog-Umsetzer zu realisieren. In diesem Falle können die Ausgangssignale der gemeinsam verbundenen Anschlüsse der Kondensatoren einem Sourcefolgerverstärker zugeführt werden.
Wenn bei einem Schaltungsblock, bei dem in der vorstehend beschriebenen Weise die der Vielzahl von Eingängen entsprechenden Anschlüsse auf einer Seite der Kondensatoren gemeinsam mit dem Eingang des Leseverstärkers verbunden sind, die Minimalkapazität der mit den jeweiligen Eingängen verbundenen Kondensatoren durch C gegeben ist, stellt der gesamte Kapazitätswert der Kondensatoren im wesentlichen ein ungradzahliges Vielfaches von C dar.
Wenn eine Korrelationsoperationsschaltung keinen Steuereingang aufweist, besitzen sämtliche, mit den Eingängen verbundene Kapazitäten einen Minimalwert. Wenn dagegen die Korrelationsoperationsschaltung in der in Verbindung mit dem vorstehenden Ausführungsbeispiel beschriebenen Weise Steuereingänge aufweist, sind die mit den Steuereingängen verbundenen Kapazitäten gradzahlige Vielfache von C, wie 2C und 4C, und die Gesamtheit der Kapazitäten dieser Eingänge und einer ungradzahligen Anzahl von Signaleingängen ist im wesentlichen ein ungradzahliges Vielfaches der Einheitskapazität C. Mit dieser Anordnung lässt sich ein eindeutiger Vergleich mit einem gewünschten Referenzwert und damit eine höhere Operationspräzision erzielen.
Vorstehend ist als Beispiel eine Korrelationsoperationsschaltung in Betracht gezogen worden. Im Falle eines binären Digital/Analog-Umsetzers ist bei einer Signaleingangskapazität der Bitstelle geringster Wertigkeit (LSB) von C die Kapazität der nächsten Bitstelle durch 2C, die der übernächsten Bitstelle durch 4C und dergleichen gegeben, d. h., die Kapazität einer jeden Bitstelle nimmt den doppelten Wert der unmittelbar vorhergehenden Bitstelle an, sodass der Gesamtwert der Kapazitäten der Vielzahl von Eingängen im wesentlichen zu einem ungradzahligen Vielfachen von C wird, wodurch sich ein sehr präziser Digital/Analog-Umsetzer realisieren lässt. Bei dem vorstehend beschriebenen Analog/Digital-Umsetzer ist die Anzahl der Bestimmungspunkte für die Unterscheidung, ob der analoge Signalpegel höher oder niedriger als 1/2 des vollen Bereiches ist, auf einen ungradzahligen Wert, z. B. 1, festgelegt, wobei auch die Anzahl der Bestimmungspunkte für die Unterscheidung, ob der Signalpegel höher oder niedriger als 1/4, 2/4, 3/4 oder 4/4 des vollen Bereiches ist, auf einen ungradzahligen Wert, z. B. 3, festgelegt ist. Der Gesamtwert der mit der Vielzahl von Eingängen verbundenen Kapazitäten kann somit im wesentlichen auf ein ungradzahliges Vielfaches des minimalen Kapazitätswertes festgelegt werden. Da durch diese Anordnung arithmetische Operationen mit hoher Präzision durchgeführt werden können, ohne dass unnötig große Kapazitäten erforderlich sind, lassen sich arithmetische Operationen mit niedrigerem Stromverbrauch und höherer Geschwindigkeit realisieren.
(Viertes Ausführungsbeispiel)
10 zeigt eine bevorzugte Anordnung eines vierten Ausführungsbeispiels der Erfindung. Bei diesem vierten Ausführungsbeispiel findet die erfindungsgemäße Halbleiteranordnung bei einer Bewegungsdetektoreinrichtung für dynamische Bilder oder dergleichen Verwendung. Gemäß 10 umfasst die Anordnung Speichereinheiten 61 und 62 zur jeweiligen Speicherung von Standarddaten und Referenzdaten, eine Korrelationsrecheneinheit 63, eine Steuereinheit 64 zur Steuerung des gesamten Chips, eine Additionsrecheneinheit 65 zur Addition der Korrelationsergebnisse, ein Register 66 zur Zwischenspeicherung eines Minimalwertes der von der Additionsrecheneinheit 65 gebildeten Summen, eine Einheit 67, die als Vergleicher und Speichereinheit zur Speicherung der Adresse des Minimalwertes dient, und eine Einheit 68, die als Ausgangspuffer und Speichereinheit zur Speicherung des Ausgangsergebnisses dient. Über einen Eingang 69 wird eine Standarddatenfolge zugeführt, während über einen Eingang 70 eine mit der Standarddatenfolge zu vergleichende Referenzdatenfolge zugeführt wird.
Die Speichereinheiten 61 und 62 umfassen z. B. statische Direktzugriffsspeicher (SRAMs) und werden von üblichen CMOS-Schaltungen gebildet. Die Verarbeitung der der Korrelationsrecheneinheit 63 zugeführten Daten kann durch Parallelverarbeitung erfolgen, da die Einheit 63 eine erfindungsgemäße Korrelationsoperationsschaltung umfasst. Aus diesem Grund kann die Einheit 63 nicht nur eine sehr hohe Verarbeitungsgeschwindigkeit erreichen, sondern auch von einer kleineren Anzahl von Bauelementen gebildet werden, wodurch sich eine Reduzierung der Chipgröße und Herstellungskosten ergibt. Das Korrelationsrechenergebnis wird mit Hilfe der Additionsrecheneinheit 65 ausgewertet und mit dem Inhalt des das Maximalkorrelations-Rechenergebnis (Minimalsumme) speichernden Registers 66 verglichen, bevor die laufende Korrelationsberechnung durch die Einheit 67 erfolgt. Wenn das derzeitige Rechenergebnis kleiner als der vorherige Minimalwert ist, wird das derzeitige Ergebnis neu in das Register 66 eingespeichert. Wenn dagegen das vorherige Ergebnis kleiner als das derzeitige Ergebnis ist, wird das vorherige Ergebnis aufrecht erhalten.
Durch diese Operation wird stets das arithmetische Maximalkorrelations-Operationsergebnis im Register 66 gespeichert und bei Beendigung der Berechnung sämtlicher Datenfolgen das Korrelations-Endergebnis über einen Ausgang 71 abgegeben. Die Steuereinheit 64, die Additionsrecheneinheit 65, das Register 66 und die Einheiten 67 und 68 können bei diesem Ausführungsbeispiel von einer üblichen CMOS-Schaltung gebildet werden. Wenn insbesondere bei der Additionsrecheneinheit 65 die erfindungsgemäße Schaltungsanordnung Anwendung findet, können Paralleladditionen und damit eine Hochgeschwindigkeitsverarbeitung realisiert werden. Wie vorstehend beschrieben, können durch die Anwendung der Erfindung nicht nur eine Hochgeschwindigkeitsverarbeitung und niedrige Herstellungskosten, sondern auch eine Verringerung des Stromverbrauchs realisiert werden, da die arithmetischen Operationen auf der Basis von Kapazitäten ausgeführt werden, wodurch sich ein niedriger Stromverbrauch ergibt. Aus diesem Grund eignet sich die Erfindung für tragbare Geräte, wie eine 8-mm-Videokamera, oder dergleichen.
(Fünftes Ausführungsbeispiel)
Nachstehend wird ein fünftes Ausführungsbeispiel der Erfindung unter Bezugnahme auf die 11A bis 11C näher beschrieben. Das fünfte Ausführungsbeispiel stellt eine Chip-Anordnung dar, bei der durch Integration der erfindungsgemäßen Schaltungstechnik und eines optischen Sensors (Festkörper-Bildaufnahmeelement) eine Hochgeschwindigkeits-Bildverarbeitung erfolgt, bevor die Bildsignaldaten ausgelesen werden.
11A zeigt die Anordnung des gesamten erfindungsgemäßen Chips in Form eines Blockschaltbildes. 11B stellt ein schematisches Schaltbild dar, das den Aufbau eines Bildelementabschnitts des erfindungsgemäßen Chips veranschaulicht, während 11C eine schematische Darstellung zur Erläuterung des arithmetischen Operationsinhalts des erfindungsgemäßen Chips ist.
Gemäß 11A umfasst der Chip Lichtempfangsabschnitte 41, die fotoelektrische Wandlerelemente aufweisen und in Form einer Matrix zur Bildung einer Bilddaten-Sensoreinheit 60 angeordnet sind, Zeilenspeichereinheiten 43, 45, 47 und 49, Korrelationsrecheneinheiten 44 und 48 sowie eine arithmetische Operationsausgabeeinheit 50. 11B zeigt ein Ausführungsbeispiel des Lichtempfangsabschnitts 41. Dieser Abschnitt umfasst Koppelkondensatoren 51 und 52 zur jeweiligen Verbindung des optischen Signalausgangs eines bipolaren Transistors 53 mit Ausgangssammelleitungen 42 und 46 gemäß 11A, einen mit dem Basisbereich des bipolaren Transistors 53 verbundenen Kondensator 54 sowie einen MOS-Schalttransistor 55. Die der Bilddaten-Sensoreinheit 60 zugeführten Bilddaten werden im Basisbereich eines jeden bipolaren Transistors 53 fotoelektrisch umgesetzt.
Ein den fotoelektrisch umgesetzten Foto-Ladungsträgern entsprechendes Ausgangssignal wird zum Emitter des bipolaren Transistors 53 ausgelesen und führt entsprechend dem eingangsseitig gespeicherten Ladungssignal über den Kondensator 51 und den Kondensator 52 zu einer Anhebung der Potentiale an den Ausgangssammelleitungen 42 und 46. Durch diesen Vorgang wird die Summe der Ausgangssignale der Bildelemente in Spaltenrichtung zu der Speichereinheit 47 und die Summe der Ausgangssignale der Bildelemente in Reihenrichtung zu der Speichereinheit 43 ausgelesen. Wenn hierbei ein Bereich, in dem das Basispotential des bipolaren Transistors angehoben ist, über den Kondensator 54 eines jeweiligen Bildelementabschnitts unter Verwendung z. B. eines (in den 11A bis 11C nicht dargestellten) Decodierers ausgewählt wird, können die gebildeten Summen in der X- und der Y-Richtung eines beliebigen Bereichs der Sensoreinheit 60 ausgegeben werden.
Wenn bei der vorstehend beschriebenen Anordnung in der in 11C dargestellten Weise ein Bild 56 zur Zeit t₁ und ein Bild 57 zur Zeit t₂ eingegeben werden, werden durch jeweilige Addition dieser Bilder in der Y-Richtung erhaltene Ausgabeergebnisse 58 und 59 zu Projektionsausgangssignalen, die Bildpositionen entsprechen. Auf diese Weise kann analysiert werden, dass die Ausgabeergebnisse zu Bildsignalen werden, die den Bewegungszustand eines Fahrzeugs in der in 11C veranschaulichten Weise repräsentieren. Diese Daten sind jeweils in den Zeilenspeichern 47 und 49 gemäß 11A gespeichert. In ähnlicher Weise werden durch Addition von Bilddaten in der X-Richtung erhaltene Daten in den Zeilenspeichern 43 und 45 gespeichert.
Wie aus den in 11C dargestellten Ausgabeergebnissen 58 und 59 ersichtlich ist, verschieben sich die Daten der beiden Bilder in Abhängigkeit von der Bildbewegung. Wenn somit die Korrelationsrecheneinheit 48 den Verschiebungsbetrag berechnet, kann die Bewegung eines Objektes in einer zweidimensionalen Ebene mittels eines sehr einfachen Verfahrens erfasst werden.
Die vorstehend beschriebene erfindungsgemäße Korrelationsoperationsschaltung kann bei den Korrelationsrecheneinheiten 44 und 48 gemäß 11A Anwendung finden. Jede dieser Einheiten umfasst eine geringere Anzahl an Bauelementen als eine übliche Schaltungsanordnung und kann insbesondere das Bildelemente-Rastermaß des Sensors aufweisen. Diese Anordnung führt arithmetische Operationen auf der Basis der vom Bildbereichs- oder Flächensensor abgegebenen Analogsignale aus. Wenn jedoch der erfindungsgemäße Analog/Digital-Umsetzer zwischen einer jeden Zeilenspeichereinheit und der Ausgangssammelleitung angeordnet ist, kann natürlich auch eine digitale arithmetische Korrelationsoperation realisiert werden.
Das erfindungsgemäße Sensorelement umfasst zwar einen bipolaren Transistor, ist jedoch gleichermaßen auch bei Verwendung eines MOS-Transistors oder lediglich einer Fotodiode wirksam, ohne hierbei einen Verstärkungstransistor vorzusehen.
Außerdem wird bei diesem Ausführungsbeispiel eine arithmetische Korrelationsoperation zwischen Datenfolgen zu unterschiedlichen Zeiten durchgeführt. Alternativ kann auch eine Zeichen- oder Mustererkennung realisiert werden, wenn X- und Y-Projektionsergebnisse einer Vielzahl von auszuwertenden Zeichen- oder Musterdaten in einem Speicher gespeichert werden.
Wenn die erfindungsgemäße arithmetische Korrelationsoperationsschaltung und dergleichen in der vorstehend beschriebenen Weise in Verbindung mit einer Bildelement-Eingabeeinheit Verwendung findet, lassen sich folgende Vorteile erzielen:

(1) Da parallel und gleichzeitig aus dem Bildsensor ausgelesene Daten einer Parallelverarbeitung unterzogen werden, lässt sich anders als bei einer Verarbeitung von seriell aus dem Bildsensor ausgelesenen Daten eine Datenverarbeitung zur Hochgeschwindigkeits-Bewegungserfassung und Zeichen- oder Mustererkennung realisieren.
(2) Da eine Bildverarbeitung durch einen einzigen Chip ohne Vergrößerung des peripheren Schaltungsumfangs erfolgen kann, lassen sich folgende Produkte mit hochwertiger Funktion bei niedrigen Herstellungskosten realisieren: (a) eine Steuerung zum Drehen des Bildschirm eines Fernsehempfängers in Richtung des Beobachters, (b) eine Steuerung zur Drehung der Gebläsewindrichtung einer Klimaanlage in Richtung des Benutzers, (c) eine Überwachungssteuerung für eine 8 mm-Videokamera, (d) eine Markierungs- oder Etikettierungserkennung für eine Fertigungsanlage oder ein Werk, (e) die Herstellung eines Empfangsroboters, der automatisch eine Person erkennen kann, und (f) die Herstellung von Fahrzeug-Steuereinrichtungen zur automatischen Steuerung des Abstands zwischen Fahrzeugen. Obwohl vorstehend die Kombination einer Bildeingabeeinheit mit der erfindungsgemäßen Schaltungsanordnung beschrieben worden ist, ist die Erfindung nicht nur für Bilddaten, sondern auch z. B. für eine Erkennungsverarbeitung von Tondaten einsetzbar.

Wie in 2 veranschaulicht ist, ändern sich die über die Rückstellschalter 7 und 1 rückzustellenden Kapazitätswerte in Abhängigkeit davon, ob der Schalter 13 durchgeschaltet oder gesperrt ist. Wenn der Schalter 13 gesperrt ist, verringert sich somit die Lastkapazität (2-A), sodass die für die Rückstellung erforderliche Zeitdauer entsprechend verkürzt werden kann.
Bei diesem Ausführungsbeispiel kann somit die gesamte Operationszeit durch Änderung der Rückstellzeit in Abhängigkeit vom Zustand des Schalters 13 verkürzt werden. Bei der Schaltungsanordnung gemäß 2 entspricht die Kapazität des Kondensators 2-A der Kapazität C, wobei nur ein Schalter 13 verwendet wird. Wenn jedoch in der vorstehend beschriebenen Weise verschiedene Kapazitätswerte vorgesehen sind und die Anzahl der Schalter erhöht wird, lässt sich die Rückstellzeit in erheblichem Maße verkürzen und damit die Operationsgenauigkeit in erheblichem Maße verbessern.
Wie vorstehend beschrieben, sind erfindungsgemäß die Kondensatoren über die erste Schalteinrichtung mit der Vielzahl von Eingängen verbunden, wobei die Anschlüsse auf einer Seite der Kondensatoren gemeinsam mit dem Leseverstärker verbunden und zumindest einige der Kondensatoren über die zweite Schalteinrichtung mit dem Leseverstärker verbunden sind. Durch diese Anordnung lassen sich mehrere Vorteile, wie ein geringer Schaltungsumfang, eine hohe Operationsgeschwindigkeit und eine hohe Operationsgenauigkeit erzielen.
Außerdem lassen sich ein geringer Schaltungsumfang, eine hohe Operationsgeschwindigkeit und eine hohe Operationsgenauigkeit erzielen, indem diese Halbleiteranordnung bei einer Halbleiterschaltung, wie einer arithmetischen Mehrheitsoperationsschaltung oder einem Vergleicher, eingesetzt wird oder indem die arithmetische Korrelationsoperationsschaltung und/oder der Analog/Digital-Umsetzer und/oder der Digital/Analog-Umsetzer im Rahmen einer Signalverarbeitungsschaltung Anwendung finden.
Die Erfindung ist nicht auf die vorstehend beschriebenen Ausführungsbeispiele beschränkt, sondern im Rahmen der Erfindung können geeignete Modifikationen vorgenommen werden. Außerdem liegt auf der Hand, dass die erfindungsgemäße Halbleiteranordnung und die erfindungsgemäße Halbleiterschaltung auch bei anderen Geräten und Schaltungsanordnungen als den vorstehend beschriebenen Anwendung finden können.

Claims

Halbleiteranordnung, mit einer Vielzahl von Kapazitätselementen, bei der zumindest ein Teil der Vielzahl von Kapazitätselementen (2; 2-A; 703, 704, 705, 706) über einen ihrer Anschlüsse mit einer zugehörigen Schalteinrichtung aus einer Vielzahl von ersten Schalteinrichtungen (3; 707A, 708, 708A) verbunden ist, über die ein Eingangssignal aus einer Vielzahl von Eingangssignalen zugeführt wird, während der andere Anschluss eines jeden Kapazitätselementes der Vielzahl von Kapazitätselementen (2; 2-A; 703, 704, 705, 706) gemeinsam mit einem Leseverstärker (5) verbunden ist, wobei der andere Anschluss von zumindest einem Kapazitätselement, jedoch weniger als sämtlichen Kapazitätselementen der Vielzahl von Kapazitätselementen (2; 2-A; 703, 704, 705, 706) über eine zweite Schalteinrichtung (13; 13-A, 13-B; 702, 702A) mit dem Leseverstärker (5) verbunden ist.
Halbleiteranordnung nach Anspruch 1, bei der der Ausgang des Leseverstärkers über eine Zwischenspeichereinrichtung mit zumindest einer der ersten Schalteinrichtungen verbunden ist.
Halbleiterschaltung mit einer Vielzahl von Halbleiteranordnungen nach Anspruch 1, bei der ein Ausgangssignal einer ersten Halbleiteranordnung aus der Vielzahl von Halbleiteranordnungen und/oder das invertierte Ausgangssignal der ersten Halbleiteranordnung einer zweiten Halbleiteranordnung zugeführt wird.
Halbleiterschaltung, bei der eine Halbleiteranordnung gemäß Anspruch 1 verwendet wird, wobei, wenn die Minimalkapazität der Kapazitätselemente durch C gegeben ist, der gesamte Kapazitätswert der gemeinsam verbundenen Kapazitätselemente genau oder im wesentlichen zu einem ungeradzahligen Vielfachen der Minimalkapazität C wird.
Korrelationsrechner zur Durchführung einer arithmetischen Korrelationsoperation unter Verwendung der Halbleiterschaltung gemäß Anspruch 4.
Signalwandler, der als Analog-Digital-Umsetzer mit der Halbleiteranordnung gemäss Anspruch 1 ausgestaltet ist, wobei der Halbleiteranordnung ein Analogsignal zugeführt und ein dem Analogsignal entsprechendes Digitalsignal abgegeben wird.
Signalwandler, der als Digital-Analog-Umsetzer mit der Halbleiteranordnung gemäss Anspruch 1 ausgestaltet ist, wobei der Halbleiteranordnung ein Digitalsignal zugeführt und ein dem Digitalsignal entsprechendes Analogsignal abgegeben wird.
Signalverarbeitungssystem, das den Korrelationsrechner gemäss Anspruch 5 aufweist.
System nach Anspruch 8, das eine Bildeingabeeinrichtung zur Eingabe eines Bildsignals aufweist.
System nach Anspruch 8, das eine Speichereinrichtung zur Informationsspeicherung aufweist.
Anordnung nach Anspruch 1, die eine Rückstelleinrichtung zur Rückstellung des Eingangs des Leseverstärkers aufweist, wobei die für einen Rückstellvorgang der Rückstelleinrichtung erforderliche Zeit in Abhängigkeit von dem Durchschalt/Sperrzustand der zweiten Schalteinrichtung verändert wird.
Signalverarbeitungssystem, das einen Signalwandler gemäss Anspruch 6 aufweist.
Signalverarbeitungssystem, das einen Signalwandler gemäss Anspruch 7 aufweist.