DE19830796A1

DE19830796A1 - Analog-Digital-Wandlerschaltung

Info

Publication number: DE19830796A1
Application number: DE19830796A
Authority: DE
Inventors: Dong-Young Chang; Jae-Yup Lee; Seung-Hoon Lee; Yong-In Park; Seung Woo Park
Original assignee: LG Semicon Co Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 1997-09-11
Filing date: 1998-07-09
Publication date: 1999-03-18
Anticipated expiration: 2018-07-10
Also published as: JPH11145830A; DE19830796C2; KR100286322B1; KR19990025156A; US6127958A; JP3046005B2

Description

Die vorliegende Erfindung bezieht sich auf ein Ana log/Digital-(A/D)-Wandlerverfahren und insbesondere auf eine A/D-Wandlerschaltung, die eine charakteristische Änderung einer Standardzellenbibliothek minimieren kann, die aus ei nem herkömmlichen digitalen CMOS-Standardprozeß gebildet wird.

Im allgemeinen wird ein herkömmlicher algorithmischer A/D-Wandler in einer Anwendung auf dem Gebiet der Radiotech nik zusammen mit einem A/D-Wandler eines Registertyps mit sukzessiver Approximation und einem Σ-Δ-A/D-Wandler verwen det.

Unter diesen Wandlern steuert der algorithmische A/D- Wandler den Energieverbrauch, die Taktgeschwindigkeit und eine Anzahl Vorrichtungen etc. am effektivsten.

Der algorithmische A/D-Wandler, der auch als zyklischer oder umlaufender A/D-Wandler bezeichnet wird, kann in ver schiedenen Bauarten ausgeführt sein und für einen Video signalprozeß mit einer geringfügigen Modifikation seines A/D-Schaltungsblocks einfach zu einer Pipeline-Konstruktion erweitert werden.

Fig. 1 ist ein Blockdiagramm eines herkömmlichen A/D- Wandlers.

Wie darin gezeigt ist, enthält der algorithmische A/D- Wandler einen Schalter 101 zum Auswählen eines Eingangs signals Vi oder Rückkopplungssignals Vf, einen Abtast/Halte verstärker 102 zum Abtasten/Halten eines Signals vom Schal ter 101, einen A/D-Teilwandler 105 zum Umwandeln eines Aus gangssignals vom Abtast/Halteverstärker 102 in ein digitales Signal, einen D/A-Teilwandler 106 zum Umwandeln eines vom A/D-Teilwandler 105 ausgegebenen Signals in ein analoges Signal, einen Subtrahierer 103 zum Erhalten eines Differenz wertes durch Vergleichen von Signalen, die jeweils von dem Abtast/Halteverstärker 102 und dem D/A-Teilwandler 106 aus gegeben werden, einen Restspannungsverstärker 104 zum Ver stärken eines vom Subtrahierer 103 ausgegebenen Signals bei einem vorbestimmten Pegel und eine digitale Korrigiereinheit 107 zum Korrigieren eines Fehlers eines Ausgangssignals vom A/D-Teilwandler 105, indem jedes einzelne Bit davon überla gert wird, und Ausgeben eines digitalen Signals mit N Bits, das korrigiert ist.

Mit Verweis auf die beiliegende Zeichnung wird die Ope ration des herkömmlichen A/D-Wandlers beschrieben.

Wenn der Schalter 101 mit einem Kanal 1 verbunden ist und ein externes analoges Signal Vi eingegeben wird, tastet der Abtast/Halteverstärker 102 zunächst das analoge Signal Vi ab/hält es.

Zu dieser Zeit wandelt der A/D-Teilwandler 105 für n Bits ein vom Abtast/Halteverstärker 102 ausgegebenes Signal in ein digitales Signal um, und der D/A-Teilwandler 106 für n Bits wandelt das digitale Signal vom A/D-Teilwandler 105 in ein analoges Signal um.

Demgemäß erzeugt der Subtrahierer 103 eine Restspannung, d. h. einen Differenzwert zwischen einem Signal vom Abtast/Hal teverstärker 102 und einem Signal vom D/A-Teilwandler 106, und der Restspannungsverstärker 104 verstärkt die Rest spannung.

Der Schalter 101 wird hier geschaltet und verbindet ei nen Ausgangsanschluß des Restspannungsverstärkers 104 mit einem Eingangsanschluß des Abtast/Halteverstärkers 102, der ein Signal vom Restspannungsverstärker 104 abtastet/hält.

Wenn der A/D-Teilwandler 105 für n Bits einen im Abtast/Hal teverstärker 102 gehaltenen Fehler in ein digitales Si gnal umwandelt, wandelt daher der D/A-Teilwandler 106 das digitale Signal in ein analoges Signal um und gibt das ana loge Signal an den Subtrahierer 103 aus. Der Subtrahierer 103 subtrahiert ein Ausgangssignal vom D/A-Teilwandler 106 von einem Ausgangssignal vom Abtast/Halteverstärker 102 und koppelt über den Restspannungsverstärker 104 einen resultie renden Wert zum Abtast/Halteverstärker 102 zurück.

In der oben beschriebenen Operation wird in jedem Daten umwandlungszyklus ein Ausgangssignal mit n Bits bestimmt, und die obige Operation wird wiederholt, bis die digitale Korrigiereinheit 107 ein digitales Signal mit N Bits aus gibt.

Die digitale Korrigiereinheit 107 beseitigt einen Off set- oder Durchführungsfehler im Abtast/Halteverstärker 102, A/D-Wandler 105 und D/A-Wandler 106, indem alle Daten mit n Bits durch 1 Bit überlagert werden, wodurch normale digitale Daten ausgegeben werden.

Wenn kein Poly-Element (engl. poly) für eine für eine herkömmliche Schaltung in einem digitalen Standard-CMOS- Prozeß verwendete Kapazität vorgesehen ist, wie z. B. ein Po ly-Poly-Element oder eine Poly-Diffusion, sollte ein neuer Prozeß verwendet werden.

In der herkömmlichen Technik gibt es auch kein speziel les Verfahren zum Minimieren eines Energieverbrauchs in ei ner mit einem Operationsverstärker etc. ausgestatteten ana logen Schaltung, und wenn sich eine für die analoge Schal tung verwendete Kapazität beträchtlich ändert, wird die Schaltungsoperation instabil.

Aufgabe der vorliegenden Erfindung ist demgemäß, eine A/D-Wandlerschaltung zu schaffen, die mit einem Metall- Metall-Kondensator mit dem kleinsten parasitären Kapazitäts wert und einer Kondensator-Abstimmeinheit ausgestattet ist, um zu verhindern, daß der Kondensator bezüglich einer Kapa zitätsänderung verschlechtert wird, und einen Energiever brauch durch Verwenden eines Verfahrens zum Minimieren des Energieverbrauchs in einem Analogdatenbereich minimieren und die Operation des gesamten Systems stabilisieren kann.

Das heißt, um die Bedingung zum Minimieren einer charak teristischen Änderung einer Standardzellenbibliothek zu er füllen, liefert die vorliegende Erfindung ein Verfahren zum Minimieren einer Energie in einem Analogdatenbereich, das imstande ist, eine Dickenänderung zwischen Metallen zu ver hindern, nämlich zu verhindern, daß der Kondensator hin sichtlich einer Änderung des Kapazitätswertes verschlechtert wird, indem ein Metall-Metall-Kondensator geschaffen wird, der den kleinsten parasitären Kapazitätswert aufweist, und die Kondensator-Abstimmschaltung verwendet und ein Kondensa tor, der eine, optimale Kapazität hat, unter einer Vielzahl von Metall-Metall-Kondensatoren ausgewählt wird, und den Energieverbrauch eines Operationsverstärkers zu minimieren.

Um die obigen Aufgaben zu lösen, wird eine A/D-Wandler schaltung geschaffen, die einen ersten Abtast/Halteverstär ker zum Abtasten/Halten eines externen analogen Eingangs signals, einen Schalter zum Auswählen eines Ausgangssignals vom ersten Abtast/Halteverstärker und anschließenden Auswäh len eines Rückkopplungssignals, indem er geschaltet wird, einen A/D-Teilwandler zum Umwandeln eines vom Schalter aus gegebenen analogen Signals in ein digitales Signal, einen D/A-Teilwandler zum Umwandeln eines Ausgangssignals vom A/D-Teil wandler in ein analoges Signal, wobei dabei ein Diffe renzwert zwischen dem analogen Signal und einem durch den Schalter ausgegebenen analogen Signal verstärkt wird, einen zweiten Abtast/Halteverstärker zum Halten/Abtasten eines vom D/A-Teilwandler ausgegebenen Signals und Rückkoppeln eines resultierenden Signals zum Schalter, eine digitale Korri giereinheit zum Ausgeben eines digitalen Signals mit N Bits durch Überlagern von Ausgangssignalen vom A/D-Teilwandler durch 1 Bit und eine Zeitsteuereinheit zum Erzeugen eines Steuersignals und eines Zeitsteuertaktsignals für die Opera tion jeder Einheit der Schaltung enthält.

Im obigen Aufbau wählt der Schalter das von dem ersten Abtast/Halteverstärker ausgegebene Signal nur in einem er sten Zyklus aus.

Zusätzliche Vorteile, Aufgaben und Merkmale der Erfin dung werden aus der folgenden Beschreibung ersichtlich.

Ein Ausführungsbeispiel einer Analog/Digital-(A/D)- Wandlerschaltung gemäß der vorliegenden Erfindung wird im folgenden anhand schematischer Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm einer herkömmlichen A/D-Wandler schaltung;

Fig. 2 ein Blockdiagramm einer A/D-Wandlerschaltung ge mäß der vorliegenden Erfindung;

Fig. 3 und 4 Ersatzschaltungsdiagramme von ersten und zweiten Abtast/Halteverstärkern in Fig. 2;

Fig. 5 ein Ersatzschaltungsdiagramm eines verstärkenden bzw. multiplizierenden D/A-Wandlers (MDAC) in Fig. 2;

Fig. 6 ein Ersatzschaltungsdiagramm einer Abstimmschal tung in Fig. 5;

Fig. 7 ein Schaltungsdiagramm eines Verstärkers in Fig. 3, 4 und 5; und

Fig. 8 ein Vorspannungsschaltungsdiagramm in Fig. 5.

Mit Verweis auf die beiliegenden Zeichnungen wird eine A/D-Wandlerschaltung gemäß der vorliegenden Erfindung be schrieben.

Fig. 2 ist ein Blockdiagramm einer Ausführungsform der A/D-Wandlerschaltung gemäß der vorliegenden Erfindung. Wie darin gezeigt ist, enthält die A/D-Wandlerschaltung einen ersten Abtast/Halteverstärker 201 zum Halten/Abtasten eines analogen Eingangssignals Vi, einen Schalter 202 zum Auswählen eines Rückkopplungssignals Vf und eines Ausgangssignals vom ersten Abtast/Halteverstärker 201, einen A/D-Wandler 206 zum Umwandeln eines analogen Signals, das über den Schalter 202 eingegeben wird, in ein digitales Signal, einen D/A- Wandler 207 zum Umwandeln eines Ausgangssignals vom A/D- Wandler 206 in ein analoges Signal, einen Subtrahierer 203 zum Erzeugen eines Differenzwertes des über den Schalter 202 eingegebenen analogen Signals und eines Ausgangssignals vom D/A-Wandler 207, einen Restspannungsverstärker 204 zum Ver stärken eines Ausgangssignals vom Subtrahierer 203, einen zweiten Abtast/Halteverstärker 205 zum Abtasten/Halten eines Ausgangssignals vom Restspannungsverstärker 204 und Rückkop peln eines resultierenden Signals zum Schalter 202, eine di gitale Korrigiereinheit 208 zum Ausgeben eines digitalen Si gnals mit N Bits durch Überlagern von vom A/D-Wandler 206 ausgegebenen Signalen durch 1 Bit und eine Zeitsteuereinheit 209 zum Erzeugen eines Zeitsteuertaktsignals für die Opera tion jeder Einheit.

Wie in Fig. 3 gezeigt ist, sind im ersten Abtast/Halte verstärker 201 Schalter SW11 und SW12, die Eingangssignale Vein1+ bzw. Vein1- empfangen, durch Kondensatoren C11, C12 mit Eingangsanschlüssen (-) bzw. (+) eines Operationsver stärkers OP1 verbunden. Zwischen die Schalter SW11, SW12 ist ein Schalter SW13 gekoppelt. Mit dem Inversions-Eingangs anschluß (-) des Operationsverstärkers OP1 ist ein eine Vor spannung BIAS empfangender Schalter SW14 verbunden, und zwi schen den Inversions-Eingangsanschluß (-) und einen Nicht- Inversions-Ausgangsanschluß Vaus1+ ist ein Kondensator C13 gekoppelt. Mit dem Nicht-Inversions-Eingangsanschluß (+) des Operationsverstärkers OP1 ist ein die Vorspannung BIAS emp fangender Schalter SW15 verbunden, und zwischen den Nicht- Inversions-Eingangsanschluß (+) und einen Inversions-Aus gangsanschluß Vaus1- ist ein Kondensator C14 gekoppelt. Zwi schen die Ausgangsanschlüsse Vaus1+, Vaus1- des Operations verstärkers OP1 ist ebenfalls ein Schalter SW16 gekoppelt.

Wie in Fig. 4 gezeigt ist, sind im zweiten Abtast/Halte verstärker 205 Schalter SW21 und SW22, die Eingangssignale Vein2+ bzw. Vein2- empfangen, durch Kondensatoren C21, C22 mit Eingangsanschlüssen (-) bzw. (+) des Operationsverstär kers OP2 verbunden, und der Inversions-Eingangsanschluß (-) des Operationsverstärkers OP2 ist mit einem eine Vorspannung BIAS empfangenden Schalter SW23 verbunden, und dessen Nicht- Inversions-Eingangsanschluß (+) ist mit einem die Vorspan nung BIAS empfangenden Schalter SW24 verbunden. Zwischen den Schalter SW21 und einen Nicht-Inversions-Ausgangsanschluß Vaus2+ des Operationsverstärkers OP2 ist ein Schalter SW25, zwischen den Schalter SW22 und einen Inversions-Ausgangs anschluß Vaus2- ein Schalter SW26 und zwischen die Ausgangs anschlüsse Vaus2+, Vaus2- ein Schalter SW27 gekoppelt.

Jeder der Kondensatoren C11 bis C14, C21 und C22 ist hier ein Metall-Metall-Kondensator.

Die Operationsverstärker OP1, OP2 sind jeweils aus einer einzelnen Schaltung, wie in Fig. 7 gezeigt, gebildet. Wie in Fig. 5 dargestellt ist, ist der Restspannungsverstärker 204 in einem multiplizierenden D/A-Wandler (MDAC) mit einem Paar Reihenschaltungen versehen, die jeweils in Fig. 7 gezeigt sind.

An jeden der Operationsverstärker OP1, OP2 werden Vor spannungen BIAS1-BIAS6 angelegt. Darin ist keine Abstimm schaltung enthalten.

Jeder der Verstärker 211, 212, die wie in Fig. 5 darge stellt im Restspannungsverstärker 204 im MDAC vorgesehen sind, enthält eine Vielzahl von Frequenzkompensationskonden satoren C1-Ck, um die Schaltung zu stabilisieren, und eine Abstimmschaltung, die deren Kapazität variieren kann.

Die Kondensatoren C1-Ck sind die Metall-Metall-Konden satoren, und wenn ein bestimmter Kondensator davon ausge wählt wird, verbindet der Rest oberste und unterste Metall platten.

Eine Konduktanz gm2 des Verstärkers 212 ist auch immer größer als eine Konduktanz gm1 des Verstärkers 211.

Wie in Fig. 7 gezeigt ist, hat in jedem der Verstärker 211, 212 und der Operationsverstärker OP1, OP2 jeder der PMOS-Transistoren M4, M5 einen Source-Anschluß zum Empfangen einer Spannung Vdd und einen Gate-Anschluß zum Empfangen ei ner Vorspannung BIAS1. Drain-Anschlüsse der PMOS-Transi storen M4, M5 sind mit Drain-Anschlüssen von NMOS-Transi storen M2 bzw. M1 verbunden, die jeweils einen Gate-Anschluß zum Empfangen von Eingangssignalen INC, INT aufweisen, und mit Source-Anschlüssen der PMOS-Transistoren M6 bzw. M7 ver bunden, die jeweils einen Gate-Anschluß zum Empfangen einer Vorspannung BIAS2 haben. Jeder Source-Anschluß der NMOS- Transistoren M1, M2 ist daher mit einem Drain-Anschluß eines NMOS-Transistors M3 mit einem Gate-Anschluß zum Empfangen einer Vorspannung BIAS4 verbunden, und Drain-Anschlüsse von NMOS-Transistoren M10, M11, die jeweils einen Gate-Anschluß zum Empfangen eines Signals aufweisen, das von einer Ausga be-Gleichtakt-Rückkopplungsschaltung CMFB ausgegeben wird, an die eine Vorspannung BIAS5 angelegt wird, sind mit Sour ce-Anschlüssen eines NMOS-Transistors M8 bzw. M9 verbunden. Jeder Source-Anschluß der NMOS-Transistoren M3, M10, M11 ist geerdet, und Drain-Anschlüsse der PMOS-Transistoren M6, M7 sind mit Drain-Anschlüssen des NMOS-Transistors M8 bzw. M9 verbunden. Deren Verbindungspunkte sind somit mit einem Ein gangsanschluß der Ausgabe-Gleichtakt-Rückkopplungsschaltung CMFB verbunden und werden deren Ausgangsanschlüsse OUTC, OUTT.

In einer Vorspannungsschaltung 214 wird, wie in Fig. 8 gezeigt ist, eine Spannung Vdd an jeden Source-Anschluß er ster bis siebter PMOS-Transistoren MP1-MP7 angelegt, und Source-Anschlüsse erster bis sechster NMOS-Transistoren MN1-MN6 sind geerdet. Drain-Anschlüsse der MOS-Transistoren MP1, MN1 sind miteinander verbunden, und deren Verbindungs punkt, worin eine Vorspannung BIAS5 erzeugt wird, ist mit einem Gate-Anschluß des NMOS-Transistors MN1 verbunden. Drain-Anschlüsse der MOS-Transistoren MP2, MN2 sind mitein ander verbunden, und deren Verbindungspunkt, worin eine Vor spannung BIAS4 erzeugt wird, ist mit einem Gate-Anschluß des NMOS-Transistors MN2 verbunden. Drain-Anschlüsse der MOS- Transistoren MP3, MN3 sind miteinander verbunden, und deren Verbindungspunkt, worin eine Vorspannung BIAS1 erzeugt wird, ist mit jedem Gate-Anschluß der MOS-Transistoren MP2, MP3 verbunden. Drain-Anschlüsse der MOS-Transistoren MP4, MN4 sind miteinander verbunden und deren Verbindungspunkt, worin eine Vorspannung BIAS2 erzeugt wird, ist mit einem Gate- Anschluß des PMOS-Transistors MP4 verbunden. Ein mit einem Drain-Anschluß des PMOS-Transistors MP5 verbundener Schalter SW1 ist auch mit einem Drain-Anschluß des NMOS-Transistors MN5 und jedem Gate-Anschluß der NMOS-Transistoren MN3-MN5 verbunden und erzeugt eine Vorspannung BIAS6. Drain- Anschlüsse der MOS-Transistoren MP6, MN6 sind miteinander verbunden, und deren Verbindungspunkt ist mit einem Gate- Anschluß des NMOS-Transistors MN6 verbunden, wobei so eine Vorspannung BIAS6 erzeugt wird. Ein Drain-Anschluß des PMOS- Transistors MP7 ist mit einer Stromquelle Is1 verbunden, und deren Verbindungspunkt ist mit Gate-Anschlüssen der PMOS- Transistoren MP1, MP5, MP6, MP7 verbunden.

Die Operation und Effekte der Ausführungsform der A/D- Wandlerschaltung gemäß der vorliegenden Erfindung werden nun ausführlich beschrieben.

Wenn der Schalter 202 mit einem Kanal 1 verbunden ist und der erste Abtast/Halteverstärker 201 ein analoges Ein gangssignal Vi abtastet/hält, wird zunächst ein vom ersten Abtast/Halteverstärker 201 ausgegebenes Signal in den Sub trahierer 203 und den A/D-Wandler 206 eingegeben.

Das Signal vom ersten Abtast/Halteverstärker 201 wird hier über den Subtrahierer 203 in den Restspannungsverstär ker 204 eingegeben, und ein bei einem vorbestimmten Pegel im Restspannungsverstärker 204 verstärktes Signal wird in den zweiten Abtast/Halteverstärker 205 eingegeben.

Das vom ersten Abtast/Halteverstärker 201 ausgegebene Signal wird auch im A/D-Teilwandler 206 in ein digitales Si gnal umgewandelt und in die digitale Korrigiereinheit 208 eingegeben, und das digitale Signal wird im D/A-Teilwandler 207 in ein analoges Signal umgewandelt und in den Subtrahie rer 203 eingegeben.

Der Schalter 202 wird hier zu einem Kanal 2 geschaltet, wobei so ein Ausgangsanschluß des zweiten Abtast/Haltever stärkers 205 mit dem Subtrahierer 203 und dem A/D-Teilwand ler 206 verbunden wird.

Der Subtrahierer 203 subtrahiert demgemäß ein Ausgangs signal vom D/A-Teilwandler 207 von einem Ausgangssignal vom zweiten Abtast/Halteverstärker 205 und gibt deren Differenz wert an den Restspannungsverstärker 204 aus. Das bei einem vorbestimmten Pegel im Restspannungsverstärker 204 verstärk te Signal wird über den zweiten Abtast/Halteverstärker 205 und den Schalter 202 in den A/D-Teilwandler 206 und den Sub trahierer 203 eingegeben.

Der A/D-Teilwandler 206 wandelt das durch den Schalter 202 rückgekoppelte Signal in ein digitales Signal um und gibt an die digitale Korrigiereinheit 208 aus. Das digitale Signal wird auch durch den D/A-Teilwandler 207 in ein analo ges Signal umgewandelt und in den Subtrahierer 203 eingege ben.

Der Subtrahierer 203 subtrahiert daher ein Ausgangs signal vom D/A-Teilwandler 207 von einem Ausgangssignal vom zweiten Abtast/Halteverstärker 205, und deren Differenzwert wird in den Restspannungsverstärker 204 eingegeben. Der Restspannungsverstärker 204 verstärkt das Signal, den Diffe renzwert, das vom Subtrahierer 203 ausgegeben wurde, bei ei nem vorbestimmten Pegel und gibt es an den zweiten Abtast/Halte verstärker 205 aus.

Der A/D-Teilwandler 206 gibt bei jedem Zyklus ein Signal von 1 Bit an die digitale Korrigiereinheit 208 und somit schließlich ein digitales Signal mit n Bits an diese aus.

Wenn z. B. der A/D-Teilwandler 206 ein digitales Signal mit 12 Bits ausgibt, empfängt die digitale Korrigiereinheit 208 das digitale Signal mit 12 Bits, nachdem 11 Zyklen aus geführt sind.

Um die Zahl der für die Schaltung gemäß der vorliegenden Erfindung verwendeten Metall-Metall-Kondensatoren zu mini mieren, gibt der A/D-Teilwandler 206 bei jedem Zyklus ein digitales Signal von 1 Bit aus.

Die digitale Korrigiereinheit 208 überlagert demgemäß Eingabedaten von n Bits durch 1 Bit, wobei so ein Offset- oder ein Durchführungsfehler eliminiert wird, der in den er sten und zweiten Abtast/Halteverstärkern 201, 205, dem A/D- Teilwandler 206 und dem D/A-Teilwandler 207 existiert.

Die oben beschriebene Operation wird wiederholt durchge führt, bis die digitale Korrigiereinheit 208 ein digitales Signal mit N Bits ausgibt, und durch das von der Zeitsteuer schaltung 209 ausgegebene Zeitsteuertaktsignal gesteuert Um die Leistungsfähigkeit des gesamten Systems gemäß der vorliegenden Erfindung zu verbessern, wird ein Paar Abtast/Halte verstärker 201, 205 verwendet.

Wie in Fig. 3 gezeigt ist, ist der erste Abtast/Halte verstärker 201 mit den vier Kondensatoren C11-C14 ausge stattet, um eine Signalverzerrung zu reduzieren.

Da der zweite Verstärker 205 einen Signalprozeß für die meisten Zyklen durchführt, ist außerdem, wie in Fig. 4 ge zeigt ist, der zweite Abtast/Halteverstärker 205 mit zwei Kondensatoren C21, C22 ausgestattet, um einen Energiever brauch zu minimieren.

Der erste Abtast/Halteverstärker 201 wird durch Pseudo takte Φ1, Φ2 betrieben, die nicht überlagert werden, wobei auf diese Weise eine Eingabeeffizienz des gesamten Systems bestimmt wird. Der erste Abtast/Halteverstärker 201 tastet hier ein Eingangssignal ab, während eine Phase des Pseudo taktes Φ1 aktiv ist, und gibt ein differentielles verstärk tes Signal durch Verbinden der beiden Eingangsanschlüsse darin aus, während eine Phase des Pseudotaktes Φ2 aktiv ist.

Der Pseudotakt Φ1 hat hier die gleiche Phase wie ein Taktsignal, das an den A/D-Teilwandler 206 angelegt wird. Der Pseudotakt Φ2 ist ein Inversionssignal des Pseudotaktes Φ1.

Das oben beschriebene Verfahren wird typischerweise ver wendet, um eine Änderung einer eingegebenen Gleichtaktspan nung des Operationsverstärkers OP1 zu minimieren, der im er sten Abtast/Halteverstärker 201 vorgesehen ist, und somit eine Signalverzerrung zu reduzieren. Da eine Rückkopplungs verstärkung im ersten Abtast/Halteverstärker 201 auf das Doppelte der im zweiten Abtast/Halteverstärker 205 erhöht ist, worin die beiden Kondensatoren wie in Fig. 4 gezeigt vorgesehen sind, benötigt der erste Abtast/Halteverstärker 201 eine doppelt so hohe Energie wie der zweite Abtast/Hal tevererstärker 205, um die gleiche Leistungsfähigkeit wie der zweite Abtast/Halteverstärker 205 zu erzielen.

Nach Abtasten eines ersten Eingangssignals muß jedoch der erste Abtast/Halteverstärker 201 nicht für den Rest der Zyklen arbeiten, und daher kann dessen Energieverbrauch au ßer Acht gelassen werden.

Um die Bedingung zu erfüllen, daß der multiplizierende D/A-Wandler durch Integrieren des Schalters 202, des Subtra hierers 203, des Restspannungsverstärkers 204 und des D/A- Teilwandlers 207 als eine einzelne Schaltung aufgebaut ist und eine für jede Schaltung davon verwendete Kapazität eine einzelne Poly-Schicht ist, ist außerdem der aus einem Paar Metalle gebildete Metall-Metall-Kondensator vorgesehen.

Da ein doppelter Poly-Kondensator für die vorliegende Erfindung nicht verwendet werden kann, verwendet genauer ge sagt der Kondensator, in dem zwei Metallschichten und ein Poly-Element vorgesehen sind, die beiden Metalle mit dem kleinsten parasitären Kapazitätswert als eine unterste und eine oberste Platte.

In diesem Fall ist dessen Kapazitätswert pro Einheits fläche so klein, daß eine große Fläche benötigt wird, um je de Einheit in einem einzelnen Chip zu integrieren.

Der A/D-Teilwandler 206 ist daher vorgesehen, um für je den Zyklus ein Ausgangssignal von 1 Bit zu erhalten und da durch einen für das gesamte System gemäß der vorliegenden Erfindung erforderlichen Kapazitätswert zu minimieren.

Wenn der Metall-Metall-Kondensator verwendet wird, kann allgemein der für eine Einheit, wie z. B. den Operationsver stärker, verwendete Kapazitätswert infolge einer Änderung des Herstellprozesses über ±30% geändert werden, und im schlimmsten Fall kann das gesamte System versagen.

Die oben beschriebenen Probleme treten oft in einer her kömmlichen Hybridmodusschaltung auf.

In dem Fall, daß eine Genauigkeit der Kapazität gemäß der vorliegenden Erfindung beträchtlich sinkt, ist daher die Abstimmschaltung 213, wie in Fig. 6 gezeigt, vorgesehen, um zu verhindern, daß der im Operationsverstärker enthaltene MDAC verschlechtert wird.

Die Abstimmschaltung 213 steuert die Schalter S1-Sk durch digitale Signale DS1-DSk und wählt einen Kondensator unter einer Vielzahl von Kondensatoren C1-Ck als einen Kompensationskondensator des Operationsverstärkers aus, wo durch die Operation des MDAC gesteuert wird.

Desweiteren verbinden die restlichen Kondensatoren C1-Ck die oberste und die unterste Platte, wobei auf diese Weise die Operation des MDAC nicht beeinflußt wird.

Ein analoger Schaltungsblock gemäß der vorliegenden Er findung, der den MDAC und die ersten und zweiten Abtast/Halte verstärker 201, 205 einschließt, verbraucht einen Hauptteil der Energie im gesamten Schaltungssystem.

Im Stand der Technik wird die Energieversorgung für ei nen halben Zyklus eines Taktsignals ausgesetzt, und die Energie wird für den restlichen halben Zyklus für eine ver stärkende Operation erneut zugeführt. Der Operationsverstär ker kann jedoch aufgrund zyklischer Einschalt/Ausschalt operationen nicht einfach ein Signal aufweisen, das inner halb einer vorbestimmten Zeit in einer vorbestimmten Genau igkeit stabil wird.

Die Vorspannungsschaltung 214 gemäß der vorliegenden Er findung liefert, wie in Fig. 8 gezeigt ist, sequentiell die Vorspannungswerte BIAS1-BIAS6 in vorbestimmter Reihenfolge an Verstärker 211, 212 in gefalteter Kaskade (engl. folded cascode), wie in Fig. 7 gezeigt ist, wobei so der Energie verbrauch um die Hälfte vermindert und die Signalstabilität aufrechterhalten wird.

Genauer gesagt liefert die Vorspannungsschaltung 214, wie in Fig. 8 gezeigt, während eines halben Zyklus des Tak tes die Vorspannungen an die Verstärker in einer gefalteten Kaskade, wie in Fig. 7 gezeigt, in der Reihenfolge BIAS6-BIAS1(2)-BIAS4, während dem der Schalter SW1 eingeschaltet ist, wodurch die zweite Konduktanz gm2 des Verstärkers 212 immer größer als die erste Konduktanz gm1 des Verstärkers 211 ist.

Demgemäß ist die zweite Konduktanz gm2 des Verstärkers 212, wie in Fig. 5 gezeigt, immer größer als die erste Kon duktanz gm1 des Verstärkers 212, wodurch der Operationsver stärker so gesteuert wird, daß er immer einen ausreichenden Phasenrand aufweist, und eine zufriedenstellende Signalsta bilität durch Verwenden einer Poltrennung aufrechterhalten wird, die zwischen zwei Frequenzen auftritt, d. h. einer Ein heitsverstärkungsfrequenz W_Einheit und einem zweiten Pol W_p2.

In jedem der beiden, wie in Fig. 7 dargestellt aufgebau ten Verstärker 211, 212 sind normalerweise die PMOS-Transi storen doppelt so groß wie die NMOS-Transistoren ausgelegt, weil eine Elektronenmobilität der PMOS-Transistoren kleiner als die der NMOS-Transistoren ist.

Da die Vorspannungen BIAS3, BIAS5 in der Vorspannungs schaltung 214, wie in Fig. 8 gezeigt, eine Gleichtaktspan nung steuern, weisen sie auch beinahe keinen Energiever brauch auf, wodurch sie immer im eingeschaltenen Zustand sind.

Die A/D-Wandlerschaltung gemäß der vorliegenden Erfin dung kann außerdem die Hälfte des Energieverbrauchs der Schaltungsblöcke reduzieren, die den Operationsverstärker, wie z. B. den MDAC, und die ersten und zweiten Abtast/Halte verstärker 201, 205 enthalten. Um den Nachteil, daß infolge einer kleinen Kapazität pro Einheitsfläche eine große Fläche benötigt wird, um den Metall-Metall-Kondensator durch Ver wenden zweier Metallschichten zu schaffen, ohne Ändern des standardmäßigen digitalen CMOS-Herstellprozesses davon zu beseitigen, enthält, wie oben beschrieben wurde, die A/D- Wandlerschaltung der vorliegenden Erfindung die Kondensator abstimmschaltung, die für jeden Zyklus ein digitales Signal von 1 Bit erzeugen und eine Anzahl von Kondensatoren redu zieren kann, wobei so eine integrierte bzw. Einbaufläche mi nimiert wird, und verhindern kann, daß das System infolge einer Kapazitätsänderung eines Metall-Metall-Kondensators instabil ist.

Die vorliegende Erfindung verwendet außerdem das Verfah ren zum Minimieren eines Energieverbrauchs einer analogen Fläche, das den Energieverbrauch des analogen Schaltungs blocks (Fläche) minimieren und die Leistungsfähigkeit des Systems verbessern kann.

Die A/D-Wandlerschaltung gemäß der vorliegenden Erfin dung kann ohne jegliche Modifikation oder Änderung auch auf ein System, das die herkömmliche analoge Schaltung verwen det, oder auf die Hybridmodusschaltung angewandt werden, in der analoge und digitale Schaltungen gemeinsam vorhanden sind. Die A/D-Wandlerschaltung gemäß der vorliegenden Erfin dung reduziert demgemäß Herstellkosten, weil kein zusätzli cher Herstellprozeß erforderlich ist.

Obwohl die bevorzugte Ausführungsform der vorliegenden Erfindung zu Veranschaulichungszwecken offenbart wurde, er kennt der Fachmann, daß verschiedene Modifikationen, Zusätze und Substitutionen möglich sind, ohne vom Umfang und Geist der Erfindung abzuweichen, wie sie in den beiliegenden An sprüchen angeführt.

Claims

1. Analog/Digital- (A/D) -Wandlerschaltung mit:
einem ersten Abtast/Halterverstärker (201) zum Abtasten/Hal ten eines analogen Eingangssignals (Vi);
einem Schalter (202) zum Auswählen eines Ausgangssignals vom ersten Abtast/Halteverstärker (201) und anschließenden Auswählen eines Rückkopplungssignals, indem er geschaltet wird;
einem A/D-Teilwandler (206) zum Umwandeln eines vom Schalter (202) ausgegebenen analogen Signals in ein digita les Signal;
einem Digital/Analog- (D/A) -Teilwandler (207) zum Umwan deln eines Ausgangssignals vom A/D-Teilwandler (206) in ein analoges Signal;
einem Subtrahierer (203) zum Erzeugen eines Differenz wertes zwischen dem vom Schalter (202) ausgegebenen analogen Signal und einem Ausgangssignal vom D/A-Teilwandler (207);
einem Restspannungsverstärker (204) zum Verstärken eines Ausgangssignals vom Subtrahierer (203);
einem zweiten Abtast/Halteverstärker (205) zum Halten/Abtasten eines vom Restspannungsverstärker (204) ausgegebe nen Signals und Rückkoppeln eines resultierenden Signals zum Schalter (202);
einer digitalen Korrigiereinheit (208) zum Ausgeben ei nes digitalen Signals mit N Bits durch Überlagern von Aus gangssignalen vom A/D-Teilwandler (206) durch 1 Bit; und einer Zeitsteuereinheit (209) zum Erzeugen eines Steuer signals und eines Zeitsteuertaktsignals für die Operation jeder Einheit.

2. Schaltung nach Anspruch 1, worin der Schalter (202) das Ausgangssignal vom ersten Abtast/Halteverstärker (201) nur in einem ersten Zyklus auswählt.

3. Schaltung nach Anspruch 1, worin der erste Abtast/Hal teverstärker (201) eine größere Rückkopplungsverstärkung als der zweite Abtast/Halteverstärker (205) hat.

4. Schaltung nach Anspruch 1, worin im ersten Abtast/Halte verstärker (201) erste und zweite Schalter (SW11, SW12) die je ein Eingangssignal (Vein1+, Vein1-) empfangen, durch erste und zweite Kondensatoren (C11, C12) mit Inversi ons- bzw. Nicht-Inversions-Eingangsanschlüssen eines Opera tionsverstärkers (OP1) verbunden sind, ein dritter Schalter (SW13) zwischen den ersten (SW11) und zweiten (SW12) Schal ter gekoppelt ist, ein eine Vorspannung empfangender vierter Schalter (SW14) mit dem Inversions-Eingangsanschluß des Ope rationsverstärkers (OP1) verbunden ist, ein dritter Konden sator zwischen den Inversions-Eingangsanschluß und einen Nicht-Inversions-Ausgangsanschluß des Operationsverstärkers geschaltet ist, ein die Vorspannung (BIAS) empfangender fünfter Schalter (SW15) mit dem Nicht-Inversion-Eingangs anschluß des Operationsverstärkers (OP1) verbunden ist, ein vierter Kondensator zwischen den Nicht-Inversion-Eingangs anschluß und einen Inversions-Ausgangsanschluß des Operati onsverstärkers geschaltet ist und ein sechster Schalter (SW16) zwischen die Inversions- und Nicht-Inversions-Aus gangsanschlüsse des Operationsverstärkers (OP1) gekoppelt ist.

5. Schaltung nach Anspruch 4, worin jeder der ersten bis vierten Kondensatoren ein Metall-Metall-Kondensator ist.

6. Schaltung nach Anspruch 4, worin die ersten bis sech sten Schalter durch Takte betätigt werden, die jeweils eine verschiedene Phase aufweisen und einander nicht überlagert sind.

7. Schaltung nach Anspruch 4, worin im Operationsver stärker vierte und fünfte PMOS-Transistoren (M4, M5) je ei nen einen Source-Anschluß zum Empfangen einer Spannung (Vdd) und einen Gate-Anschluß zum Empfangen einer ersten Vorspan nung (BIAS1) aufweisen und Drain-Anschlüsse der vierten und fünften PMOS-Transistoren mit Drain-Anschlüssen eines ersten (M1) bzw. zweiten (M2) NMOS-Transistors verbunden sind, die jeweils einen Gate-Anschluß zum Empfangen eines Eingangssig nals (INC, INT) aufweisen und jeweils mit Source-Anschlüssen sechster (M6) und siebter (M7) PMOS-Transistoren mit je ei nem Gate-Anschluß zum Empfangen einer zweiten Vorspannung (BIAS2) verbunden sind, und jeder Source-Anschluß des ersten (M1) und zweiten (M2) NMOS-Transistors mit einem Drain- Anschluß eines dritten NMOS-Transistors (M3) mit einem Gate- Anschluß zum Empfangen einer vierten Vorspannung (BIAS4) verbunden ist, und Drain-Anschlüsse eines zehnten und elften NMOS-Transistors (M10, M11), von denen jeder einen Gate- Anschluß zum Empfangen eines Signals aufweist, das von einer Ausgabe-Gleichtakt-Rückkopplungsschaltung (CMFD) ausgegeben wird, an die eine fünfte Vorspannung (BIAS5) angelegt wird, mit Source-Anschlüssen eines achten (M8) bzw. (M9) neunten NMOS-Transistors verbunden sind und jeder Source-Anschluß des dritten, zehnten und elften NMOS-Transistors geerdet ist und Drain-Anschlüsse des sechsten und siebten PMOS-Transi stors mit Drain-Anschlüssen des achten bzw. neunten NMOS- Transistors verbunden sind und somit deren Verbindungspunkte mit einem Eingangsanschluß der Ausgabe-Gleichtakt-Rück kopplungsschaltung verbunden sind und deren Ausgangsan schlüsse (OUTC, OUTT) werden.

8. Schaltung nach Anspruch 4, worin die A/D-Wandler schaltung ferner eine Vorspannungsschaltung zum Anlegen ei ner Vorspannung an den Operationsverstärker aufweist, in dem eine Spannung an jeden Source-Anschluß der ersten bis sieb ten PMOS-Transistoren angelegt wird und Source-Anschlüsse der ersten bis sechsten NMOS-Transistoren geerdet sind, und Drain-Anschlüsse des ersten PMOS- und NMOS-Transistors mit einander verbunden sind und deren Verbindungspunkt mit einem Gate-Anschluß des ersten NMOS-Transistors verbunden ist, Drain-Anschlüsse des zweiten PMOS- und NMOS-Transistors mit einander verbunden sind und deren Verbindungspunkt mit einem Gate-Anschluß des zweiten NMOS-Transistors verbunden ist, Drain-Anschlüsse des dritten PMOS- und NMOS-Transistors mit einander verbunden sind und deren Verbindungspunkt mit Gate- Anschlüssen der zweiten und dritten PMOS-Transistoren ver bunden ist, Drain-Anschlüsse des vierten PMOS- und NMOS- Transistors miteinander verbunden sind und deren Verbin dungspunkt mit einem Gate-Anschluß des vierten PMOS-Transi stors verbunden ist und ein mit einem Drain-Anschluß des fünften PMOS-Transistors verbundener Schalter ebenfalls mit einem Drain-Anschluß des fünften NMOS-Transistors und jedem Gate-Anschluß der dritten bis fünften NMOS-Transistoren ver bunden ist, und Drain-Anschlüsse des sechsten PMOS- und NMOS-Transistors miteinander verbunden sind und deren Ver bindungspunkt mit einem Gate-Anschluß des sechsten NMOS- Transistors verbunden ist und ein Drain-Anschluß des siebten PMOS-Transistors mit einer Stromquelle und deren Verbin dungspunkt mit Gate-Anschlüssen der ersten und fünften bis siebten PMOS-Transistoren verbunden ist.

9. Schaltung nach Anspruch 1, worin im zweiten Abtast/Halte verstärker (205) erste und zweite Schalter (SW21, SW22), die jeweils ein Eingangssignal (Vein2+, Vein2-) emp fangen, durch erste und zweite Kondensatoren (C21, C22) mit Inversions- bzw. Nicht-Inversions-Eingangsanschlüssen eines Operationsverstärkers (OP2) verbunden sind und der Inversi on-Eingangsanschluß des Operationsverstärkers (OP2) mit ei nem dritten Schalter (SW23) verbunden ist, der eine Vorspan nung (BIAS) empfängt, und dessen Nicht-Inversions-Eingangs anschluß mit einem vierten Schalter (SW24) verbunden ist, der die Vorspannung empfängt, und ein fünfter Schalter (SW25) zwischen den ersten Schalter und einen Nicht-Inver sions-Ausgangsanschluß des Operationsverstärkers (OP2) ge koppelt ist und ein sechster Schalter (SW26) zwischen den zweiten Schalter und dessen Inversions-Ausgangsanschluß ge koppelt ist und ein siebter Schalter (SW27) zwischen die In versions- und Nicht-Inversions-Ausgangsanschlüsse des Opera tionsverstärkers (OP2) gekoppelt ist.

10. Schaltung nach Anspruch 9, worin jeder der ersten und zweiten Kondensatoren (C21, C22) ein Metall-Metall- Kondensator ist.

11. Schaltung nach Anspruch 9, worin die ersten bis siebten Schalter (SW21-SW27) durch Takte betätigt werden, die eine verschiedene Phase aufweisen und einander nicht überlagert sind.

12. Schaltung nach Anspruch 9, worin im Operationsver stärker ein vierter und fünfter PMOS-Transistor je einen ei nen Source-Anschluß zum Empfangen einer Spannung und einen Gate-Anschluß zum Empfangen einer ersten Vorspannung aufwei sen und Drain-Anschlüsse des vierten und fünften PMOS-Tran sistors mit Drain-Anschlüssen des ersten bzw. zweiten NMOS- Transistors verbunden sind, die jeweils einen Gate-Anschluß zum Empfangen eines Eingangssignals aufweisen, und jeweils mit Source-Anschlüssen des sechsten und siebten PMOS-Tran sistors mit jeweils einem Gate-Anschluß zum Empfangen einer zweiten Vorspannung verbunden sind und jeder Source-Anschluß des ersten und zweiten NMOS-Transistors mit einem Drain-An schluß eines dritten NMOS-Transistors mit einem Gate-An schluß zum Empfangen einer vierten Vorspannung verbunden ist und Drain-Anschlüsse des zehnten und elften NMOS-Transi stors, von denen jeder einen Gate-Anschluß zum Empfangen ei nes Signals aufweist, das von einer Ausgabe-Gleichtakt-Rück kopplungsschaltung ausgegeben wird, an die eine fünfte Vor spannung angelegt wird, mit Source-Anschlüssen des achten bzw. neunten NMOS-Transistors verbunden sind und jeder Sour ce-Anschluß des dritten, zehnten und elften NMOS-Transistors geerdet ist und Drain-Anschlüsse des sechsten und siebten PMOS-Transistors mit Drain-Anschlüssen des achten bzw. neunten NMOS-Transistors verbunden sind und somit deren Ver bindungspunkte mit einem Eingangsanschluß der Ausgabe- Gleichtakt-Rückkopplungsschaltung verbunden sind und deren Ausgangsanschlüsse werden.

13. Schaltung nach Anspruch 9, worin die A/D-Wandler schaltung ferner eine Vorspannungsschaltung zum Anlegen ei ner Vorspannung an den Operationsverstärker aufweist, in dem eine Spannung an jeden Source-Anschluß der ersten bis sieb ten PMOS-Transistoren angelegt wird und Source-Anschlüsse der ersten bis sechsten NMOS-Transistoren geerdet sind, und Drain-Anschlüsse des ersten PMOS- und NMOS-Transistors mit einander verbunden sind und deren Verbindungspunkt mit einem Gate-Anschluß des ersten NMOS-Transistors verbunden ist, Drain-Anschlüsse des zweiten PMOS- und NMOS-Transistors mit einander verbunden sind und deren Verbindungspunkt mit einem Gate-Anschluß des zweiten NMOS-Transistors verbunden ist, Drain-Anschlüsse des dritten PMOS- und NMOS-Transistors mit einander verbunden sind und deren Verbindungspunkt mit Gate- Anschlüssen des zweiten und dritten PMOS-Transistors verbun den ist, Drain-Anschlüsse des vierten PMOS- und NMOS-Tran sistors miteinander verbunden sind und deren Verbindungs punkt mit einem Gate-Anschluß des vierten PMOS-Transistors verbunden ist und ein mit einem Drain-Anschluß des fünften PMOS-Transistors verbundener Schalter ebenfalls mit einem Drain-Anschluß des fünften NMOS-Transistors und jedem Gate- Anschluß der dritten bis fünften NMOS-Transistoren verbunden ist und Drain-Anschlüsse des sechsten PMOS- und NMOS-Tran sistors miteinander verbunden sind und deren Verbindungs punkt mit einem Gate-Anschluß des sechsten NMOS-Transistors verbunden ist und ein Drain-Anschluß des siebten PMOS-Tran sistors mit einer Stromquelle und deren Verbindungspunkt mit Gate-Anschlüssen der ersten und fünften bis siebten PMOS- Transistoren verbunden ist.

14. Schaltung nach Anspruch 1, worin der A/D-Wandler bei jedem Zyklus ein Ausgangssignal von 1 Bit erzeugt.

15. Schaltung nach Anspruch 1, worin der Schalter, der D/A-Teilwandler, der Subtrahierer und der Restspannungsver stärker als eine einzelne Schaltung integriert sind.

16. Analog/Digital-(A/D)-Schaltung mit:
einem ersten Abtast/Halteverstärker zum Abtasten/Halten eines analogen Ausgangssignals;
einem Schalter zum Auswählen eines vom ersten Abtast/Halte verstärker ausgegebenen Signals und anschließenden Aus wählen eines Rückkopplungssignals, indem er geschaltet wird;
einem A/D-Teilwandler zum Umwandeln eines vom Schalter ausgegebenen analogen Signals in ein digitales Signal;
einem multiplizierenden D/A-Wandlerblock zum Umwandeln eines Ausgangssignals vom A/D-Teilwandler in ein analoges Signal und Verstärken eines Differenzwertes, der zwischen dem analogen Signal und dem vom Schalter ausgegebenen analo gen Signal erhalten wird;
einem zweiten Abtast/Halteverstärker zum Halten/Abtasten eines vom multiplizierenden D/A-Wandlerblock ausgegebenen Signals und Rückkoppeln eines resultierenden Signals zum Schalter;
einer digitalen Korrigiereinheit zum Ausgeben eines di gitalen Signals mit N Bits durch Überlagern von Ausgangs signalen vom A/D-Teilwandler durch 1 Bit; und
einer Zeitsteuereinheit zum Erzeugen eines Steuersignals und eines Zeitsteuertaktsignals für die Operation jeder Ein heit.

17. Schaltung nach Anspruch 16, worin in dem multipli zierenden D/A-Wandlerblock ein Ausgangsanschluß eines ersten Verstärkers (211), der ein Eingangssignal empfängt, durch einen zweiten Verstärker (212) mit einem Ausgabeknoten (AUS) verbunden ist) die ersten und zweiten Verstärker (211, 212) mit einer Vorspannungsschaltung (214) verbunden sind und ei ne Abstimmschaltung (213) mit einem Eingangsanschluß und ei nem Ausgangsanschluß des zweiten Verstärkers (212) verbunden ist.

18. Schaltung nach Anspruch 17, worin in der Abstimm schaltung (213) ein Paar Reihenschaltereinheiten parallel verbunden sind, eine Reihenschaltereinheit mit einer Viel zahl von Kondensatoren parallel verbunden ist und die Rei henschaltereinheiten durch jedes einer Vielzahl digitaler Eingangssignale jeweils gesteuert werden.

19. Schaltung nach Anspruch 18, worin jeder der Konden satoren ein Metall-Metall-Kondensator ist.

20. Schaltung nach Anspruch 18, worin, wenn ein Konden sator unter den Kondensatoren ausgewählt ist, deren Rest oberste und unterste Platten verbindet.

21. Schaltung nach Anspruch 17, worin eine Konduktanz (gm2) des zweiten Verstärkers (212) immer größer als die (gm1) des ersten Verstärkers (211) ist.

22. Schaltung nach Anspruch 16, worin der Schalter in dem multiplizierenden D/A-Wandlerblock eingebaut ist.