JP3046005B2 - アナログ／ディジタル変換回路 - Google Patents
アナログ／ディジタル変換回路Info
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- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/162—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in a single stage, i.e. recirculation type
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Description
【０００１】
【発明の属する技術分野】本発明は、アナログ／ディジ
タル変換技術に係るもので、詳しくは、既存の標準ディ
ジタルＣＭＯＳ工程により構成された標準セルライブラ
リ（Cell Library）の特性変化を最小化し得るアナログ
／ディジタル変換回路に関するものである。
タル変換技術に係るもので、詳しくは、既存の標準ディ
ジタルＣＭＯＳ工程により構成された標準セルライブラ
リ（Cell Library）の特性変化を最小化し得るアナログ
／ディジタル変換回路に関するものである。
【０００２】
【従来の技術】一般に、アルゴリズミック（Algorithmi
c）アナログ／ディジタル（以下、Ａ／Ｄと称す）変換
器は、逐次近似レジスタ形式のＡ／Ｄ変換器及びΣ−Δ
Ａ／Ｄ変換器と一緒にオーディオ応用分野で広用されて
いる回路である。
c）アナログ／ディジタル（以下、Ａ／Ｄと称す）変換
器は、逐次近似レジスタ形式のＡ／Ｄ変換器及びΣ−Δ
Ａ／Ｄ変換器と一緒にオーディオ応用分野で広用されて
いる回路である。
【０００３】それらの変換器中、アルゴリズミックＡ／
Ｄ変換器は、電力の消耗、クロックの速度及び素子の個
数などを最も効率的に調節することができる。
Ｄ変換器は、電力の消耗、クロックの速度及び素子の個
数などを最も効率的に調節することができる。
【０００４】特に、サイクリック又はリサーキュレーテ
ングＡ／Ｄ変換器と呼ばれているアルゴリズミックＡ／
Ｄ変換器は、多様な形態に具現することができるし、ア
ナログ及びディジタル回路ブロックの一部を修正する
と、ビデオ信号を処理するためのパイプライン構造に容
易に拡張し得るという利点がある。
ングＡ／Ｄ変換器と呼ばれているアルゴリズミックＡ／
Ｄ変換器は、多様な形態に具現することができるし、ア
ナログ及びディジタル回路ブロックの一部を修正する
と、ビデオ信号を処理するためのパイプライン構造に容
易に拡張し得るという利点がある。
【０００５】一般のアルゴリズミックＡ／Ｄ変換器にお
いては、図８に示したように、入力信号Ｖｉ又はフィー
ドバック信号Ｖｆを選択するスイッチ１０１と、該スイ
ッチ１０１から入力された信号をサンプル／ホールドす
るサンプル／ホールド増幅器１０２と、該サンプル／ホ
ールド１０２の出力信号をディジタル信号に変換するＡ
／Ｄ副変換器１０５と、該Ａ／Ｄ副変換器１０５の出力
信号をアナログ信号に変換するディジタル／アナログ
（以下、Ｄ／Ａと称す）副変換器１０６と、前記サンプ
ル／ホールド増幅器１０２の出力信号と前記Ｄ／Ａ副変
換器１０６の出力信号とを比較し、その差値を算出する
減算器１０３と、該減算器１０３の出力信号を所定レベ
ルに増幅する残留電圧増幅器１０４と、前記Ａ／Ｄ副変
換器１０５の出力信号をＮビットまで、１ビットずつ重
畳してエラーを校正し、該校正されたＮビットのディジ
タル信号を出力するディジタル校正部１０７と、を備え
て構成されていた。
いては、図８に示したように、入力信号Ｖｉ又はフィー
ドバック信号Ｖｆを選択するスイッチ１０１と、該スイ
ッチ１０１から入力された信号をサンプル／ホールドす
るサンプル／ホールド増幅器１０２と、該サンプル／ホ
ールド１０２の出力信号をディジタル信号に変換するＡ
／Ｄ副変換器１０５と、該Ａ／Ｄ副変換器１０５の出力
信号をアナログ信号に変換するディジタル／アナログ
（以下、Ｄ／Ａと称す）副変換器１０６と、前記サンプ
ル／ホールド増幅器１０２の出力信号と前記Ｄ／Ａ副変
換器１０６の出力信号とを比較し、その差値を算出する
減算器１０３と、該減算器１０３の出力信号を所定レベ
ルに増幅する残留電圧増幅器１０４と、前記Ａ／Ｄ副変
換器１０５の出力信号をＮビットまで、１ビットずつ重
畳してエラーを校正し、該校正されたＮビットのディジ
タル信号を出力するディジタル校正部１０７と、を備え
て構成されていた。
【０００６】以下、このように構成された従来アルゴリ
ズミックＡ／Ｄ変換器の動作に対し、説明する。
ズミックＡ／Ｄ変換器の動作に対し、説明する。
【０００７】先ず、スイッチ１０１が、チャンネル１に
接続され、外部アナログ信号Ｖｉが入力されると、サン
プル／ホールド増幅器１０２は、該アナログ信号Ｖｉを
サンプル／ホールドする。
接続され、外部アナログ信号Ｖｉが入力されると、サン
プル／ホールド増幅器１０２は、該アナログ信号Ｖｉを
サンプル／ホールドする。
【０００８】このとき、ＮビットＡ／Ｄ副変換器１０５
は、前記サンプル／ホールド増幅器１０２の出力信号を
ディジタル信号に変換し、ＮビットＤ／Ａ副変換器１０
６は、該変換されたディジタル信号をアナログ信号に変
換する。
は、前記サンプル／ホールド増幅器１０２の出力信号を
ディジタル信号に変換し、ＮビットＤ／Ａ副変換器１０
６は、該変換されたディジタル信号をアナログ信号に変
換する。
【０００９】次いで、減算器１０３は、前記サンプル／
ホールド増幅器１０２の出力信号とＮビットＤ／Ａ副変
換器１０６の出力信号との差である残留電圧を算出し、
残留電圧増幅器１０４は、算出された該残留電圧を増幅
する。
ホールド増幅器１０２の出力信号とＮビットＤ／Ａ副変
換器１０６の出力信号との差である残留電圧を算出し、
残留電圧増幅器１０４は、算出された該残留電圧を増幅
する。
【００１０】このとき、前記スイッチ１０１は、切換え
られ、前記残留電圧増幅器１０４の出力端子を前記サン
プル／ホールド増幅器１０２の入力端子に接続させ、該
サンプル／ホールド増幅器１０２は、前記残留電圧増幅
器１０４の出力信号をサンプル／ホールドする。従っ
て、ＮビットＡ／Ｄ副変換器１０５が、前記サンプル／
ホールド増幅器１０２からホールディングされた誤差値
をディジタル信号に変換すると、Ｄ／Ａ副変換器１０６
が、該ディジタル信号をアナログ信号に変換して前記減
算器１０３に出力し、該減算器１０３は、前記サンプル
／ホールド増幅器１０２の出力信号から前記Ａ／Ｄ副変
換器１０５の出力信号を減算して残留電圧増幅器１０４
を経て前記サンプル／ホールド増幅器１０２にフィード
バックさせる。
られ、前記残留電圧増幅器１０４の出力端子を前記サン
プル／ホールド増幅器１０２の入力端子に接続させ、該
サンプル／ホールド増幅器１０２は、前記残留電圧増幅
器１０４の出力信号をサンプル／ホールドする。従っ
て、ＮビットＡ／Ｄ副変換器１０５が、前記サンプル／
ホールド増幅器１０２からホールディングされた誤差値
をディジタル信号に変換すると、Ｄ／Ａ副変換器１０６
が、該ディジタル信号をアナログ信号に変換して前記減
算器１０３に出力し、該減算器１０３は、前記サンプル
／ホールド増幅器１０２の出力信号から前記Ａ／Ｄ副変
換器１０５の出力信号を減算して残留電圧増幅器１０４
を経て前記サンプル／ホールド増幅器１０２にフィード
バックさせる。
【００１１】このとき、一度のデータが変換される１サ
イクル毎に、Ｎビットずつの出力信号が選択され、ディ
ジタル校正部１０７からＮビットのディジタル信号が出
力されるまで、同様な過程が反復される。
イクル毎に、Ｎビットずつの出力信号が選択され、ディ
ジタル校正部１０７からＮビットのディジタル信号が出
力されるまで、同様な過程が反復される。
【００１２】且つ、前記ディジタル校正部１０７は、Ｎ
ビットのデータを１ビットずつ重畳して前記サンプル／
ホールド増幅器１０２、前記Ａ／Ｄ変換器１０５及びＤ
／Ａ変換器１０６から発生するオフセット又はフィード
スルー（Feed through）誤差を除去し、正常なディジタ
ルデータを出力することができる。
ビットのデータを１ビットずつ重畳して前記サンプル／
ホールド増幅器１０２、前記Ａ／Ｄ変換器１０５及びＤ
／Ａ変換器１０６から発生するオフセット又はフィード
スルー（Feed through）誤差を除去し、正常なディジタ
ルデータを出力することができる。
【００１３】
【発明が解決しようとする課題】然るに、このような従
来のアルゴリズミックＡ／Ｄ変換器においては、ゲート
電極の抵抗を減らすため、タングステンシリサイドによ
りゲート電極を形成する場合、キャパシタの下部電極を
追加して形成すべきであるという不都合な点があった。
来のアルゴリズミックＡ／Ｄ変換器においては、ゲート
電極の抵抗を減らすため、タングステンシリサイドによ
りゲート電極を形成する場合、キャパシタの下部電極を
追加して形成すべきであるという不都合な点があった。
【００１４】且つ、演算増幅器にて構成されたサンプル
／ホールド増幅器、減算器及び残留電圧増幅器のような
アナログ回路の消耗電力が多く、該回路のキャパシタン
スが大いに変化すると、回路動作が不安定になるという
不都合な点があった。
／ホールド増幅器、減算器及び残留電圧増幅器のような
アナログ回路の消耗電力が多く、該回路のキャパシタン
スが大いに変化すると、回路動作が不安定になるという
不都合な点があった。
【００１５】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、寄生キャパシタンス値の最も
小さいメタルによりキャパシタを形成し、該キャパシタ
の性能低下を防止するキャパシタチューニング回路を構
成して、アナログ領域の消耗電力を減らし、回路動作の
安定化を図り得るアナログ／ディジタル変換回路を提供
することを目的とする。
に鑑みてなされたもので、寄生キャパシタンス値の最も
小さいメタルによりキャパシタを形成し、該キャパシタ
の性能低下を防止するキャパシタチューニング回路を構
成して、アナログ領域の消耗電力を減らし、回路動作の
安定化を図り得るアナログ／ディジタル変換回路を提供
することを目的とする。
【００１６】即ち、本発明は、標準セルライブラリの特
性変化を最小化するため、各工程時、最小の寄生キャ
パシタンスを有するメタル電極のキャパシタを形成し、
キャパシタチューニング回路を用いて、上、下部メタ
ル電極のキャパシタ中、最適なキャパシタンスを有する
キャパシタを選択し、製造工程時に、各メタルの厚さの
変化に従いキャパシタンス値が変化して性能が低下する
ことを防止し、アナログ領域で消耗される電力を最小
化して演算増幅器の消耗電力を減らし得るＡ／Ｄ変換回
路を提供することを目的とする。
性変化を最小化するため、各工程時、最小の寄生キャ
パシタンスを有するメタル電極のキャパシタを形成し、
キャパシタチューニング回路を用いて、上、下部メタ
ル電極のキャパシタ中、最適なキャパシタンスを有する
キャパシタを選択し、製造工程時に、各メタルの厚さの
変化に従いキャパシタンス値が変化して性能が低下する
ことを防止し、アナログ領域で消耗される電力を最小
化して演算増幅器の消耗電力を減らし得るＡ／Ｄ変換回
路を提供することを目的とする。
【００１７】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るＡ／Ｄ変換回路においては、外部
アナログ入力信号Ｖｉを受入れる第１サンプル／ホール
ド増幅器２０１と、第１サンプル／ホールド増幅器２０
１の出力信号を選択した後、切換えてフィードバック信
号Ｖｆを選択するスイッチ２０２と、該スイッチ２０２
を経て入力されたアナログ信号をディジタル信号に変換
するＡ／Ｄ副変換器２０６と、該Ａ／Ｄ副変換器２０６
の出力信号をアナログ信号に変換するＤ／Ａ副変換器２
０７と、前記スイッチ２０２を経て入力したアナログ信
号と前記Ｄ／Ａ副変換器２０７の出力信号との差を算出
する減算器２０３と、該減算器２０３の出力信号を増幅
する残留電圧増幅器２０４と、該残留電圧増幅器２０４
の出力信号をサンプル／ホールドして前記スイッチ２０
２にフィードバックさせる第２サンプル／ホールド増幅
器２０５と、前記Ａ／Ｄ副変換器２０６の出力信号を１
ビットずつ重畳してＮビットのディジタル信号を出力す
るディジタル校正部２０８と、前記各部の動作を制御す
るためのタイミング制御部２０９と、を含んで構成さ
れ、前記スイッチ２０２は、最初のサイクルでのみ、第
１サンプル／ホールド増幅器２０１の出力信号を選択す
るようになっている。
るため、本発明に係るＡ／Ｄ変換回路においては、外部
アナログ入力信号Ｖｉを受入れる第１サンプル／ホール
ド増幅器２０１と、第１サンプル／ホールド増幅器２０
１の出力信号を選択した後、切換えてフィードバック信
号Ｖｆを選択するスイッチ２０２と、該スイッチ２０２
を経て入力されたアナログ信号をディジタル信号に変換
するＡ／Ｄ副変換器２０６と、該Ａ／Ｄ副変換器２０６
の出力信号をアナログ信号に変換するＤ／Ａ副変換器２
０７と、前記スイッチ２０２を経て入力したアナログ信
号と前記Ｄ／Ａ副変換器２０７の出力信号との差を算出
する減算器２０３と、該減算器２０３の出力信号を増幅
する残留電圧増幅器２０４と、該残留電圧増幅器２０４
の出力信号をサンプル／ホールドして前記スイッチ２０
２にフィードバックさせる第２サンプル／ホールド増幅
器２０５と、前記Ａ／Ｄ副変換器２０６の出力信号を１
ビットずつ重畳してＮビットのディジタル信号を出力す
るディジタル校正部２０８と、前記各部の動作を制御す
るためのタイミング制御部２０９と、を含んで構成さ
れ、前記スイッチ２０２は、最初のサイクルでのみ、第
１サンプル／ホールド増幅器２０１の出力信号を選択す
るようになっている。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。
し、図面を用いて説明する。
【００１９】本発明に係るＡ／Ｄ変換回路おいては、図
１に示したように、外部アナログ入力信号Ｖｉをサンプ
ル/ホールドする第１サンプル／ホールド増幅器２０１
と、該第１サンプル／ホールド増幅器２０１の出力信号
を選択した後、切換してフィードバック信号Ｖｆを選択
するスイッチ２０２と、該スイッチ２０２を経て入力さ
れたアナログ信号をディジタル信号に変換するＡ／Ｄ副
変換器２０６と、該Ａ／Ｄ副変換器２０６の出力信号を
アナログ信号に変換するＤ／Ａ副変換器２０７と、前記
スイッチ２０２を経て入力したアナログ信号と前記Ｄ／
Ａ副変換器２０７の出力信号との差を算出する減算器２
０３と、該減算器２０３の出力信号を増幅する残留電圧
増幅器２０４と、該残留電圧増幅器２０４の出力信号を
サンプル／ホールドして前記スイッチ２０２にフィード
バックさせる第２サンプル／ホールド増幅器２０５と、
前記Ａ／Ｄ副変換器２０６の出力信号を１ビットずつ重
畳してＮビットのディジタル信号を出力するディジタル
校正部２０８と、前記各部の動作を制御する制御信号及
びタイミングクロックを発生するタイミング制御部２０
９と、を備えて構成されている。
１に示したように、外部アナログ入力信号Ｖｉをサンプ
ル/ホールドする第１サンプル／ホールド増幅器２０１
と、該第１サンプル／ホールド増幅器２０１の出力信号
を選択した後、切換してフィードバック信号Ｖｆを選択
するスイッチ２０２と、該スイッチ２０２を経て入力さ
れたアナログ信号をディジタル信号に変換するＡ／Ｄ副
変換器２０６と、該Ａ／Ｄ副変換器２０６の出力信号を
アナログ信号に変換するＤ／Ａ副変換器２０７と、前記
スイッチ２０２を経て入力したアナログ信号と前記Ｄ／
Ａ副変換器２０７の出力信号との差を算出する減算器２
０３と、該減算器２０３の出力信号を増幅する残留電圧
増幅器２０４と、該残留電圧増幅器２０４の出力信号を
サンプル／ホールドして前記スイッチ２０２にフィード
バックさせる第２サンプル／ホールド増幅器２０５と、
前記Ａ／Ｄ副変換器２０６の出力信号を１ビットずつ重
畳してＮビットのディジタル信号を出力するディジタル
校正部２０８と、前記各部の動作を制御する制御信号及
びタイミングクロックを発生するタイミング制御部２０
９と、を備えて構成されている。
【００２０】そして、前記第１サンプル／ホールド増幅
器２０１においては、図２に示したように、各入力信号
Ｖｉｎ１＋、Ｖｉｎ１−が夫々印加されたスイッチＳＷ
１１、ＳＷ１２を各キャパシタＣ１１、Ｃ１２を通って
演算増幅器ＯＰ１の入力端子（−）（＋）に夫々接続し
て前記スイッチＳＷ１１、ＳＷ１２間にスイッチＳＷ１
３を接続し、前記演算増幅器ＯＰ１の反転入力端子
（−）にバイアス（Bias）電流の印加されたスイッチＳ
Ｗ１４を接続すると同時に非反転出力端子（Ｖｏｕｔ１
＋）との間にキャパシタＣ１３を接続し、前記演算増幅
器ＯＰ１の非反転入力端子（＋）にバイアス電流の印加
されたスイッチＳＷ１５を接続すると同時に反転出力端
子（Ｖｏｕｔ１−）との間にキャパシタＣ１４を接続
し、前記演算増幅器ＯＰ１の出力端子（Ｖｏｕｔ１＋、
Ｖｏｕｔ１−）間に、スイッチＳＷ１６を接続して構成
されている。
器２０１においては、図２に示したように、各入力信号
Ｖｉｎ１＋、Ｖｉｎ１−が夫々印加されたスイッチＳＷ
１１、ＳＷ１２を各キャパシタＣ１１、Ｃ１２を通って
演算増幅器ＯＰ１の入力端子（−）（＋）に夫々接続し
て前記スイッチＳＷ１１、ＳＷ１２間にスイッチＳＷ１
３を接続し、前記演算増幅器ＯＰ１の反転入力端子
（−）にバイアス（Bias）電流の印加されたスイッチＳ
Ｗ１４を接続すると同時に非反転出力端子（Ｖｏｕｔ１
＋）との間にキャパシタＣ１３を接続し、前記演算増幅
器ＯＰ１の非反転入力端子（＋）にバイアス電流の印加
されたスイッチＳＷ１５を接続すると同時に反転出力端
子（Ｖｏｕｔ１−）との間にキャパシタＣ１４を接続
し、前記演算増幅器ＯＰ１の出力端子（Ｖｏｕｔ１＋、
Ｖｏｕｔ１−）間に、スイッチＳＷ１６を接続して構成
されている。
【００２１】且つ、前記第２サンプル／ホールド増幅器
２０５においては、各入力信号Ｖｉｎ２＋、Ｖｉｎ２−
が夫々印加されたスイッチＳＷ２１、ＳＷ２２を各キャ
パシタＣ２１、Ｃ２２を通って演算増幅器ＯＰ２の入力
端子（−）（＋）に夫々接続させて該演算増幅器ＯＰ２
の反転入力端子の（−）にバイアス電圧の印加されたス
イッチＳＷ２３を接続すると同時に非反転出力端子
（＋）極にバイアス電圧の印加されたスイッチＳＷ２４
を接続し、前記スイッチＳＷ２１と前記演算増幅器ＯＰ
２の非反転出力端子Ｖｏｕｔ２＋間にスイッチＳＷ２５
を接続し、前記スイッチＳＷ２２と前記演算増幅器ＯＰ
２の反転出力端子Ｖｏｕｔ２−間にスイッチＳＷ２６を
接続し、前記各出力端子Ｖｏｕｔ２＋、Ｖｏｕｔ２−間
に、スイッチＳＷ２７を接続して構成されている。
２０５においては、各入力信号Ｖｉｎ２＋、Ｖｉｎ２−
が夫々印加されたスイッチＳＷ２１、ＳＷ２２を各キャ
パシタＣ２１、Ｃ２２を通って演算増幅器ＯＰ２の入力
端子（−）（＋）に夫々接続させて該演算増幅器ＯＰ２
の反転入力端子の（−）にバイアス電圧の印加されたス
イッチＳＷ２３を接続すると同時に非反転出力端子
（＋）極にバイアス電圧の印加されたスイッチＳＷ２４
を接続し、前記スイッチＳＷ２１と前記演算増幅器ＯＰ
２の非反転出力端子Ｖｏｕｔ２＋間にスイッチＳＷ２５
を接続し、前記スイッチＳＷ２２と前記演算増幅器ＯＰ
２の反転出力端子Ｖｏｕｔ２−間にスイッチＳＷ２６を
接続し、前記各出力端子Ｖｏｕｔ２＋、Ｖｏｕｔ２−間
に、スイッチＳＷ２７を接続して構成されている。
【００２２】このとき、キャパシタＣ１１〜Ｃ１４、Ｃ
２１、Ｃ２２は、上下部電極がメタルにてなる金属キャ
パシタを用いる。
２１、Ｃ２２は、上下部電極がメタルにてなる金属キャ
パシタを用いる。
【００２３】又、前記各演算増幅器ＯＰ１、ＯＰ２は、
図６に示したように、夫々一つの回路に構成され、ＭＤ
ＡＣ内の残留電圧増幅器２０４は、図４に示した回路
と、図６と同様な回路との、二つを直列連結して構成さ
れている。
図６に示したように、夫々一つの回路に構成され、ＭＤ
ＡＣ内の残留電圧増幅器２０４は、図４に示した回路
と、図６と同様な回路との、二つを直列連結して構成さ
れている。
【００２４】更に、前記演算増幅器ＯＰ１、ＯＰ２に
は、バイアス電圧Ｂｉａｓ１〜Ｂｉａｓ６が印加され、
チューニング回路を包含していない。
は、バイアス電圧Ｂｉａｓ１〜Ｂｉａｓ６が印加され、
チューニング回路を包含していない。
【００２５】且つ、ＭＤＡＣ内の残留電圧増幅器２０４
を構成している増幅器２１１、２１２は、回路の安定化
を図るため、周波数補償キャパシタＣ１〜Ｃｋを備え、
キャパシタンスを可変し得るチューニング回路が備えら
れる。
を構成している増幅器２１１、２１２は、回路の安定化
を図るため、周波数補償キャパシタＣ１〜Ｃｋを備え、
キャパシタンスを可変し得るチューニング回路が備えら
れる。
【００２６】又、前記周波数補償キャパシタＣ１〜Ｃｋ
は、金属電極キャパシタで、任意のキャパシタが選択さ
れると、その他のキャパシタは、上部電極と下部電極と
が連結される。
は、金属電極キャパシタで、任意のキャパシタが選択さ
れると、その他のキャパシタは、上部電極と下部電極と
が連結される。
【００２７】更に、前記各増幅器２１１、２１２は、増
幅器２１２のコンダクタンスｇｍ２が、増幅器２１１の
コンダクタンスｇｍ１よりも、恒常、大ききなるように
構成する。
幅器２１２のコンダクタンスｇｍ２が、増幅器２１１の
コンダクタンスｇｍ１よりも、恒常、大ききなるように
構成する。
【００２８】そして、前記各増幅器２１１、２１２及び
演算増幅器ＯＰ１、ＯＰ２においては、図６に示したよ
うに、ソースに電圧Ｖｄｄが印加されたＰＭＯＳトラン
ジスタＰＭ４、ＰＭ５のゲートにバイアス電圧Ｂｉａｓ
１を印加し、該ＰＭＯＳトランジスタＰＭ４、ＰＭ５の
ドレインを、ゲートに入力信号ＩＮＣ、ＩＮＴが夫々印
加されたＮＭＯＳトランジスタＮＭ２、ＮＭ１のドレイ
ンに接続し、且つ、前記ＰＭＯＳトランジスタＰＭ４、
ＰＭ５のドレインを、ゲートにバイアス電圧Ｂｉａｓ２
が印加されたＰＭＯＳトランジスタＰＭ６、ＰＭ７のソ
ースに夫々接続して前記ＮＭＯＳトランジスタＮＭ１、
ＮＭ２のソースを、ゲートにバイアス電圧Ｂｉａｓ４が
印加されたＮＭＯＳトランジスタＮＭ３のドレインに接
続し、バイアス電圧Ｂｉａｓ５が印加されたフィードバ
ック回路ＣＭＦＢの出力がゲートに印加されたＮＭＯＳ
トランジスタＮＭ１０、ＮＭ１１のドレインを、ゲート
にバイアス電圧Ｂｉａｓ３が印加されたＮＭＯＳトラン
ジスタＮＭ８、ＮＭ９のソースに夫々接続し、前記ＮＭ
ＯＳトランジスタＮＭ３、ＮＭ１０、ＮＭ１１のソース
を夫々接地し、前記ＰＭＯＳトランジスタＰＭ６、ＰＭ
７のドレインを前記ＮＭＯＳトランジスタＮＭ８、ＮＭ
９のドレインに夫々接続し、それら接続点を前記フィー
ドバック回路ＣＭＦＢの入力端子に接続して出力端子Ｏ
ＵＴＣ、ＯＵＴＴになるように構成されている。
演算増幅器ＯＰ１、ＯＰ２においては、図６に示したよ
うに、ソースに電圧Ｖｄｄが印加されたＰＭＯＳトラン
ジスタＰＭ４、ＰＭ５のゲートにバイアス電圧Ｂｉａｓ
１を印加し、該ＰＭＯＳトランジスタＰＭ４、ＰＭ５の
ドレインを、ゲートに入力信号ＩＮＣ、ＩＮＴが夫々印
加されたＮＭＯＳトランジスタＮＭ２、ＮＭ１のドレイ
ンに接続し、且つ、前記ＰＭＯＳトランジスタＰＭ４、
ＰＭ５のドレインを、ゲートにバイアス電圧Ｂｉａｓ２
が印加されたＰＭＯＳトランジスタＰＭ６、ＰＭ７のソ
ースに夫々接続して前記ＮＭＯＳトランジスタＮＭ１、
ＮＭ２のソースを、ゲートにバイアス電圧Ｂｉａｓ４が
印加されたＮＭＯＳトランジスタＮＭ３のドレインに接
続し、バイアス電圧Ｂｉａｓ５が印加されたフィードバ
ック回路ＣＭＦＢの出力がゲートに印加されたＮＭＯＳ
トランジスタＮＭ１０、ＮＭ１１のドレインを、ゲート
にバイアス電圧Ｂｉａｓ３が印加されたＮＭＯＳトラン
ジスタＮＭ８、ＮＭ９のソースに夫々接続し、前記ＮＭ
ＯＳトランジスタＮＭ３、ＮＭ１０、ＮＭ１１のソース
を夫々接地し、前記ＰＭＯＳトランジスタＰＭ６、ＰＭ
７のドレインを前記ＮＭＯＳトランジスタＮＭ８、ＮＭ
９のドレインに夫々接続し、それら接続点を前記フィー
ドバック回路ＣＭＦＢの入力端子に接続して出力端子Ｏ
ＵＴＣ、ＯＵＴＴになるように構成されている。
【００２９】前記バイアス回路２１４においては、図７
に示したように、ＰＭＯＳトランジスタＰＭ１〜ＰＭ７
のソースに電圧Ｖｄｄを印加し、各ＮＭＯＳトランジス
タＮＭ１〜ＮＭ６のソースを接地し、前記ＭＯＳトラン
ジスタＰＭ１、ＮＭ１のドレインを共通接続し、該接続
点を前記ＮＭＯＳトランジスタＮＭ１のゲートに接続し
てバイアス電圧Ｂｉａｓ６を発生し、前記ＭＯＳトラン
ジスタＰＭ２、ＮＭ２のドレインを共通接続し、該接続
点を前記ＮＭＯＳトランジスタＮＭ２のゲートに接続し
てバイアス電圧Ｂｉａｓ４を発生し、前記ＭＯＳトラン
ジスタＰＭ３、ＮＭ３のドレインを共通接続し、該接続
点を前記ＰＭＯＳトランジスタＰＭ２、ＰＭ３のゲート
に接続してバイアス電圧Ｂｉａｓ１を発生し、前記ＭＯ
ＳトランジスタＰＭ４、ＮＭ４のドレインを共通接続
し、該接続点を前記ＰＭＯＳトランジスタＰＭ４のゲー
トに接続してバイアス電圧Ｂｉａｓ２を発生し、前記Ｐ
ＭＯＳトランジスタＰＭ５のドレインに接続されたスイ
ッチＳＷ１を前記ＮＭＯＳトランジスタＮＭ５のドレイ
ン及び前記ＮＭＯＳトランジスタＮＭ３〜ＮＭ５のゲー
トに接続してバイアス電圧Ｂｉａｓ５を発生し、前記Ｍ
ＯＳトランジスタＰＭ６、ＮＭ６のドレインを共通接続
し、該接続点を前記ＮＭＯＳトランジスタＮＭ６のゲー
トに接続してバイアス電圧Ｂｉａｓ３を発生し、前記Ｐ
ＭＯＳトランジスタＰＭ７のドレインに電流源Ｉｓ１を
接続し、該接続点が前記ＰＭＯＳトランジスタＰＭ１、
ＰＭ５〜ＰＭ７のゲートに共通接続して夫々構成されて
いる。
に示したように、ＰＭＯＳトランジスタＰＭ１〜ＰＭ７
のソースに電圧Ｖｄｄを印加し、各ＮＭＯＳトランジス
タＮＭ１〜ＮＭ６のソースを接地し、前記ＭＯＳトラン
ジスタＰＭ１、ＮＭ１のドレインを共通接続し、該接続
点を前記ＮＭＯＳトランジスタＮＭ１のゲートに接続し
てバイアス電圧Ｂｉａｓ６を発生し、前記ＭＯＳトラン
ジスタＰＭ２、ＮＭ２のドレインを共通接続し、該接続
点を前記ＮＭＯＳトランジスタＮＭ２のゲートに接続し
てバイアス電圧Ｂｉａｓ４を発生し、前記ＭＯＳトラン
ジスタＰＭ３、ＮＭ３のドレインを共通接続し、該接続
点を前記ＰＭＯＳトランジスタＰＭ２、ＰＭ３のゲート
に接続してバイアス電圧Ｂｉａｓ１を発生し、前記ＭＯ
ＳトランジスタＰＭ４、ＮＭ４のドレインを共通接続
し、該接続点を前記ＰＭＯＳトランジスタＰＭ４のゲー
トに接続してバイアス電圧Ｂｉａｓ２を発生し、前記Ｐ
ＭＯＳトランジスタＰＭ５のドレインに接続されたスイ
ッチＳＷ１を前記ＮＭＯＳトランジスタＮＭ５のドレイ
ン及び前記ＮＭＯＳトランジスタＮＭ３〜ＮＭ５のゲー
トに接続してバイアス電圧Ｂｉａｓ５を発生し、前記Ｍ
ＯＳトランジスタＰＭ６、ＮＭ６のドレインを共通接続
し、該接続点を前記ＮＭＯＳトランジスタＮＭ６のゲー
トに接続してバイアス電圧Ｂｉａｓ３を発生し、前記Ｐ
ＭＯＳトランジスタＰＭ７のドレインに電流源Ｉｓ１を
接続し、該接続点が前記ＰＭＯＳトランジスタＰＭ１、
ＰＭ５〜ＰＭ７のゲートに共通接続して夫々構成されて
いる。
【００３０】以下、このように構成された本発明に係る
Ａ／Ｄ変換回路の動作を説明する。
Ａ／Ｄ変換回路の動作を説明する。
【００３１】先ず、スイッチ２０２がチャンネル１に接
続された状態で、サンプル／ホールド増幅器２０１によ
りアナログ入力信号Ｖｉがサンプル／ホールドされる
と、第１サンプル／ホールドの出力信号は、減算器２０
３及びＡ／Ｄ副変換器２０６に出力される。
続された状態で、サンプル／ホールド増幅器２０１によ
りアナログ入力信号Ｖｉがサンプル／ホールドされる
と、第１サンプル／ホールドの出力信号は、減算器２０
３及びＡ／Ｄ副変換器２０６に出力される。
【００３２】このとき、第１サンプル／ホールド２０１
の出力信号は、前記減算器２０３を経て残留電圧増幅器
２０４に入力され、該残留電圧増幅器２０４で所定レベ
ルに増幅された後、第２サンプル／ホールド増幅器２０
５に入力される。
の出力信号は、前記減算器２０３を経て残留電圧増幅器
２０４に入力され、該残留電圧増幅器２０４で所定レベ
ルに増幅された後、第２サンプル／ホールド増幅器２０
５に入力される。
【００３３】そして、前記第２サンプル／ホールド増幅
器２０５の出力信号は、前記Ａ／Ｄ副変換器２０６でデ
ィジタル信号に変換されてディジタル校正部２０８に出
力され、該ディジタル信号はＤ／Ａ副変換器２０７でア
ナログ信号に変換されて前記減算器２０３に入力され
る。
器２０５の出力信号は、前記Ａ／Ｄ副変換器２０６でデ
ィジタル信号に変換されてディジタル校正部２０８に出
力され、該ディジタル信号はＤ／Ａ副変換器２０７でア
ナログ信号に変換されて前記減算器２０３に入力され
る。
【００３４】このとき、前記スイッチ２０２が、チャン
ネル２に切換えられ、前記第２サンプル／ホールド増幅
器２０５の出力端子を前記減算器２０３及びＡ／Ｄ副変
換器２０６に接続させると、該減算器２０３は、前記第
２サンプル／ホールド増幅器２０５の出力信号からＤ／
Ａ副変換器２０７の出力信号を減算して該差信号を残留
電圧増幅器２０４に出力すると、該残留電圧増幅器２０
４で所定レベルに増幅され、前記第２サンプル／ホール
ド増幅器２０５により前記スイッチ２０２を経てＡ／Ｄ
副変換器２０６及び前記減算器２０３に入力される。
ネル２に切換えられ、前記第２サンプル／ホールド増幅
器２０５の出力端子を前記減算器２０３及びＡ／Ｄ副変
換器２０６に接続させると、該減算器２０３は、前記第
２サンプル／ホールド増幅器２０５の出力信号からＤ／
Ａ副変換器２０７の出力信号を減算して該差信号を残留
電圧増幅器２０４に出力すると、該残留電圧増幅器２０
４で所定レベルに増幅され、前記第２サンプル／ホール
ド増幅器２０５により前記スイッチ２０２を経てＡ／Ｄ
副変換器２０６及び前記減算器２０３に入力される。
【００３５】そして、前記Ａ／Ｄ副変換器２０６は、前
記スイッチ２０２を経てフィードバック信号をディジタ
ル信号に変換してディジタル校正部１０８に出力し、該
ディジタル信号は、前記Ｄ／Ａ副変換器２０７でアナロ
グ信号に変換され、前記減算器２０３に入力される。
記スイッチ２０２を経てフィードバック信号をディジタ
ル信号に変換してディジタル校正部１０８に出力し、該
ディジタル信号は、前記Ｄ／Ａ副変換器２０７でアナロ
グ信号に変換され、前記減算器２０３に入力される。
【００３６】次いで、前記減算器２０３は、第２サンプ
ル／ホールド増幅器２０５の出力信号からＤ／Ａ副変換
器２０７の出力信号を減算して、該差信号を残留電圧増
幅器２０４に出力すると、該残留電圧増幅器２０４で前
記減算器２０３の出力信号を所定レベルに増幅して前記
第２サンプル／ホールド増幅器２０５に出力する。
ル／ホールド増幅器２０５の出力信号からＤ／Ａ副変換
器２０７の出力信号を減算して、該差信号を残留電圧増
幅器２０４に出力すると、該残留電圧増幅器２０４で前
記減算器２０３の出力信号を所定レベルに増幅して前記
第２サンプル／ホールド増幅器２０５に出力する。
【００３７】一方、前記Ａ／Ｄ副変換器２０６は、１サ
イクル毎に１ビットの信号をディジタル校正部２０８に
出力し、最終的に、Ｎビットのディジタル信号まで出力
する。
イクル毎に１ビットの信号をディジタル校正部２０８に
出力し、最終的に、Ｎビットのディジタル信号まで出力
する。
【００３８】例えば、Ａ／Ｄ副変換器２０６で、１２ビ
ットのディジタル信号を出力する場合、１１サイクルの
動作が終了された後、ディジタル校正部２０８に１２ビ
ットのディジタル信号が入力される。
ットのディジタル信号を出力する場合、１１サイクルの
動作が終了された後、ディジタル校正部２０８に１２ビ
ットのディジタル信号が入力される。
【００３９】このとき、Ａ／Ｄ副変換器２０６で、１サ
イクル当１ビットのディジタル信号を出力する理由は、
回路に用いられるメタル−メタルキャパシタ数を最小化
するためである。
イクル当１ビットのディジタル信号を出力する理由は、
回路に用いられるメタル−メタルキャパシタ数を最小化
するためである。
【００４０】従って、ディジタル校正部２０８は、Ａ／
Ｄ副変換器２０から入力されたＮビットのデータを１ビ
ットずつ重畳して第１，第２サンプル／ホールド増幅器
２０１、２０５、Ａ／Ｄ副変換器２０６及びＤ／Ａ副変
換器２０７から発生するオフセット又はフィードスルー
誤差を除去する。
Ｄ副変換器２０から入力されたＮビットのデータを１ビ
ットずつ重畳して第１，第２サンプル／ホールド増幅器
２０１、２０５、Ａ／Ｄ副変換器２０６及びＤ／Ａ副変
換器２０７から発生するオフセット又はフィードスルー
誤差を除去する。
【００４１】このような過程は、ディジタル校正部２０
８からＮビットのディジタル信号を出力するまで、反復
して行われ、タイミング回路２０９のタイミングクロッ
クにより制御される。
８からＮビットのディジタル信号を出力するまで、反復
して行われ、タイミング回路２０９のタイミングクロッ
クにより制御される。
【００４２】且つ、本発明で、二つの第１、第２サンプ
ル／ホールド増幅器２０１、２０５を用いる理由は、シ
ステム性能を向上するためである。
ル／ホールド増幅器２０１、２０５を用いる理由は、シ
ステム性能を向上するためである。
【００４３】又、第１サンプル／ホールド増幅器２０１
は、信号の歪みを減少するため、四つのキャパシタを用
い、図２に示したように構成する。
は、信号の歪みを減少するため、四つのキャパシタを用
い、図２に示したように構成する。
【００４４】更に、第２サンプル／ホールド増幅器２０
５は、ほとんどのサイクルの間、信号処理するため、電
力の消耗を最小化する必要が生じ、二つのキャパシタを
用い、図３に示したように構成する。
５は、ほとんどのサイクルの間、信号処理するため、電
力の消耗を最小化する必要が生じ、二つのキャパシタを
用い、図３に示したように構成する。
【００４５】そして、前記第１サンプル／ホールド増幅
器２０１は、二つの重畳されない疑似クロックΦ1、Φ2
により動作し、該動作がシステムの入力性能を決定し、
位相Φ1が活性化されている間、入力信号をサンプリン
グし、位相Φ2が活性化されている間は、二つの入力端
子を連結して差動増幅された信号を出力する。
器２０１は、二つの重畳されない疑似クロックΦ1、Φ2
により動作し、該動作がシステムの入力性能を決定し、
位相Φ1が活性化されている間、入力信号をサンプリン
グし、位相Φ2が活性化されている間は、二つの入力端
子を連結して差動増幅された信号を出力する。
【００４６】ここで、前記疑似クロックΦ1は、前記Ａ
／Ｄ副変換器２０６に印加されるクロック信号と同様で
あり、疑似クロックΦ2は、前記疑似クロックΦ2の反転
信号である。
／Ｄ副変換器２０６に印加されるクロック信号と同様で
あり、疑似クロックΦ2は、前記疑似クロックΦ2の反転
信号である。
【００４７】このような方法を利用すると、第１サンプ
ル／ホールド増幅器２０１の演算増幅器ＯＰの入力共通
モード電圧の変化を最小化して信号の歪みを減らすこと
ができるが、図３に示した二つのキャパシタを用いる第
２サンプル／ホールド増幅器２０５よりもフィードバッ
ク効果が２倍ほど増加するため、該第２サンプル／ホー
ルド２０５と同様な性能を得るためには、２倍の電力を
必要とする。
ル／ホールド増幅器２０１の演算増幅器ＯＰの入力共通
モード電圧の変化を最小化して信号の歪みを減らすこと
ができるが、図３に示した二つのキャパシタを用いる第
２サンプル／ホールド増幅器２０５よりもフィードバッ
ク効果が２倍ほど増加するため、該第２サンプル／ホー
ルド２０５と同様な性能を得るためには、２倍の電力を
必要とする。
【００４８】しかし、第１サンプル／ホールド増幅器２
０１は、最初に入力信号をサンプリングした後、その以
後の動作サイクルの間は、動作されないため、電力を考
慮する必要はない。
０１は、最初に入力信号をサンプリングした後、その以
後の動作サイクルの間は、動作されないため、電力を考
慮する必要はない。
【００４９】一方、本発明は、スイッチ２０２、減算器
２０３、残留電圧増幅器２０４及びＤ／Ａ副変換器２０
７を一つの回路に集積してマルチプライングＤ／Ａ変換
器（MDAC）を構成し、各回路に用いられるキャパシタン
スを一つのポリ層のみに用いるため、二つのメタルから
なるメタル−メタルキャパシタにて構成する。
２０３、残留電圧増幅器２０４及びＤ／Ａ副変換器２０
７を一つの回路に集積してマルチプライングＤ／Ａ変換
器（MDAC）を構成し、各回路に用いられるキャパシタン
スを一つのポリ層のみに用いるため、二つのメタルから
なるメタル−メタルキャパシタにて構成する。
【００５０】即ち、本発明では、ダブルポリ（Double p
oly）キャパシタを使用し得ないため、ポリ及び二つの
メタルからなる構造中、下部極板（Bottom-plate）の寄
生成分が最も小さい二つのメタルを夫々下部極板及び上
部極板（Top-plate）に用いてキャパシタを構成する。
oly）キャパシタを使用し得ないため、ポリ及び二つの
メタルからなる構造中、下部極板（Bottom-plate）の寄
生成分が最も小さい二つのメタルを夫々下部極板及び上
部極板（Top-plate）に用いてキャパシタを構成する。
【００５１】この場合、単位面積当りのキャパシタンス
値が、極めて小さくて一つのチップに集積しようとする
と、非常に大きい面積を必要とするという欠点がある。
値が、極めて小さくて一つのチップに集積しようとする
と、非常に大きい面積を必要とするという欠点がある。
【００５２】従って、システムに必要な層キャパシタン
ス値を最小化するため、１サイクル当り１ビットの出力
信号を得るようにＡ／Ｄ副変換器２０６を構成する。
ス値を最小化するため、１サイクル当り１ビットの出力
信号を得るようにＡ／Ｄ副変換器２０６を構成する。
【００５３】一般に、メタル−メタルキャパシタを使用
すると、製造工程中の変化要因により、演算増幅器など
に用いられるキャパシタンス値が±の３０％以上も変化
することもあり、より深刻な場合は、位相余裕が悪化さ
れ、システムが発振するときもある。
すると、製造工程中の変化要因により、演算増幅器など
に用いられるキャパシタンス値が±の３０％以上も変化
することもあり、より深刻な場合は、位相余裕が悪化さ
れ、システムが発振するときもある。
【００５４】このような不安定さは、従来混成モード回
路で頻繁に発生する問題点であったため、本発明では、
図５に示したように、キャパシタンスの正確度の低下を
防止するため、演算増幅器ＯＰ包含し、マルチプライン
グＡ／Ｄ変換器ＭＤＡＣの性能悪化の現像を減らし得る
チューニング回路２１３を備えて構成する。
路で頻繁に発生する問題点であったため、本発明では、
図５に示したように、キャパシタンスの正確度の低下を
防止するため、演算増幅器ＯＰ包含し、マルチプライン
グＡ／Ｄ変換器ＭＤＡＣの性能悪化の現像を減らし得る
チューニング回路２１３を備えて構成する。
【００５５】該チューニング回路２１３は、ディジタル
信号ＤＳ１〜ＤＳｋによりスイッチＳ１〜Ｓｋを制御
し、各キャパシタＣ１〜Ｃｋ中、何れか一つを演算増幅
器ＯＰの補償キャパシタとして選択して調節することが
できる。
信号ＤＳ１〜ＤＳｋによりスイッチＳ１〜Ｓｋを制御
し、各キャパシタＣ１〜Ｃｋ中、何れか一つを演算増幅
器ＯＰの補償キャパシタとして選択して調節することが
できる。
【００５６】その後、所望のキャパシタを選択し、使用
しないキャパシタは、上部極板と下部極板とを連結して
マルチプライングＤ／Ａ変換器ＭＤＡＣの動作に影響を
与えないようにする。
しないキャパシタは、上部極板と下部極板とを連結して
マルチプライングＤ／Ａ変換器ＭＤＡＣの動作に影響を
与えないようにする。
【００５７】本発明に係るマルチプライングＤ／Ａ変換
器ＭＤＡＣ、第１、第２サンプル／ホールド増幅器２０
１、２０５のような演算増幅器ＯＰを包含するアナログ
回路ブロックでは、総消費電力のほとんどが消費され
る。
器ＭＤＡＣ、第１、第２サンプル／ホールド増幅器２０
１、２０５のような演算増幅器ＯＰを包含するアナログ
回路ブロックでは、総消費電力のほとんどが消費され
る。
【００５８】従来技術では、クロックを使用しない最初
の半周期の間は、電力供給を中断し、その後の半周期の
間は、増幅動作のため、電力を再供給するが、周期的な
ターンオン、ターンオフ動作を行うようになって、演算
増幅器ＯＰは、与えられた時間内に、正確で安定的な信
号を出力することが難しかった。
の半周期の間は、電力供給を中断し、その後の半周期の
間は、増幅動作のため、電力を再供給するが、周期的な
ターンオン、ターンオフ動作を行うようになって、演算
増幅器ＯＰは、与えられた時間内に、正確で安定的な信
号を出力することが難しかった。
【００５９】従って、本発明では、図７に示したバイア
ス回路２１４を用い、バイアス電圧Ｂｉａｓ１〜Ｂｉａ
ｓ６を一定のフロー（Flow）に従って、図４に示したフ
ォールデッドカスコード（Folded-Cascode）増幅器２１
１、２１２に供給し、電力消耗を５０％程に減らしなが
らも信号の安定性を維持するようになっている。
ス回路２１４を用い、バイアス電圧Ｂｉａｓ１〜Ｂｉａ
ｓ６を一定のフロー（Flow）に従って、図４に示したフ
ォールデッドカスコード（Folded-Cascode）増幅器２１
１、２１２に供給し、電力消耗を５０％程に減らしなが
らも信号の安定性を維持するようになっている。
【００６０】即ち、バイアス回路２１４で、スイッチＳ
Ｗ１がターンオンされるの半周期の間、フォールデッド
カスコード増幅器によりバイアス電圧をＢｉａｓ６−Ｂ
ｉａｓ１（２）−Ｂｉａｓ４の順に、適宜な遅延時間を
置いて供給するが、図４に示した２段増幅器２１１、２
１２を用いて、増幅器２１２のトランスコンダクタンス
ｇｍ２が増幅器２１１のトランスコンダクタンスｇｍ１
よりも恒常大きくなるように構成する。
Ｗ１がターンオンされるの半周期の間、フォールデッド
カスコード増幅器によりバイアス電圧をＢｉａｓ６−Ｂ
ｉａｓ１（２）−Ｂｉａｓ４の順に、適宜な遅延時間を
置いて供給するが、図４に示した２段増幅器２１１、２
１２を用いて、増幅器２１２のトランスコンダクタンス
ｇｍ２が増幅器２１１のトランスコンダクタンスｇｍ１
よりも恒常大きくなるように構成する。
【００６１】且つ、単位利得周波数（Ｗu n i t y）及び二
番目のポル（Ｗp 2）間のポルスプリッティング（Pole S
plitting）現像を利用して、マルチプライングＤ／Ａ変
換器ＭＤＡＣの演算増幅器ＯＰａｍｐの位相が十分にな
るように調整して信号を安定化させる。
番目のポル（Ｗp 2）間のポルスプリッティング（Pole S
plitting）現像を利用して、マルチプライングＤ／Ａ変
換器ＭＤＡＣの演算増幅器ＯＰａｍｐの位相が十分にな
るように調整して信号を安定化させる。
【００６２】又、図６に示した２段増幅器２１１、２１
２は、ＰＭＯＳトランジスタの電子移動度が、ＮＭＯＳ
トランジスタの電子移動度よりも小さくなるため、ＰＭ
ＯＳトランジスタはＮＭＯＳトランジスタよりも、通
常、２倍以上の大きさに構成すべきである。
２は、ＰＭＯＳトランジスタの電子移動度が、ＮＭＯＳ
トランジスタの電子移動度よりも小さくなるため、ＰＭ
ＯＳトランジスタはＮＭＯＳトランジスタよりも、通
常、２倍以上の大きさに構成すべきである。
【００６３】更に、図７に示したバイアス回路２１４で
発生されるバイアス電圧Ｂｉａｓ３、Ｂｉａｓ５は、共
通モード電圧を調整するための電圧であって、電力の消
耗がほとんどないので、恒常、オン状態になるように構
成する。
発生されるバイアス電圧Ｂｉａｓ３、Ｂｉａｓ５は、共
通モード電圧を調整するための電圧であって、電力の消
耗がほとんどないので、恒常、オン状態になるように構
成する。
【００６４】従って、本発明は、アナログ領域で電力の
消耗を最小化させ、マルチプライングＤ／Ａ変換器ＭＤ
ＡＣ及び第１、第２サンプル／ホールド増幅器２０１，
２０５のような演算増幅器ＯＰを備えたＡ／Ｄ変換回路
の消費の電力を５０％程減らすことができる。
消耗を最小化させ、マルチプライングＤ／Ａ変換器ＭＤ
ＡＣ及び第１、第２サンプル／ホールド増幅器２０１，
２０５のような演算増幅器ＯＰを備えたＡ／Ｄ変換回路
の消費の電力を５０％程減らすことができる。
【００６５】
【発明の効果】以上説明したように、本発明に係るＡ／
Ｄ変換回路においては、標準ディジタルＣＭＯＳ工程の
変化無しに、上下部電極がメタルにてなるキャパシタを
構成し、単位面積当り最小のキャパシタンスを得るため
に、１サイクル当り１ビットのディジタル信号を生成さ
せ、キャパシタの使用数を減らして集積面積を最小化
し、システムの不安定な動作を防止し得るという効果が
ある。
Ｄ変換回路においては、標準ディジタルＣＭＯＳ工程の
変化無しに、上下部電極がメタルにてなるキャパシタを
構成し、単位面積当り最小のキャパシタンスを得るため
に、１サイクル当り１ビットのディジタル信号を生成さ
せ、キャパシタの使用数を減らして集積面積を最小化
し、システムの不安定な動作を防止し得るという効果が
ある。
【００６６】且つ、アナログ領域で、電力の消耗を最小
化させ、アナログ回路ブロックは勿論で、システム全体
の性能をより向上し得るという効果がある。
化させ、アナログ回路ブロックは勿論で、システム全体
の性能をより向上し得るという効果がある。
【００６７】又、既存のアナログ回路を用いるシステム
又はアナログ及びディジタル回路が併存する混成モード
回路の場合、大したシステムの校正又は変更無しにその
まま用いることができるという効果がある。
又はアナログ及びディジタル回路が併存する混成モード
回路の場合、大したシステムの校正又は変更無しにその
まま用いることができるという効果がある。
【００６８】従って、大した追加工程又は設計費用なし
に既存の回路を使用し得るため、生産費を低廉化し得る
という効果がある。
に既存の回路を使用し得るため、生産費を低廉化し得る
という効果がある。
【図１】本発明に係るアナログ／ディジタル変換回路の
ブロック図である。
ブロック図である。
【図２】図１に示したサンプル／ホールド増幅器の等価
回路図である。
回路図である。
【図３】図１に示したサンプル／ホールド増幅器の等価
回路図である。
回路図である。
【図４】図１に示したＭＤＣＡの等価回路図である。
【図５】図４に示したチューニング回路の等価回路図で
ある。
ある。
【図６】図２〜図４に示した演算増幅器の回路図であ
る。
る。
【図７】図４に示したバイアス回路図である。
【図８】従来のアナログ／ディジタル変換回路のブロッ
ク図である。
ク図である。
２０１ 第１サンプル／ホールド増幅器 ２０２ スイッチ ２０３ 減算器 ２０４ 残留電圧増幅器 ２０５ 第２サンプル／ホールド増幅器 ２０６ Ａ／Ｄ副変換器 ２０７ Ｄ／Ａ副変換器 ２０８ ディジタル校正部 ２０９ タイミング制御部 ２１１、２１２ フォールデッドカスコード増幅器 ２１３ チューニング回路 ２１４ バイアス回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 承 勳 大韓民国ソウル特別市龍山区東部二村洞 32 レックスアパート14−405 (72)発明者 朴 庸 仁 大韓民国ソウル特別市江南区大峙洞316 銀馬アパート29−606 (72)発明者 朴 昇 雨 大韓民国忠清北道清州市興徳区鳳鳴２洞 353−５ エルジーアパート エー−108 (56)参考文献 特開 平６−60689（ＪＰ，Ａ) 実開 昭63−120426（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/14 H03M 1/40 H03M 3/02
Claims (14)
- 【請求項１】 アナログ入力信号を受入れて、最初のサ
イクルの間でのみ動作される第１サンプル／ホールド増
幅器（２０１）と、該第１サンプル／ホールド増幅器
（２０１）の出力信号及びフィードバック信号を切換す
るスイッチ（２０２）と、該スイッチ（２０２）の出力
信号をディジタル信号に変換するＡ／Ｄ副変換器（２０
６）と、該Ａ／Ｄ副変換器（２０６）の出力信号をアナ
ログ信号に変換するＤ／Ａ副変換器（２０７）と、前記
スイッチ（２０２）の出力信号と前記Ｄ／Ａ副変換器
（２０７）の出力信号との差を算出する減算器（２０
３）と、該減算器（２０３）の出力信号を増幅する残留
電圧増幅器（２０４）と、該残留電圧増幅器（２０４）
の出力信号をサンプリング／ホールドして、前記スイッ
チ（２０２）にフィードバックさせる第２サンプル／ホ
ールド増幅器（２０５）と、前記Ａ／Ｄ副変換器（２０
６）の出力信号を１ビットずつ重畳してＮビットのディ
ジタル信号を出力するディジタル校正部（２０８）と、
前記各部の動作を制御するためのタイミング制御部（２
０９）と、を構えたアナログ／ディジタル変換回路にお
いて、 前記第１サンプル／ホールド増幅器（２０１）は、前記
第２サンプル／ホールド増幅器（２０５）のフィードバ
ック利得よりも相対的に大きいフィードバック利得を有
するものであることを特徴とするアナログ／ディジタル
変換回路。 - 【請求項２】 前記第１サンプル／ホールド増幅器（２
０１）は、４個のキャパシタを使用する構造にし、前記
第２サンプル／ホールド増幅器（２０５）は、２個のキ
ャパシタを使用する構造にしたことを特徴とする請求項
１記載のアナログ／ディジタル変換回路。 - 【請求項３】 前記第１サンプル／ホールド増幅器は、
各入力信号（Ｖｉｎ１＋）、（Ｖｉｎ１−）が夫々印加
された各スイッチ（ＳＷ１１）、（ＳＷ１２）を各キャ
パシタ（Ｃ１１）、（Ｃ１２）を通って演算増幅器（Ｏ
Ｐ１）の入力端子（−）（＋）夫々接続させて前記各ス
イッチ（ＳＷ１１）、（ＳＷ１２）間にスイッチ（ＳＷ
１３）を接続し、前記演算増幅器（ＯＰ１）の反転入力
端子（−）にバイアス電流（ＢＩＡＳ）の印加されたス
イッチ（ＳＷ１４）を接続すると同時に非反転出力端子
（Ｖｏｕｔ１＋）との間にキャパシタ（Ｃ１３）を接続
し、前記演算増幅器（ＯＰ１）の非反転入力端子（＋）
にバイアス電流（ＢＩＡＳ）の印加されたスイッチ（Ｓ
Ｗ１５）を接続すると同時に反転出力端子（Ｖｏｕｔ１
−）との間にキャパシタ（Ｃ１４）を接続し、前記演算
増幅器（ＯＰ１）の出力端子（Ｖｏｕｔ１＋、Ｖｏｕｔ
１−）間に、スイッチ（ＳＷ１６）を接続して構成され
たことを特徴とする請求項１記載のアナログ／ディジタ
ル変換回路。 - 【請求項４】 前記各キャパシタ（Ｃ１１〜Ｃ１４）
は、上下部電極がメタルにてなるメタル−メタル（Meta
l-to-Metal）キャパシタであることを特徴とする請求項
３記載のアナログ／ディジタル変換回路。 - 【請求項５】 前記各スイッチ（ＳＷ１１、ＳＷ１２、
ＳＷ１４〜ＳＷ１６）と前記スイッチ（ＳＷ１３）と
は、相互重畳しない相異な位相のクロックにより動作さ
れることを特徴とする請求項３記載のアナログ／ディジ
タル変換回路。 - 【請求項６】 前記演算増幅器（ＯＰ１）は、ソースに
電圧Ｖｄｄの印加されたＰＭＯＳトランジスタ（ＰＭ
４、ＰＭ５）のゲートにバイアス電圧（Ｂｉａｓ１）を
印加し、該ＰＭＯＳトランジスタ（ＰＭ４、ＰＭ５）の
ドレインを、ゲートに入力信号（ＩＮＣ）、（ＩＮＴ）
が夫々印加されたＮＭＯＳトランジスタ（ＮＭ２、ＮＭ
１）のドレインに接続し、且つ、前記ＰＭＯＳトランジ
スタ（ＰＭ４、ＰＭ５）のドレインを、ゲートにバイア
ス電圧（Ｂｉａｓ２）が印加されたＰＭＯＳトランジス
タ（ＰＭ６、ＰＭ７）のソースに夫々接続して前記ＮＭ
ＯＳトランジスタ（ＮＭ１、ＮＭ２）のソースを、ゲー
トにバイアス電圧（Ｂｉａｓ４）が印加されたＮＭＯＳ
トランジスタ（ＮＭ３）のドレインに接続し、バイアス
電圧（Ｂｉａｓ５）が印加されたフィードバック回路
（ＣＭＦＢ）の出力がゲートに印加されたＮＭＯＳトラ
ンジスタ（ＮＭ１０、ＮＭ１１）のドレインを、ゲート
にバイアス電圧（Ｂｉａｓ３）が印加されたＮＭＯＳト
ランジスタ（ＮＭ８、ＮＭ９）のソースに夫々接続し、
前記ＮＭＯＳトランジスタ（ＮＭ３、ＮＭ１０、ＮＭ１
１）のソースを夫々接地し、前記ＰＭＯＳトランジスタ
（ＰＭ６、ＰＭ７）のドレインを前記ＮＭＯＳトランジ
スタ（ＮＭ８、ＮＭ９）のドレインに夫々接続し、それ
らの接続点を前記フィードバック回路（ＣＭＦＢ）の入
力端子に接続して出力端子（ＯＵＴＣ）、（ＯＵＴＴ）
になるように構成されたことを特徴とする請求項３記載
のアナログ／ディジタル変換回路。 - 【請求項７】 前記第１サンプル／ホールド増幅器は、
各ＰＭＯＳトランジスタ（ＰＭ１〜ＰＭ７）のソースに
電圧（Ｖｄｄ）を印加し、各ＮＭＯＳトランジスタ（Ｎ
Ｍ１〜ＮＭ６）のソースを接地し、前記ＭＯＳトランジ
スタ（ＰＭ１、ＮＭ１）のドレインを共通接続し、該接
続点を前記ＮＭＯＳトランジスタ（ＮＭ１）のゲートに
接続してバイアス電圧（ＢＩＡＳ）を出力し、前記ＭＯ
Ｓトランジスタ（ＰＭ２、ＮＭ２）のドレインを共通接
続し、該接続点を前記ＮＭＯＳトランジスタ（ＮＭ２）
のゲートに接続してバイアス電圧（ＢＩＡＳ４）を出力
し、前記ＭＯＳトランジスタ（ＰＭ３、ＮＭ３）のドレ
インを共通接続し、該接続点を前記ＰＭＯＳトランジス
タ（ＰＭ２、ＰＭ３）のゲートに接続してバイアス電圧
（ＢＩＡＳ１）を出力し、前記ＭＯＳトランジスタ（Ｐ
Ｍ４、ＮＭ４）のドレインを共通接続し、該接続点を前
記ＰＭＯＳトランジスタ（ＰＭ４）のゲートに接続して
バイアス電圧（ＢＩＡＳ２）を出力し、前記ＰＭＯＳト
ランジスタ（ＰＭ５）のドレインに接続されたスイッチ
（ＳＷ１）を、前記ＮＭＯＳトランジスタ（ＮＭ５）の
ドレイン及び前記ＮＭＯＳトランジスタ（ＮＭ３〜ＮＭ
５）のゲートに接続してバイアス電圧（ＢＩＡＳ６）を
出力し、前記ＭＯＳトランジスタ（ＰＭ６、ＮＭ６）の
ドレインを共通接続し、該接続点を前記ＮＭＯＳトラン
ジスタ（ＮＭ６）のゲートに接続してバイアス電圧（Ｂ
ＩＡＳ３）を出力し、前記ＰＭＯＳトランジスタ（ＰＭ
７）のドレインに電流源（Ｉｓ１）を接続し、該接続点
が前記ＰＭＯＳトランジスタ（ＰＭ１、ＰＭ５〜ＰＭ
７）のゲートに共通接続して構成されたバイアス回路を
備えて前記演算増幅器（ＯＰ１）にバイアス電圧を印加
するように構成されたことを特徴とする請求項３記載の
アナログ／ディジタル変換回路。 - 【請求項８】 前記第２サンプル／ホールド増幅器は、
各入力信号（Ｖｉｎ２＋）、（Ｖｉｎ２−）が夫々印加
された各スイッチ（ＳＷ２１）、（ＳＷ２２）を各キャ
パシタ（Ｃ２１）、（Ｃ２２）を通って演算増幅器（Ｏ
Ｐ２）の入力端子（−）（＋）に夫々接続させて該演算
増幅器（ＯＰ２）の反転入力端子（−）にバイアス電圧
の印加されたスイッチ（ＳＷ２３）を接続すると共に非
反転出力端子（＋）にバイアス電圧の印加されたスイッ
チ（ＳＷ２４）を接続し、前記スイッチ（ＳＷ２１）と
前記演算増幅器（ＯＰ２）の非反転出力端子（Ｖｏｕｔ
２＋）間にスイッチ（ＳＷ２５）を接続し、前記スイッ
チ（ＳＷ２２）と前記演算増幅器（ＯＰ２）の反転出力
端子（Ｖｏｕｔ２−）間にスイッチ（ＳＷ２６）を接続
し、前記各出力端子（Ｖｏｕｔ２＋）、（Ｖｏｕｔ２
−）間に、スイッチ（ＳＷ２７）を接続して構成された
ことを特徴とする請求項１記載のアナログ／ディジタル
変換回路。 - 【請求項９】 前記各キャパシタ（Ｃ２１，Ｃ２２）
は、上下部電極がメタルにてなるメタルーメタルキャパ
シタであることを特徴とする請求項８記載のアナログ／
ディジタル変換回路。 - 【請求項１０】 前記各スイッチ（ＳＷ２１〜ＳＷ２
４、ＳＷ２７）と前記各スイッチ（ＳＷ２５、ＳＷ２
６）とは、相互重畳しない相異な位相のクロックにより
動作されることを特徴とする請求項８記載のアナログ／
ディジタル変換回路。 - 【請求項１１】 前記演算増幅器（ＯＰ２）は、ソース
に電圧（Ｖｄｄ）が印加されたＰＭＯＳトランジスタ
（ＰＭ４、ＰＭ５）のゲートにバイアス電圧（Ｂｉａｓ
１）を印加し、該ＰＭＯＳトランジスタ（ＰＭ４、ＰＭ
５）のドレインを、ゲートに入力信号（ＩＮＣ、ＩＮ
Ｔ）が印加されたＮＭＯＳトランジスタ（ＮＭ２、ＮＭ
１）のドレインに接続し、且つ、前記ＰＭＯＳトランジ
スタ（ＰＭ４、ＰＭ５）のドレインを、ゲートにバイア
ス電圧（Ｂｉａｓ２）が印加されたＰＭＯＳトランジス
タ（ＰＭ６、ＰＭ７）のソースに接続して前記ＮＭＯＳ
トランジスタ（ＮＭ２、ＮＭ１）のソースを、ゲートに
バイアス電圧（Ｂｉａｓ４）が印加されたＮＭＯＳトラ
ンジスタ（ＮＭ３）のドレインに接続し、バイアス電圧
（Ｂｉａｓ５）が印加されたフィードバック回路（ＣＭ
ＦＢ）の出力がゲートに印加されたＮＭＯＳトランジス
タ（ＮＭ１０、ＮＭ１１）のドレインを、ゲートにバイ
アス電圧（Ｂｉａｓ３）が印加されたＮＭＯＳトランジ
スタ（ＮＭ８、ＮＭ９）のソースに夫々接続し、前記Ｎ
ＭＯＳトランジスタ（ＮＭ３、ＮＭ１０、ＮＭ１１）の
ソースを夫々接地し、前記ＰＭＯＳトランジスタ（ＰＭ
６、ＰＭ７）のドレインを前記ＮＭＯＳトランジスタ
（ＮＭ８、ＮＭ９）のドレインに夫々接続し、それら接
続点を前記フィードバック回路（ＣＭＦＢ）の入力端子
に接続して出力端子（ＯＵＴＣ、ＯＵＴＴ）になるよう
に構成されたことを特徴とする請求項８記載のアナログ
／ディジタル変換回路。 - 【請求項１２】 前記第２サンプル／ホールド増幅器
は、各ＰＭＯＳトランジスタ（ＰＭ１〜ＰＭ７）のソー
スに電圧（Ｖｄｄ）を印加し、各ＮＭＯＳトランジスタ
（ＮＭ１〜ＮＭ６）のソースを接地し、前記ＭＯＳトラ
ンジスタ（ＰＭ１、ＮＭ１）のドレインを共通接続し、
該接続点を前記ＮＭＯＳトランジスタ（ＮＭ１）のゲー
トに接続してバイアス電圧（ＢＩＡＳ５）を出力し、前
記ＭＯＳトランジスタ（ＰＭ２、ＮＭ２）のドレインを
共通接続し、該接続点を前記ＮＭＯＳトランジスタ（Ｎ
Ｍ２）のゲートに接続してバイアス電圧（ＢＩＡＳ４）
を出力し、前記ＭＯＳトランジスタ（ＰＭ３、ＮＭ３）
のドレインを共通接続し、該接続点を前記ＰＭＯＳトラ
ンジスタ（ＰＭ２、ＰＭ３）のゲートに接続してバイア
ス電圧（ＢＩＡＳ１）を出力し、前記ＭＯＳトランジス
タ（ＰＭ４、ＮＭ４）のドレインを共通接続し、該接続
点を前記ＰＭＯＳトランジスタ（ＰＭ４）のゲートに接
続してバイアス電圧（ＢＩＡＳ２）を出力し、前記ＰＭ
ＯＳトランジスタ（ＰＭ５）のドレインに接続されたス
イッチ（ＳＷ１）を前記ＮＭＯＳトランジスタ（ＮＭ
５）のドレイン及び前記ＮＭＯＳトランジスタ（ＮＭ３
〜ＮＭ５）のゲートに接続してバイアス電圧（ＢＩＡＳ
６）を出力し、前記ＭＯＳトランジスタ（ＰＭ６、ＮＭ
６）のドレインを共通接続し、該接続点を前記ＮＭＯＳ
トランジスタ（ＮＭ６）のゲートに接続してバイアス電
圧（ＢＩＡＳ３）を出力し、前記ＰＭＯＳトランジスタ
（ＰＭ７）のドレインに電流源（Ｉｓ１）を接続し、該
接続点が前記ＰＭＯＳトランジスタ（ＰＭ１、ＰＭ５〜
ＰＭ７）のゲートに共通接続して構成されたバイアス回
路を備えて前記演算増幅器（ＯＰ２）にバイアス電圧を
印加するように構成されたことを特徴とする請求項８記
載のアナログ／ディジタル変換回路。 - 【請求項１３】 前記第１、第２サンプル／ホールド増
幅器（２０１）、（２０５）の出力端子間には、チュー
ニング回路が追加して接続され、前記チューニング回路
は、夫々直列接続された各スイッチ（Ｓ１、／Ｓ１）〜
（Ｓｋ、／Ｓｋ）を並列接続して前記各スイッチ（／Ｓ
１〜／Ｓｋ）に夫々キャパシタ（Ｃ１〜Ｃｋ）を並列接
続し、前記スイッチ（Ｓ１、／Ｓ１）〜（Ｓｋ、／Ｓ
ｋ）がディジタル入力信号（ＤＳ１〜ＤＳｋ）により制
御されるように構成されたことを特徴とする請求項１記
載のアナログ／ディジタル変換回路。 - 【請求項１４】 前記各キャパシタ（Ｃｌ〜Ｃｋ）は、
上下部電極がメタルにてなるメタル−メタルキャパシタ
であり、前記各キャパシタ（Ｃｌ〜Ｃｋ）中、任意のキ
ャパシタが選択されると、その他のキャパシタは、上部
電極板と下部電極板とを接続させることを特徴とする請
求項１３記載のアナログ／ディジタル変換回路。
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