JP4864740B2 - アナログデジタル変換器 - Google Patents

Description

本発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換器に関する。

アナログ信号をデジタル信号に変換するアナログデジタル変換器（以下、Ａ／Ｄコンバータと称する）において、信号をパイプライン的に後段に送りながら各段においてアナログデジタル変換（以下、Ａ／Ｄ変換と称する）を行うパイプライン型Ａ／Ｄコンバータが知られている（例えば、特許文献１参照。）。

また、パイプライン型Ａ／Ｄコンバータより少ない素子数で構成可能なサイクリック型Ａ／Ｄコンバータも知られてきた（例えば、特許文献２参照。）。

これらのＡ／Ｄコンバータでは、例えば特許文献１に開示されているように、アナログ信号はサンプルホールド回路によってサンプルホールドされた後に、変換ステージを繰り返すことでＡ／Ｄ変換される。

各変換ステージでは、前の変換ステージで演算された残差信号を用いて、この残差信号のＡ／Ｄ変換結果および新たな残差信号を演算し、Ａ／Ｄ変換結果をデジタル合成回路に送り、新たな残差信号を次の変換ステージへ送る。残差信号の演算はＭＤＡＣ（マルチプライングデジタルアナログ変換）演算と呼ばれる。

各変換ステージは、例えば特許文献１の図３に開示されているように、サブＡ／ＤコンバータとＭＤＡＣ回路を有している。ＭＤＡＣ回路は残差信号を演算する回路である。

この特許文献１の図３中のＭＤＡＣ回路は、具体的には特許文献１の図５に開示されるようにキャパシタを有する回路で実現される。この特許文献１の図５に開示される回路では、前の変換ステージで演算された残差信号をキャパシタに電荷としてサンプルホールドした後に、ＭＤＡＣ演算を行う。

ここで、Ａ／Ｄ変換の精度を上げるためには、各変換ステージにおけるＡ／Ｄ変換結果および残差信号の演算精度を上げる必要がある。Ａ／Ｄ変換結果および残差信号はいずれも、前の変換ステージで演算された残差信号を用いて演算するため、前の変換ステージで演算された残差信号のサンプルホールド精度を一定の範囲に収束させる必要がある。

すなわち、Ａ／Ｄ変換の精度を上げるためには、残差信号のサンプルホールド精度が一定の範囲以内に収束するまでのセトリング時間が必要であり、収束するまでの時間を要するという課題があった。

各変換ステージでのＡ／Ｄ変換の誤差を補正する手段として、Ａ／Ｄ変換したデジタルビットデータのエラーコレクションをするＡ／Ｄコンバータも出てきている（例えば、特許文献３参照。）。

このＡ／Ｄコンバータでは、Ａ／Ｄ変換結果は１．５ビット分の情報を持つ２進コードの出力であり、０．５ビット分の冗長度を有している。Ａ／Ｄ変換結果に冗長度を有しているため、冗長度を有していないＡ／Ｄコンバータと比べて、Ａ／Ｄ変換部分の精度の要求が緩和されている。

しかし、この方法を用いても、次の変換ステージに残差信号を出力するためにサンプリングは必要であり、所定のセトリング時間を要するという課題は残ったままである。
特開２００４−２１４９０５号公報 特許第３０４６００５号公報 特開２００３−１７４３６４号公報

本発明は、Ａ／Ｄ変換に要する時間を短縮するＡ／Ｄコンバータを提供することを目的とする。

上記目的を達成するために、本発明の一態様によるＡ／Ｄコンバータは、アナログ信号を入力する入力端子に接続された第１のスイッチ群と、前記第１のスイッチ群に接続されて、前記入力端子から入力された前記アナログ信号を電荷として蓄積するキャパシタ群と、前記キャパシタ群に接続されて前記キャパシタ群の中で前記電荷を移動させる第２のスイッチ群と、前記キャパシタ群と前記第２のスイッチ群とに接続されて、前記電荷の移動に伴って前記キャパシタ群に発生した電圧から所定の電圧を減算し、前記減算された結果を増幅した電圧を出力電圧とする演算増幅部と前記演算増幅部に接続されて、前記出力電圧を冗長ビットを有する所定のビット数のデジタル値に変換する手段と、前記第１のスイッチ群と前記キャパシタ群に接続されて、前記デジタル値に応じて前記所定の電圧を選択する複数の参照電圧選択部とを備え、前記キャパシタ群と前記演算増幅部との接続、および前記参照電圧選択部の電圧選択を、複数回行う。

また、本発明の別の一態様によるＡ／Ｄコンバータは、アナログ信号を入力する入力端子に接続された第１のスイッチ群と、前記第１のスイッチ群に接続されて前記入力端子から入力された前記アナログ信号を電荷として蓄積するキャパシタ群と、前記キャパシタ群に接続されて前記キャパシタ群の中で前記電荷を移動させる第２のスイッチ群と、前記第１のスイッチ群と前記キャパシタ群に接続されてデジタル値に応じて所定の電圧を選択する複数の参照電圧選択部と、を具備する複数のキャパシタネットワークと、一端が接地されているサンプリング部と、前記電荷の移動に伴って前記キャパシタ群に発生した電圧から前記所定の電圧を減算し前記減算された結果を増幅した電圧を出力電圧とする演算増幅部と、前記演算増幅部に接続されて前記出力電圧を冗長ビットを有する所定のビット数の前記デジタル値に変換する手段と、を具備する複数のＡ／Ｄ変換部と、前記複数のキャパシタネットワークと、前記サンプリング部および前記複数のＡ／Ｄ変換部とを、１対１に接続する複数のスイッチネットワークとを具備し、前記スイッチネットワークは、所定の時間間隔毎に、前記複数のキャパシタネットワークと、前記サンプリング部および前記複数のＡ／Ｄ変換部との接続を変更することで、パイプライン動作を実行する。

本発明のＡ／Ｄコンバータによれば、演算時間を早くできるＡ／Ｄコンバータを提供できる。

［第１の実施形態］
本発明による第１の実施形態のＡ／Ｄコンバータについて、図を用いて説明する。

先ず、図１を用いて第１の実施形態の構成と接続を説明する。次に、図２を用いて、サブＡ／Ｄコンバータ６が演算増幅部５の出力電圧を２進コードのデジタル値にＡ／Ｄ変換する動作について説明する。次に、図３を用いて、デジタル符号化回路１５におけるデジタル符号化方法について説明する。次に、図４乃至図８を用いて、参照電圧選択部２〜４がサブＡ／Ｄコンバータ６によって変換された２進コードのデジタル値に応じて所定の電圧を選択し、外部入力端子１から入力されるアナログ信号ＶｉｎがＡ／Ｄ変換される動作手順について説明する。

（第１の実施形態の構成）
先ず、図１を用いて第１の実施形態の構成と接続を説明する。図１は、第１の実施形態のサイクリック型Ａ／Ｄコンバータを示す回路図である。

図１に示すように、本実施形態のＡ／Ｄコンバータは、外部入力端子１、参照電圧選択部２〜４、キャパシタ群７、第１のスイッチ群８、第２のスイッチ群９、演算増幅部５、スイッチ２０、サブＡ／Ｄコンバータ６、およびデジタル符号化回路１５を有する。

外部入力端子１は、アナログ信号Ｖｉｎが入力される端子である。

本実施形態のＡ／Ｄコンバータにおける参照電圧の絶対値をＶｒｅｆと定義すると、参照電圧選択部２〜４は、サブＡ／Ｄコンバータ６によって変換された１．５ビット分の情報を持つ２進コードのデジタル値に応じて、プラスの参照電圧＋Ｖｒｅｆ、０Ｖ、或いはマイナスの参照電圧−Ｖｒｅｆ、のいずれか１つの電圧を選択する回路である。参照電圧選択部２はスイッチ２３〜２５を、参照電圧選択部３はスイッチ２８〜３０を、参照電圧選択部４はスイッチ３３〜３５を、それぞれ有する。

また、参照電圧選択部２〜４には、デジタル符号化回路１５を介して、サブＡ／Ｄコンバータ６によって変換された２進コードのデジタル値が供給される。参照電圧選択部２〜４が、この２進コードのデジタル値に応じて所定の電圧を選択する動作については、図４乃至図８を用いて説明する。

演算増幅部５は、入力端子（−）、入力端子（＋）、および、出力端子を備える３端子構造のオペアンプである。入力端子（−）と入力端子（＋）との間には、スイッチ２０が接続される。入力端子（＋）は接地される。出力端子には、サブＡ／Ｄコンバータ６が接続される。

サブＡ／Ｄコンバータ６は０．５ビット分の冗長ビットを有するＡ／Ｄコンバータであり、演算増幅部５によってホールドされて出力された電圧を、１．５ビット分の情報を持つ２進コードのデジタル値に変換する回路である。２進コードのデジタル値はデジタル符号化回路１５に供給される。このサブＡ／Ｄコンバータ６が、入力を２進コードのデジタル値に変換する動作については、図２を用いて説明する。

デジタル符号化回路１５は、サブＡ／Ｄコンバータ６によって変換されたデジタル値を足し合わせてエラーコレクションを行い、５ビットのデジタル符号化を行う回路である。また、サブＡ／Ｄコンバータ６から供給された２進コードのデジタル値を、参照電圧選択部２〜４に供給する。

キャパシタ群７は、外部入力端子１から入力されるアナログ信号Ｖｉｎを電荷として蓄積し、ＭＤＡＣ演算を行うためのキャパシタである。また、キャパシタ群７は、第１番目のキャパシタ１０、第２番目のキャパシタ１１、第３番目のキャパシタ１２、および第４番目のキャパシタ１３を有する。

第１番目のキャパシタ１０と第２番目のキャパシタ１１は、共に容量Ｃを持つ。第３番目のキャパシタ１２は、第１番目のキャパシタ１０の２倍の容量２Ｃを持つ。第４番目のキャパシタ１３は、第１番目のキャパシタ１０の４倍の容量４Ｃを持つ。

第１のスイッチ群８は、外部入力端子１から入力されるアナログ信号Ｖｉｎを、電荷としてキャパシタ群７に蓄積する場合に閉じられるスイッチであり、スイッチ２１、スイッチ２６、スイッチ３１、およびスイッチ３６を有する。

第２のスイッチ群９は、キャパシタ群７中のキャパシタの接続を切り替えてＭＤＡＣ演算を行う場合に使用するスイッチであり、スイッチ２２、スイッチ２７、スイッチ３２、およびスイッチ３７を有する。

（第１の実施形態の接続関係）
次に、各素子の接続関係について説明する。

スイッチ２１の一端とスイッチ２２の一端同士は共通接続され、この共通接続点は第１番目のキャパシタ１０の一端と接続される。スイッチ２１は外部入力端子１と第１番目のキャパシタ１０の一端との間をオンオフする。スイッチ２２は第１番目のキャパシタ１０の一端と演算増幅部５の出力端子との間をオンオフする。第１番目のキャパシタ１０の残りの一端は、演算増幅部５の入力端子（−）に接続される。

スイッチ２３乃至スイッチ２７の一端同士は共通接続され、この共通接続点は第２番目のキャパシタ１１の一端と接続される。スイッチ２３はプラスの参照電圧＋Ｖｒｅｆと第２番目のキャパシタ１１の一端との間をオンオフする。スイッチ２４は０［Ｖ］と第２番目のキャパシタ１１の一端との間をオンオフする。スイッチ２５はマイナスの参照電圧−Ｖｒｅｆと第２番目のキャパシタ１１の一端との間をオンオフする。スイッチ２６は外部入力端子１と第２番目のキャパシタ１１の一端との間をオンオフする。スイッチ２７は第２番目のキャパシタ１１の一端と演算増幅部５の出力端子との間をオンオフする。第２番目のキャパシタ１１の残りの一端は、演算増幅部５の入力端子（−）に接続される。

スイッチ２８乃至スイッチ３２の一端同士は共通接続され、この共通接続点は第３番目のキャパシタ１２の一端と接続される。スイッチ２８はプラスの参照電圧＋Ｖｒｅｆと第３番目のキャパシタ１２の一端との間をオンオフする。スイッチ２９は０［Ｖ］と第３番目のキャパシタ１２の一端との間をオンオフする。スイッチ３０はマイナスの参照電圧−Ｖｒｅｆと第３番目のキャパシタ１２の一端との間をオンオフする。スイッチ３１は外部入力端子１と第３番目のキャパシタ１２の一端との間をオンオフする。スイッチ３２は第３番目のキャパシタ１２の一端と演算増幅部５の出力端子との間をオンオフする。第３番目のキャパシタ１２の残りの一端は、演算増幅部５の入力端子（−）に接続される。

スイッチ３３乃至スイッチ３７の一端同士は共通接続され、この共通接続点は第４番目のキャパシタ１３の一端と接続される。スイッチ３３はプラスの参照電圧＋Ｖｒｅｆと第４番目のキャパシタ１３の一端との間をオンオフする。スイッチ３４は０［Ｖ］と第４番目のキャパシタ１３の一端との間をオンオフする。スイッチ３５はマイナスの参照電圧−Ｖｒｅｆと第４番目のキャパシタ１３の一端との間をオンオフする。スイッチ３６は、外部入力端子１と第４番目のキャパシタ１３の一端との間をオンオフする。スイッチ３７は、第４番目のキャパシタ１３の一端と演算増幅部５の出力端子との間をオンオフする。第４番目のキャパシタ１３の残りの一端は、演算増幅部５の入力端子（−）に接続される。

（ＭＤＡＣ演算動作）
次に、図２を用いて、サブＡ／Ｄコンバータ６が演算増幅部５の出力電圧Ｖｏｕｔ_ｉを、１．５ビット分の情報を持つ２進コードのデジタル値に変換する動作について説明する。ここで、ｉはサブＡ／ＤコンバータにおけるＡ／Ｄ変換の回数を示す値であり、本実施形態ではｉ＝１、２、３，４である。すなわち、Ｖｏｕｔ_ｉは、Ｖｏｕｔ_１からＶｏｕｔ_４に至る４つの値をとる。

図２は、サブＡ／Ｄコンバータ６によるＡ／Ｄ変換動作を示す図である。図２に示されたＡ／Ｄ変換の原理に従い、サブＡ／Ｄコンバータ６に入力された電圧Ｖｏｕｔ_ｉは、Ｖｏｕｔ_ｉの電圧範囲に応じて、以下に示す１．５ビット分の情報を持つ２進コードのデジタル値に変換される。

［１］Ｖｏｕｔ_ｉが−Ｖｒｅｆ／４以下の場合
２進コードのデジタル値は００
［２］Ｖｏｕｔ_ｉが−Ｖｒｅｆ／４から＋Ｖｒｅｆ／４の間にある場合
２進コードのデジタル値は０１
［３］Ｖｏｕｔ_ｉが＋Ｖｒｅｆ／４以上の場合
２進コードのデジタル値は１０
次に、ＭＤＡＣ演算について説明する。Ｖｏｕｔ_ｉ＋１は、Ｖｏｕｔ_ｉを基に、ＭＤＡＣ演算を用いて、以下の通りに算出される。

Ｖｏｕｔ_ｉ＋１＝２×Ｖｏｕｔ_ｉ−Ｄ_ｉ・Ｖｒｅｆ ……………… （１）
（Ｄ_ｉ＝−１，０，１）（ｉ＝１，２，３）
ここで、Ｄ_ｉはＭＤＡＣ演算で用いられるデジタル値である。Ｖｏｕｔ_ｉはＶｏｕｔ_４までの値であるため、Ｄ_ｉはＤ_１からＤ_３に至る３つの値をとる。このＤ_ｉは、図２に示されたＡ／Ｄ変換の原理に従い、Ｖｏｕｔ_ｉに応じて、以下の値に定められる。

［１］Ｖｏｕｔ_ｉが−Ｖｒｅｆ／４以下の場合
Ｄ_ｉ＝−１
［２］Ｖｏｕｔ_ｉが−Ｖｒｅｆ／４から＋Ｖｒｅｆ／４の間にある場合
Ｄ_ｉ＝０
［３］Ｖｏｕｔ_ｉが＋Ｖｒｅｆ／４以上の場合
Ｄ_ｉ＝＋１
（デジタル符号化動作）
次に、図３を用いて、デジタル符号化回路１５が、サブＡ／Ｄコンバータ６によって変換された２進コードのデジタル値を用いて、５ビットのデジタル符号化を行う方法について説明する。

図３は、デジタル符号化回路１５におけるデジタル符号化方法を示す図である。図３に示す通りに、デジタル符号化回路１５は、サブＡ／Ｄコンバータ６が１回目から４回目に至るまで変換した２進コードのデジタル値を、オーバーラップさせ、加算して、５ビットにデジタル符号化する。

オーバーラップとは、例えば、第１回目のデジタル値のＬＳＢと第２回目のデジタル値のＭＳＢとを加算する、或いは、第２回目のデジタル値のＬＳＢと第３回目のデジタル値のＭＳＢとを加算する、といった演算である。

このＭＤＡＣ演算と図３に示すデジタル符号化方法を用いる場合、サブＡ／Ｄコンバータ６の変換誤差が±Ｖｒｅｆ／４未満であれば、正確な５ビットのデジタル値への変換結果が得られる。

（Ａ／Ｄ変換動作）
次に、参照電圧選択部２〜４がサブＡ／Ｄコンバータ６によって変換された２進コードのデジタル値に応じて所定の電圧を選択し、外部入力端子１から入力されるアナログ信号ＶｉｎがＡ／Ｄ変換される動作手順について、図４を基に図５乃至図８を用いて説明する。

図４は、図１のＡ／ＤコンバータによるＡ／Ｄ変換の演算順序を示すフローチャートである。図５は、本実施形態のＡ／Ｄコンバータの、第１回目のサンプルホールド時における等価回路を示した図である。図６は、本実施形態のＡ／Ｄコンバータの、第１回目のＭＤＡＣ演算時における等価回路を示した図である。図７は、本実施形態のＡ／Ｄコンバータの、第２回目のＭＤＡＣ演算時における等価回路を示した図である。図８は、本実施形態のＡ／Ｄコンバータの、第３回目のＭＤＡＣ演算時における等価回路を示した図である。

先ず、図１に示す回路において、全てのスイッチはオフである。次に、スイッチ２０、スイッチ２１、スイッチ２６、スイッチ３１、スイッチ３６がオンされる（ステップ＜Ｓ１＞）。アナログ信号Ｖｉｎが、第１番目のキャパシタ１０乃至第４番目のキャパシタ１３にサンプリングされる。すなわち、アナログ信号Ｖｉｎが、第１番目のキャパシタ１０乃至第４番目のキャパシタ１３の各々に電荷として保持される。

このとき、第１番目のキャパシタ１０乃至第４番目のキャパシタ１３に各々保持された電荷の合計をＱとすると、第１番目のキャパシタ１０乃至第４番目のキャパシタ１３の合成容量は８Ｃとなるため、Ｑは次式で表される。

Ｑ ＝ ８Ｃ・Ｖｉｎ …………………………… （２）
一定時間経過後、スイッチ２０、スイッチ２１、スイッチ２６、スイッチ３１、スイッチ３６はオフされる。そして、Ｑは第１番目のキャパシタ１０乃至第４番目のキャパシタ１３に保持されたままである。

次に、スイッチ２２、スイッチ２７、スイッチ３２、スイッチ３７がオンされる（ステップ＜Ｓ２＞）。この場合、等価的に図５に示す回路となる。

この図５に示す回路は、演算増幅部５の出力端子と入力端子（−）がキャパシタを介して接続されており、負帰還を実現する回路である。このとき、入力端子（＋）と入力端子（−）に入力される電圧の差が０になるようにこの回路が動作する。従って、入力端子（＋）が接地されているため、入力端子（−）は等価的に接地される。

演算増幅部５の入力端子（−）は、等価的に接地されるため、第１番目のキャパシタ１０乃至第４番目のキャパシタ１３に保持された電荷に応じて、演算増幅部５の第１の出力電圧Ｖｏｕｔ_１が出力される。

このとき、第１番目のキャパシタ１０乃至第４番目のキャパシタ１３に保持された電荷は（２）式に示されたＱであり、第１番目のキャパシタ１０乃至第４番目のキャパシタ１３の合成容量は８Ｃとなるため、Ｖｏｕｔ_１は次の式で表される。

Ｖｏｕｔ_１ ＝ Ｑ／８Ｃ ＝ Ｖｉｎ……………………… （３）
ここで、アナログ信号のサンプルホールド機能が終了する。次に、ステップ＜Ｓ３＞に進む。

次に、サブＡ／Ｄコンバータ６は、図２に示されたＡ／Ｄ変換の原理に従って、第１回目のＡ／Ｄ変換を行う（ステップ＜Ｓ３＞）。すなわち、Ｖｏｕｔ_１を２進コードの第１のデジタル値に変換し、Ｄ_１の値を決める。次に、第１のデジタル値をデジタル符号化回路１５に送る。次に、スイッチ２２、スイッチ２７、スイッチ３２、スイッチ３７がオフされる。

次に、第１回目のＭＤＡＣ演算が、次の通りに行われる（ステップ＜Ｓ４＞）。

Ｄ_１の値に応じて、スイッチ３３、スイッチ３４、或いはスイッチ３５のいずれか１つが選択される。このとき、Ｄ_１＝１ならばスイッチ３３が、Ｄ_１＝０ならばスイッチ３４が、Ｄ_１＝―１ならばスイッチ３５が選択される。

次に、スイッチ３３乃至スイッチ３５の中で選択された１つのスイッチと、スイッチ２２、スイッチ２７、およびスイッチ３２がオンされる。この場合、等価的に図６に示す回路となる。

このとき、第４番目のキャパシタ１３に保持された電荷をＱ１、第１番目のキャパシタ１０乃至第３番目のキャパシタ１２に保持された電荷をＱ２とする。第１番目のキャパシタ１０乃至第３番目のキャパシタ１２の合成容量は４Ｃとなる。

この図６に示す回路は、図５に示す回路と同様に負帰還を実現する回路であり、演算増幅部５の入力端子（−）は等価的に接地される。

演算増幅部５の入力端子（−）は、等価的に接地されるため、第１番目のキャパシタ１０乃至第３番目のキャパシタ１２に保持された電圧が、演算増幅部５の出力電圧として出力される。この出力電圧が、ＭＤＡＣ演算の結果である。この出力電圧Ｖｏｕｔ_２は、Ｑ２を用いて次の式で求められる。

Ｖｏｕｔ_２ ＝ Ｑ２／４Ｃ …………… （４）
次に、電荷保存の法則から、Ｑ１とＱ２の和は、最初にサンプリングされた電荷Ｑと等しくなる。

Ｑ ＝ Ｑ１ ＋ Ｑ２ …………… （５）
式（５）より、Ｑ２は次の式で表される。

Ｑ２ ＝ Ｑ − Ｑ１ …………… （６）
次に、第４番目のキャパシタ１３に印加される電圧は、Ｄ_１・Ｖｒｅｆとなる。

従って、Ｑ１は次の式で表される。

Ｑ１ ＝ ４Ｃ・Ｄ_１・Ｖｒｅｆ ……… （７）
以上の式（２）（５）（６）（７）に従って、Ｑ２は次の値となる。

Ｑ２ ＝ ８Ｃ・Ｖｉｎ −４Ｃ・Ｄ_１・Ｖｒｅｆ … （８）
式（４）（８）より、Ｖｏｕｔ２は、以下の通りになる。

Ｖｏｕｔ_２ ＝ ２Ｖｉｎ − Ｄ_１・Ｖｒｅｆ ………… （９）
（Ｄ_１＝−１ ｏｒ ０ ｏｒ １）
このＶｏｕｔ_２が、第１回目のＭＤＡＣ演算結果である。

次に、サブＡ／Ｄコンバータ６は、図２に示されたＡ／Ｄ変換の原理に従って、第２回目のＡ／Ｄ変換を行う（ステップ＜Ｓ５＞）。すなわち、Ｖｏｕｔ_２を２進コードの第２のデジタル値に変換し、Ｄ_２の値を決める。次に、第２のデジタル値をデジタル符号化回路１５に送る。次に、スイッチ３３、スイッチ３４、或いはスイッチ３５の中で選択された１つのスイッチと、スイッチ２２、スイッチ２７、およびスイッチ３２がオフされる。

次に、第２回目のＭＤＡＣ演算は、次の通りに行われる（ステップ＜Ｓ６＞）。

Ｄ_１の値に応じてスイッチ３３乃至スイッチ３５のいずれか１つが選択される。

Ｄ_２の値に応じて、スイッチ２８、スイッチ２９、スイッチ３０のいずれか１つが選択される。このとき、Ｄ_２＝１ならばスイッチ２８が、Ｄ_２＝０ならばスイッチ２９が、Ｄ_２＝―１ならばスイッチ３０が選択される。

次に、スイッチ３３乃至スイッチ３５の中で選択された１つのスイッチと、スイッチ２８乃至スイッチ３０の中で選択された１つのスイッチと、スイッチ２２、およびスイッチ２７がオンされる。この場合、等価的に図７に示す回路となる。

このとき、第４番目のキャパシタ１３に保持された電荷をＱ３、第３番目のキャパシタ１２に保持された電荷をＱ４、第１番目のキャパシタ１０と第２番目のキャパシタ１１に保持された電荷をＱ５とする。第１番目のキャパシタ１０と第２番目のキャパシタ１１の合成容量は２Ｃとなる。

この図７に示す回路は、図５に示す回路と同様に負帰還を実現する回路であり、入力端子（−）は等価的に接地される。

演算増幅部５の入力端子（−）は、等価的に接地されるため、第１番目のキャパシタ１０と第２番目のキャパシタ１１に保持された電圧が、演算増幅部５の出力電圧として出力される。この出力電圧が、ＭＤＡＣ演算の結果である。この出力電圧Ｖｏｕｔ_３は、Ｑ５を用いて次の式で求められる。

Ｖｏｕｔ_３ ＝ Ｑ５／２Ｃ …………… （１０）
次に、電荷保存の法則から、Ｑ３とＱ４とＱ５の和は、最初にサンプリングされた電荷Ｑと等しくなる。

Ｑ ＝ Ｑ３ ＋ Ｑ４ ＋ Ｑ５ … （１１）
式（１１）より、Ｑ５は次の式で表される。

Ｑ５ ＝ Ｑ − Ｑ３ − Ｑ４ … （１２）
次に、第４番目のキャパシタ１３に印加される電圧は、Ｄ_１・Ｖｒｅｆとなる。また、第３番目のキャパシタ１２に印加される電圧は、Ｄ_２・Ｖｒｅｆとなる。従って、Ｑ３とＱ４は次の式で表される。

Ｑ３ ＝ ４Ｃ・Ｄ_１・Ｖｒｅｆ ……… （１３）
Ｑ４ ＝ ２Ｃ・Ｄ_２・Ｖｒｅｆ ……… （１４）
以上の、式（２）（１２）（１３）（１４）より、Ｑ５は次の値となる。

Ｑ５ ＝ ８Ｃ・Ｖｉｎ −４Ｃ・Ｄ_１・Ｖｒｅｆ
−２Ｃ・Ｄ_２・Ｖｒｅｆ … （１５）
式（１０）（１５）より、Ｖｏｕｔ_３は、以下の通りになる。

Ｖｏｕｔ_３ ＝ ４Ｖｉｎ − ２・Ｄ_１・Ｖｒｅｆ
− Ｄ_２・Ｖｒｅｆ … （１６）
（Ｄ_１，Ｄ_２＝−１ ｏｒ ０ ｏｒ １）
このＶｏｕｔ_３が、第２回目のＭＤＡＣ演算結果である。

次に、サブＡ／Ｄコンバータ６は、図２に示されたＡ／Ｄ変換の原理に従って、第３回目のＡ／Ｄ変換を行う（ステップ＜Ｓ７＞）。すなわち、Ｖｏｕｔ_３を２進コードの第３のデジタル値に変換し、Ｄ_３の値を決める。次に、第３のデジタル値をデジタル符号化回路１５に送る。次に、スイッチ３３乃至スイッチ３５の中で選択された１つのスイッチと、スイッチ２８乃至スイッチ３０の中で選択された１つのスイッチと、スイッチ２２、およびスイッチ２７がオフされる。

次に、第３回目のＭＤＡＣ演算は、次の通りに行われる（ステップ＜Ｓ８＞）。

Ｄ_１の値に応じてスイッチ３３乃至スイッチ３５のいずれか１つが選択される。Ｄ_２の値に応じてスイッチ２８乃至スイッチ３０のいずれか１つが選択される。Ｄ_３の値に応じてスイッチ２３、スイッチ２４、スイッチ２５のいずれか１つが選択される。このとき、Ｄ_３＝１ならばスイッチ２３が、Ｄ_３＝０ならばスイッチ２４が、Ｄ_３＝−１ならばスイッチ２５が選択される。

次に、スイッチ３３乃至スイッチ３５の中で選択された１つのスイッチと、スイッチ２８乃至スイッチ３０の中で選択された１つのスイッチと、スイッチ２３乃至スイッチ２５の中で選択された１つのスイッチと、スイッチ２２がオンされる。この場合、等価的に図８に示す回路となる。

このとき、第４番目のキャパシタ１３に保持された電荷をＱ６、第３番目のキャパシタ１２に保持された電荷をＱ７、第２番目のキャパシタ１１に保持された電荷をＱ８、第１番目のキャパシタ１０に保持された電荷をＱ９とする。

この図８に示す回路は、図５に示す回路と同様に負帰還を実現する回路であり、演算増幅部５の入力端子（−）は等価的に接地される。

演算増幅部５の入力端子（−）は、等価的に接地されるため、第１番目のキャパシタ１０に保持された電圧が、演算増幅部５の出力電圧として出力される。この出力電圧が、ＭＤＡＣ演算の結果である。この出力電圧Ｖｏｕｔ_４は、Ｑ９を用いて次の式で求められる。

Ｖｏｕｔ_４ ＝ Ｑ９／Ｃ …………… （１７）
次に、電荷保存の法則から、Ｑ６、Ｑ７、Ｑ８およびＱ９との和は、最初にサンプリングされた電荷Ｑと等しくなる。

Ｑ ＝ Ｑ６ ＋ Ｑ７ ＋ Ｑ８ ＋ Ｑ９ … （１８）
式（１８）より、Ｑ９は次の式で表される。

Ｑ９ ＝ Ｑ − Ｑ６ − Ｑ７ − Ｑ８ … （１９）
次に、第４番目のキャパシタ１３に印加される電圧は、Ｄ_１・Ｖｒｅｆとなる。また、第３番目のキャパシタ１２に印加される電圧は、Ｄ_２・Ｖｒｅｆとなる。また、第２番目のキャパシタ１１に印加される電圧は、Ｄ_３・Ｖｒｅｆとなる。従って、Ｑ６とＱ７とＱ８は次の式で表される。

Ｑ６ ＝ ４Ｃ・Ｄ_１・Ｖｒｅｆ ……… （２０）
Ｑ７ ＝ ２Ｃ・Ｄ_２・Ｖｒｅｆ ……… （２１）
Ｑ８ ＝ Ｃ・Ｄ_３・Ｖｒｅｆ ……… （２２）
以上の、式（２）（１９）（２０）（２１）（２２）より、Ｑ９は次の値となる。

Ｑ９ ＝ ８Ｃ・Ｖｉｎ −４Ｃ・Ｄ_１・Ｖｒｅｆ
−２Ｃ・Ｄ_２・Ｖｒｅｆ − Ｃ・Ｄ_３・Ｖｒｅｆ
… （２３）
式（１７）（２３）より、Ｖｏｕｔ４は、以下の通りになる。

Ｖｏｕｔ_４ ＝ ８Ｖｉｎ − ４・Ｄ_１・Ｖｒｅｆ
− ２・Ｄ_２・Ｖｒｅｆ − Ｄ_３・Ｖｒｅｆ
… （２４）
（Ｄ_１，Ｄ_２，Ｄ_３＝−１ ｏｒ ０ ｏｒ １）
このＶｏｕｔ_４が、第３回目のＭＤＡＣ演算結果である。

次に、サブＡ／Ｄコンバータ６は、図２に示されたＡ／Ｄ変換の原理に従って、第４回目のＡ／Ｄ変換を行う（ステップ＜Ｓ９＞）。すなわち、Ｖｏｕｔ_４を２進コードの第４のデジタル値に変換する。次に、第４のデジタル値をデジタル符号化回路１５に送る。

次に、デジタル符号化回路１５は、第１のデジタル値乃至第４のデジタル値を、図３に示されたデジタル符号化の原理に従って加算し、５ビットのデジタル符号化を行う。次に、スイッチ３３乃至スイッチ３５の中で選択された１つのスイッチと、スイッチ２８乃至スイッチ３０の中で選択された１つのスイッチと、スイッチ２３乃至スイッチ２５の中で選択された１つのスイッチと、スイッチ２２がオフされる。ここで、Ａ／Ｄ変換動作が終了する。

以上に見たとおり、本実施形態では、冗長度を有するサブＡ／Ｄコンバータを用いるために、残差信号が完全にセトリングされていない状態でも、残差信号の誤差とサブＡ／Ｄコンバータの誤差の和が所定の値未満であれば、正確なＡ／Ｄコンバータの結果を出すことが可能になる。従って、残差信号が所定の値以内の誤差に達した時点で直ちに次の変換ステージに移ることが可能になる。したがって、冗長度を有していないサブＡ／Ｄコンバータを用いる場合と比較して、早く次の変換ステージに移ることが可能になる。

また、最初にサンプリングをした電荷を用いてＭＤＡＣ演算を繰り返している。従って、サンプリングを繰り返す必要がなく、サンプリングに起因するノイズが蓄積されない。

すなわち、本実施形態は、各ＭＤＡＣ演算において、演算の冗長性により正確な演算を必要としないため、演算サイクルを短くすることが可能であり、かつ、ノイズ耐性の高いＡ／Ｄコンバータを構成することが可能になる。また、電荷の受け渡し（サンプリング）が存在しないことにより、サンプリングに起因するノイズが蓄積されない。

（本実施形態のバリエーション）
本実施形態では、サブＡ／Ｄコンバータ６を用いたデジタル値への変換を４回繰り返した５ビット出力のＡ／Ｄコンバータの例を示したが、キャパシタ群７中のキャパシタの容量と個数を変えることで、５ビット以外の出力を持つＡ／Ｄコンバータを構成できる。

例えば、キャパシタ群７が第１番目のキャパシタ１０乃至第４番目のキャパシタ１３に加えて、第１番目のキャパシタ１０の８倍の容量８Ｃを持つキャパシタを有する場合は、サブＡ／Ｄコンバータ６を用いたデジタル値への変換を５回繰り返した６ビット出力のＡ／Ｄコンバータとなる。

以下、同様に、ｍとｎを２以上の任意の自然数とした場合に、キャパシタ群７が第１番目のキャパシタ１０から第ｍ番目のキャパシタを有する場合、第ｎ番目のキャパシタは、第１番目のキャパシタ１０の容量Ｃを基に、２^{（ｎ−２）}＊Ｃ（ｎ＝２，３，…，ｍ）の容量を有する。この場合は、サブＡ／Ｄコンバータ６を用いたデジタル値への変換をｍ回繰り返した（ｍ＋１）ビット出力のＡ／Ｄコンバータとなる。

また、本実施形態では、２^{（ｎ−２）}＊Ｃというバイナリコードに合わせて容量値を重み付けしたキャパシタを用いているが、例えば、全てのキャパシタを単位容量Ｃにて構成する等、キャパシタスイッチ群の構成方法は、本実施形態に限られず他の構成も可能である。

［第２の実施形態］
本発明による第２の実施形態のＡ／Ｄコンバータについて説明する。第２の実施形態は、本発明の第１の実施形態の原理を応用して、パイプライン型Ａ／Ｄコンバータを構成する実施形態である。

（第２の実施形態の構成）
図９は、第２の実施形態のＡ／Ｄコンバータを示すブロック図である。

本実施形態は、キャパシタネットワークＣＮ１乃至キャパシタネットワークＣＮ５、スイッチネットワークＳＷＮ１乃至スイッチネットワークＳＷＮ５、サンプリング部ＳＰ、Ａ／Ｄ変換部ＡＤ１乃至Ａ／Ｄ変換部ＡＤ４、およびデジタル符号化回路１５を有する。尚、図９にはキャパシタネットワークＣＮ３、キャパシタネットワークＣＮ４、スイッチネットワークＳＷＮ３、およびスイッチネットワークＳＷＮ４は図示されていない。

キャパシタネットワークＣＮ１は、外部入力端子１、参照電圧選択部２乃至参照電圧選択部４、キャパシタ群７、第１のスイッチ群８、および、第２のスイッチ群９を有する。外部入力端子１、キャパシタ群７、第１のスイッチ群８、および第２のスイッチ群９の構成や接続は、第１の実施形態と同様なので、説明を省略する。

参照電圧選択部２乃至参照電圧選択部４は、本実施形態のＡ／Ｄコンバータにおける参照電圧の絶対値をＶｒｅｆと定義すると、第１の実施形態と同様に、Ａ／Ｄ変換部ＡＤ１乃至Ａ／Ｄ変換部ＡＤ４の内部のサブＡ／Ｄコンバータ６によって変換されて供給される１．５ビット分の情報を持つ２進コードのデジタル値に応じて、プラスの参照電圧＋Ｖｒｅｆ、０Ｖ、或いはマイナスの参照電圧−Ｖｒｅｆ、のいずれか１つの電圧を選択する回路である。また、第１の実施形態と同様に、この２進コードのデジタル値は、デジタル符号化回路１５を介して供給される。

キャパシタネットワーク１は、外部入力端子１から入力されるアナログ信号をキャパシタ群７に電荷として蓄積する。次に、２進コードのデジタル値が供給されると、２進コードのデジタル値に応じて参照電圧選択部２〜４において所定の電圧を選択し、第１のスイッチ群８と第２のスイッチ群９を用いてキャパシタ群７に蓄積した電荷を移動させて、電圧変換を行い出力する。

また、キャパシタネットワーク１は、第１のスイッチ群８と第２のスイッチ群９内部のスイッチの数に応じて、電圧変換を行う回数が決まる。本実施形態では、この回数は４回である。

キャパシタネットワークＣＮ２乃至キャパシタネットワークＣＮ５もキャパシタネットワークＣＮ１と同様の構成を有する。

スイッチネットワークＳＷＮ１は、スイッチの集合体であり、スイッチ群ＳＷ１とスイッチ群ＳＷ２とを有する。スイッチ群ＳＷ１は、キャパシタ群７の一端と、サンプリング部ＳＰまたはＡ／Ｄ変換部ＡＤ１乃至Ａ／Ｄ変換部ＡＤ４内部の演算増幅部の入力端子（−）とを接続する。スイッチ群ＳＷ２は、キャパシタネットワークＣＮ１内部の第２のスイッチ群９の一端と、Ａ／Ｄ変換部ＡＤ１乃至Ａ／Ｄ変換部ＡＤ４内部の演算増幅部の出力端子とを接続するスイッチである。

スイッチネットワークＳＷＮ２乃至スイッチネットワークＳＷＮ５は、スイッチネットワークＳＷＮ１と同様に２つのスイッチ群を有する。すなわち、スイッチネットワークＳＷＮ２は、スイッチ群ＳＷ３とＳＷ４を有する。スイッチネットワークＳＷＮ３は、スイッチ群ＳＷ５とＳＷ６を有する。スイッチネットワークＳＷＮ４は、スイッチ群ＳＷ７とＳＷ８を有する。スイッチネットワークＳＷＮ５は、スイッチ群ＳＷ９とＳＷ１０を有する。

また、スイッチ群ＳＷ１のキャパシタネットワークＣＮ１に対する機能と同様に、スイッチ群ＳＷ３、スイッチ群ＳＷ５、スイッチ群ＳＷ７、およびスイッチ群ＳＷ９は、各々キャパシタネットワークＣＮ２乃至ＣＮ５内部のキャパシタ群の一端と、サンプリング部ＳＰまたはＡ／Ｄ変換部ＡＤ１乃至Ａ／Ｄ変換部ＡＤ４内部の演算増幅部の入力端子（−）とを接続する。

また、スイッチ群ＳＷ２のキャパシタネットワークＣＮ１に対する機能と同様に、スイッチ群ＳＷ４、スイッチ群ＳＷ６、スイッチングＳＷ８、およびスイッチ群ＳＷ１０は、キャパシタネットワークＣＮ２乃至ＣＮ５内部の第２のスイッチ群９の一端と、Ａ／Ｄ変換部ＡＤ１乃至Ａ／Ｄ変換部ＡＤ４内部の演算増幅部の出力端子とを接続する。

上述のスイッチネットワークＳＷ１乃至スイッチネットワークＳＷ５は、キャパシタネットワークＣＮ１乃至キャパシタネットワークＣＮ５と、サンプリング部ＳＰおよびＡ／Ｄ変換部ＡＤ１乃至Ａ／Ｄ変換部ＡＤ４とを１対１に接続する。すなわち、１つのキャパシタネットワークに対して、サンプリング部ＳＰまたは１つのＡ／Ｄ変換部が１対１に接続される。

サンプリング部ＳＰは一端が接地されており、キャパシタネットワークＣＮ１乃至キャパシタネットワークＣＮ５内部のキャパシタに入力されたアナログ信号をサンプリングする場合に用いられる。尚、この接地は、回路内部の電位の基準点を定めるものであり、例えば０Ｖに接続されても良い。

Ａ／Ｄ変換部ＡＤ１は、演算増幅部５、サブＡ／Ｄコンバータ６を有する。演算増幅部５、サブＡ／Ｄコンバータ６は第１の実施形態と同様の機能であり、説明を省略する。

Ａ／Ｄ変換部ＡＤ１は、スイッチネットワークＳＷ１乃至スイッチネットワークＳＷｎを介してキャパシタネットワークＣＮ１乃至キャパシタネットワークＣＮｎと接続され、キャパシタネットワークＣＮ１乃至キャパシタネットワークＣＮｎに蓄えられた電荷を基に、第１の実施形態で説明したＭＤＡＣ演算を実行し、アナログ信号をデジタル値に変換する回路である。変換されたデジタル値は、デジタル符号化回路１５を介して、キャパシタネットワークＣＮ１乃至キャパシタネットワークＣＮｎに供給される。

また、Ａ／Ｄ変換部ＡＤ２乃至Ａ／Ｄ変換部ＡＤ４もＡ／Ｄ変換部ＡＤ１と同様の構成と機能を有する。

デジタル符号化回路１５は、第１の実施形態と同様の回路であり、説明を省略する。

（第２の実施形態のＡ／Ｄ変換動作）
次に、本実施形態を用いたＡ／Ｄ変換動作について図１０ａと図１０ｂを用いて説明する。

図１０ａはアナログ信号とキャパシタネットワークへの入力状況を示す図である。図１０ｂはキャパシタネットワークとサンプリング部ＳＰまたはＡ／Ｄ変換部との接続状況を示す図である。すなわち、キャパシタネットワークが、任意の時間において、スイッチネットワークを介して、サンプリング部ＳＰまたはＡ／Ｄ変換部ＡＤ１乃至ＡＤ４のどのＡ／Ｄ変換部に接続されているかを示す図である。

まず、図１０ａに示す時間ｔ１において、ｔ１時点のアナログ信号がキャパシタネットワークＣＮ１に入力される。

この時間ｔ１における、キャパシタネットワークＣＮ１乃至キャパシタネットワークＣＮ５の接続状況は、図１０ｂに示す通りである。すなわち、キャパシタネットワークＣＮ１は、Ａ／Ｄ変換部には接続されずに、入力されたアナログ信号をサンプリングする。キャパシタネットワークＣＮ２は、スイッチネットワークを介してＡ／Ｄ変換部ＡＤ４に接続される。次に、キャパシタネットワークＣＮ２内部のスイッチが切り替えられて、図７に示す回路構成から図８に示す回路構成となり、第３回目のＭＤＡＣ演算と第４回目のＡ／Ｄ変換が実行される。キャパシタネットワークＣＮ３は、スイッチネットワークを介してＡ／Ｄ変換部ＡＤ３に接続される。次に、キャパシタネットワークＣＮ３内部のスイッチが切り替えられて、図６に示す回路構成から図７に示す回路構成となり、第２回目のＭＤＡＣ演算と第３回目のＡ／Ｄ変換が実行される。キャパシタネットワークＣＮ４は、スイッチネットワークを介してＡ／Ｄ変換部ＡＤ２に接続される。次に、キャパシタネットワークＣＮ４内部のスイッチが切り替えられて、図５に示す回路構成から図６に示す回路構成となり、第１回目のＭＤＡＣ演算と第２回目のＡ／Ｄ変換が実行される。キャパシタネットワークＣＮ５は、スイッチネットワークを介してＡ／Ｄ変換部ＡＤ１に接続され、図５に示す回路構成となり、第１回目のＡ／Ｄ変換が実行される。

次に、時間ｔ２において、ＣＮ１はＡ／Ｄ変換部ＡＤ１に、ＣＮ２はサンプリングＳＰに、ＣＮ３はＡ／Ｄ変換部ＡＤ４に、ＣＮ４はＡ／Ｄ変換部ＡＤ３に、ＣＮ５はＡ／Ｄ変換部ＡＤ２に接続される。

尚、本実施形態では、図１０ａに示す通り、サンプリング時間はｔｓである。

以降同様に、時間が進むに従い、アナログ信号がキャパシタネットワークＣＮ１からキャパシタネットワークＣＮ５に至るまで入力される。各々のキャパシタネットワークは、キャパシタネットワークを介して、サンプリング部ＳＰから、Ａ／Ｄ変換部ＡＤ１、そしてＡ／Ｄ変換部ＡＤ４に至るまで接続される。これらの一連の接続動作を繰り返す。

各々のキャパシタネットワークは、サンプリング部ＳＰに接続される場合に、アナログ信号のサンプリングを行う。Ａ／Ｄ変換部ＡＤ１に接続される場合は、図５に示す回路構成となり、第１回目のＡ／Ｄ変換が実行される。Ａ／Ｄ変換部ＡＤ２に接続され場合は、図５に示す回路構成から図６に示す回路構成となり、第１回目のＭＤＡＣ演算と第２回目のＡ／Ｄ変換が実行される。Ａ／Ｄ変換部ＡＤ３と接続される場合は、図６に示す回路構成から図７に示す回路構成となり、第２回目のＭＤＡＣ演算と第３回目のＡ／Ｄ変換が実行される。Ａ／Ｄ変換部ＡＤ４と接続される場合は、図７に示す回路構成から図８に示す回路構成となり、第３回目のＭＤＡＣ演算と第４回目のＡ／Ｄ変換が実行される。

以上の通りに、本実施形態では、キャパシタネットワークと、サンプリング部ＳＰおよび複数のＡ／Ｄ変換部との接続をスイッチ制御で順番に切り替えることで、パイプライン動作でのＡ／Ｄ変換が実行可能である。したがって、第１の実施形態と比べてサンプリング時間間隔が短くなり、Ａ／Ｄ変換の変換レートを上げることができる。

（第２の実施形態のバリエーション）
また、本実施形態では、Ａ／Ｄ変換部を用いたデジタル値への変換を４回繰り返した５ビット出力のＡ／Ｄコンバータの例を示したが、第１の実施形態と同様に各キャパシタネットワーク内部のキャパシタ群７中のキャパシタの容量と個数、およびＡ／Ｄ変換部の個数を変えることで、５ビット以外の出力を持つＡ／Ｄコンバータに適用できる。

また、本実施形態では、キャパシタネットワークが５つの例を示したが、他の個数も可能である。このとき、サンプリング部は１つであり、サンプリング部とＡ／Ｄ変換部の合計の個数が、キャパシタネットワークと同数になるように構成される。

（その他の実施の形態）
第１の実施形態および第２の実施形態は、サブＡ／Ｄコンバータの冗長度を変えることで、１．５ビット以外の、例えば２．５ビットや３．５ビットといった冗長度を持つＡ／Ｄコンバータにも適用できる。

例えば、２．５ビットの場合、２ビットの２進コードに１ビットの冗長ビットが追加され、合計３ビットの２進コードとなる。デジタル符号化する場合は、サブＡ／Ｄコンバータが第ｎ回目に変換した３ビットのデジタル値のＬＳＢと、第ｎ＋１回目の３ビットのデジタル値のＭＳＢとをオーバーラップさせる。

以下、同様に、任意のｎ．５ビットの場合は、ｎビットの２進コードに１ビットの冗長ビットが追加され、合計ｎ＋１ビットの２進コードとなる。デジタル符号化する場合は、第ｍ回目のｎ＋１ビットのデジタル値のＬＳＢと第ｍ＋１回目のｎ＋１ビットのデジタル値のＭＳＢとをオーバーラップさせる。

また、第１の実施形態および第２の実施形態は、従来のサイクリック型Ａ／Ｄコンバータやパイプライン型Ａ／Ｄコンバータと組み合わせて、例えば、上位のビットまたは下位のビットの演算に特化させて使用する構成とすることも可能である。

また、第１の実施形態および第２の実施形態の回路構成は、全差動系の回路構成に適用することも可能である。

上記に示す通り、本発明は実施の形態を用いて説明したが、この開示の一部をなす論述および図面は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を上記に説明した形態に限定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

第１の実施形態のサイクリック型Ａ／Ｄコンバータを示す回路図である。 サブＡ／ＤコンバータによるＡ／Ｄ変換動作を示す図である。 デジタル符号化回路によるデジタル符号化を示す図である。 図１のＡ／ＤコンバータによるＡ／Ｄ変換順序を示すフローチャートである。 図１のＡ／Ｄコンバータの、第１回目のサンプルホールド時における等価回路を示した図である。 図１のＡ／Ｄコンバータの、第１回目のＭＤＡＣ演算時における等価回路を示した図である。 図１のＡ／Ｄコンバータの、第２回目のＭＤＡＣ演算時における等価回路を示した図である。 図１のＡ／Ｄコンバータの、第３回目のＭＤＡＣ演算時における等価回路を示した図である。 第２の実施形態のＡ／Ｄコンバータを示すブロック図である。 アナログ信号とキャパシタネットワークへの入力状況を示す図と、キャパシタネットワークとサンプリング部ＳＰまたはＡ／Ｄ変換部との接続状況を示す図である。

符号の説明

１ 外部入力端子
２〜４ 参照電圧選択部
５ 演算増幅部
６ サブＡ／Ｄコンバータ
７ キャパシタ群
８ 第１のスイッチ群
９ 第２のスイッチ群
１０ 第１番目のキャパシタ
１１ 第２番目のキャパシタ
１２ 第３番目のキャパシタ
１３ 第４番目のキャパシタ
１４ 第５番目のキャパシタ
１５ デジタル符号化回路
２０〜３７、４０ スイッチ
ＣＮ１〜ＣＮｎ キャパシタネットワーク
ＳＷＮ１〜ＳＷＮｎ スイッチネットワーク
ＳＷ１〜ＳＷ２ｎ スイッチ群
ＳＰ サンプリング部
ＡＤ１〜ＡＤ４ Ａ／Ｄ変換部

Claims (4)

1. アナログ信号を入力する入力端子に接続された第１のスイッチ群と、
   前記第１のスイッチ群に接続されて、前記入力端子から入力された前記アナログ信号を電荷として蓄積するキャパシタ群と、
   前記キャパシタ群に接続されて前記キャパシタ群の中で前記電荷を移動させる第２のスイッチ群と、
   前記キャパシタ群と前記第２のスイッチ群とに接続されて、前記電荷の移動に伴って前記キャパシタ群に発生した電圧から所定の電圧を減算し、前記減算された結果を増幅した電圧を出力電圧とする演算増幅部と
   前記演算増幅部に接続されて、前記出力電圧を冗長ビットを有する所定のビット数のデジタル値に変換する手段と、
   前記第１のスイッチ群と前記キャパシタ群に接続されて、前記デジタル値に応じて前記所定の電圧を選択する複数の参照電圧選択部と、
   を備え、
   前記キャパシタ群と前記演算増幅部との接続、および前記参照電圧選択部の電圧選択を、複数回行うことを特徴とするアナログデジタル変換器。
2. 前記デジタル値を複数足し合わせて、エラーコレクションを行うデジタル符号化回路をさらに有することを特徴とする、請求項１記載のアナログデジタル変換器。
3. アナログ信号を入力する入力端子に接続された第１のスイッチ群と、前記第１のスイッチ群に接続されて前記入力端子から入力された前記アナログ信号を電荷として蓄積するキャパシタ群と、前記キャパシタ群に接続されて前記キャパシタ群の中で前記電荷を移動させる第２のスイッチ群と、前記第１のスイッチ群と前記キャパシタ群に接続されてデジタル値に応じて所定の電圧を選択する複数の参照電圧選択部と、を具備する複数のキャパシタネットワークと、
   一端が接地されているサンプリング部と、
   前記電荷の移動に伴って前記キャパシタ群に発生した電圧から前記所定の電圧を減算し前記減算された結果を増幅した電圧を出力電圧とする演算増幅部と、前記演算増幅部に接続されて前記出力電圧を冗長ビットを有する所定のビット数の前記デジタル値に変換する手段と、を具備する複数のＡ／Ｄ変換部と、
   前記複数のキャパシタネットワークと、前記サンプリング部および前記複数のＡ／Ｄ変換部とを、１対１に接続する複数のスイッチネットワークと、を具備し、
   前記スイッチネットワークは、所定の時間間隔毎に、前記複数のキャパシタネットワークと、前記サンプリング部および前記複数のＡ／Ｄ変換部との接続を変更することで、パイプライン動作を実行することを特徴とするアナログデジタル変換器。
4. 前記デジタル値を複数足し合わせて、エラーコレクションを行うデジタル符号化回路をさらに有することを特徴とする、請求項３記載のアナログデジタル変換器。

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