JP5249982B2 - A/d変換器 - Google Patents
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Description
図10は、従来のパイプライン型A/D変換器を説明するための図である。図示したパイプライン型A/D変換器は、アナログ入力信号AinをNビットのディジタル信号Doutに変換する。このために、パイプライン型A/D変換器は、アナログ入力信号Ainをサンプルホールドする入力サンプルホールド(S/H)回路1、各ビットのディジタル値を決定するk個のステージS1〜Sk、各ステージにおいて決定されたN桁のディジタル値d1〜dkを格納するメモリ3、格納されたディジタル値d1〜dkに基づいてアナログ入力信号AinをA/D変換する演算を行い、ディジタル値Doutを算出する演算回路2を備えている。
クロック信号φ1、φ2は、信号値が同時にHigh(H)にならないノンオーバーラップクロックであり、Hのときにアナログスイッチ10a〜10kがオン、Lのときにアナログスイッチ10a〜10kがオフする。
また、A/D変換回路6の出力信号が(m+0.5)bitである場合、図11中に示したノード13とサミングノード11との間に、アナログスイッチ10a〜10h、サンプリングキャパシタ8b、多値出力回路9を含む回路12を2(m-1)個並列に設けなければならない。
以上説明したように、従来のパイプライン型A/D変換器は、S/H回路1の出力がステージS1のサンプリングキャパシタ8a、8bと、A/D変換回路6との2系統に転送されている。特に、アナログ入力信号Ainが高周波帯域成分を含む場合、S/H回路1でアナログ入力信号Ainを離散化する必要がある。このため、従来のパイプライン型A/D変換器では、S/H回路1が必要になる。
また、従来のパイプライン型A/D変換器では、ステージS1〜Skにサンプルホールド動作用の増幅器、後段のステージに信号を転送するための増幅器、2(m+1)−2個のコンパレータを備える必要がある。このため、パイプライン型A/D変換器全体の消費電力や回路規模が増大するという不具合がある。
本発明は、このような点に鑑みて行われたものであり、サンプルホールド回路及び後段ステージへ信号を転送する増幅器を必要とせず、かつコンパレータの数を低減することにより、消費回路を低減し、回路規模の小型化に有利なパイプライン型のA/D変換器を提供することを目的とする。
請求項3に記載のA/D変換器は、請求項1または2において、前記複数のステージから出力される前記第1ディジタル信号及び前記第2ディジタル信号を記憶するメモリ(例えば図1に示したメモリ102)と、前記メモリに記憶された前記第1ディジタル信号及び前記第2ディジタル信号を合成演算してビット列のディジタル出力信号を出力する演算回路(例えば図1に示した演算回路101)と、をさらに備えることを特徴とする。
この結果、ノイズの増大を回避し、かつ、消費電力やレイアウトエリアの増大を回避し、コンパクトで省電力、低ノイズのA/D変換器を提供することができる。
請求項2に記載の発明によれば、各ステージが、より後段のステージに順次アナログ出力信号を出力することができる。
請求項3に記載の発明によれば、各ステージから出力された第1ディジタル信号、第2ディジタル信号を合成演算し、A/D変換器によってディジタル変換されたディジタル信号を出力することができる。
図1は、本実施形態のパイプライン型A/D変換器の全体の概略を説明するための図である。本実施形態のパイプライン型A/D変換器は、連続的にアナログ入力信号Ainを入力し、Nビットのディジタル出力信号Doutを出力する。パイプライン型A/D変換器は、各ビットのディジタル値を決定するためk個のステージ104S1〜104Skを備えている。k個のステージ104S1〜104Skは、互いに直列(シリアル)に接続されている。
各ステージ104S1〜Skから出力された2桁のディジタル出力信号dij(iは1〜k、jは1〜n)を格納するメモリ102、メモリ102に格納されたディジタル出力信号dijに基づいて、アナログ入力信号Ainに基づく信号をディジタル出力信号Doutにする演算を行う。
演算回路101は、メモリ102に格納されたディジタル出力信号dijに基づいて演算を行い、N桁のディジタル出力信号Doutを算出し、出力する。ディジタル出力信号Doutを算出するための演算は、以下のように行われる。
d11=01
d12=10
d21=00
d22=01
d31=01
d32=10
d41=00
d42=10
このような値を、図2に示したように、1桁目の値と2桁目の値とを足し合わせることによって、ディジタル出力信号Dout「100100010」が生成される。
図3は、図1に示したステージ104S1〜ステージ104Skのステージの回路構成を説明するための図である。ステージ104S1〜104Skは、全て同様に構成されていることから、本実施形態ではステージ104S1の回路構成のみを説明し、全てのステージの説明に代えるものとする。ただし、ステージ104S2〜104Skの説明においては、ステージ104S1の説明でいうアナログ入力信号Ainを、アナログ離散入力信号Vin2〜Vink-1に置き換えるものとする。
ステージ104S1には、アナログ入力信号Ainが連続して入力される。入力されたアナログ入力信号Ainは、ディジタル出力信号d11、d12を出力すると共に、後段のステージにアナログ出力信号Aoutを出力する。出力されたアナログ出力信号Aoutは、アナログ離散入力信号Vin2として次段のステージに出力される。
一般的に、パイプライン型A/D変換器では、アナログ入力信号Ainに基づく値をディジタル出力信号の数に応じた所定のゲインGで増幅し、後段のステージへ転送している。このとき、ディジタル出力信号dijの数がn個であれば、ゲインGを2(n-1)としなければならない。
また、サンプリングキャパシタ306a、306bの容量は共にCであり、サンプリングキャパシタ306cの容量は2倍の2Cである。また、図中に符号304を付して示したノードは、サミングノードであって、電荷を保存することができる。
ステージ104S1は、クロック信号φ1、φ2の他、クロック信号φS、クロック信号φC、クロック信号φPにしたがって動作する。クロック信号φ1、クロック信号φ2、クロック信号φS、クロック信号φC、クロック信号φPは、制御回路301によって出力される。クロック信号φ1はアナログスイッチ305cの開閉を制御し、クロック信号φ2はアナログスイッチ305bの開閉を制御する。
また、クロック信号φSは、アナログスイッチ305a、305d、305e、305mの開閉を制御し、クロック信号φCはアナログスイッチ305nの開閉を制御する。クロック信号φPは、アナログスイッチ305fの開閉を制御するクロック信号である。以下、本実施形態のアナログスイッチ開閉の制御について説明する。
φCがHであり、かつ、制御回路309によって第2判定結果d12が出力された後の区間と、φ2がHであるトランスファフェイズにおいて、アナログスイッチの開閉は制御回路309から出力される制御信号にしたがって行われる。
多値出力回路307aは、ディジタル出力信号d12をアナログ信号に変換する構成であって、D/Aサブコンバータとして機能する。また、多値出力回路307bはディジタル出力信号d11をアナログ信号に変換する構成であって、D/Aサブコンバータとして機能する。
図5は、ステージ104S1において、アナログ入力信号Ainに基づく信号をゲインGで増幅し、後段のステージに転送する動作を説明するための図である。このような動作は、コンパレータ302a、検出回路310、遅延回路311、定電流源312、サンプルキャパシタ306a、306b、306c、多値出力回路307a、307bによって行われる。
以上の動作において、アナログスイッチ305f、定電流源312がプリチャージ回路として機能する。
高精度で複雑な増幅器は、回路規模が大きく、パイプライン型A/D変換器の小型化を困難にする要因であった。そこで、本実施形態のように、増幅器に代えて回路規模が小さい比較器やアナログスイッチ群を設けたことによってA/D変換を可能にすれば、回路規模の小型化に有利なパイプライン型のA/D変換器を構成することができる。
次に、以上説明したパイプライン型A/D変換器のステージ104S1の動作を説明する。
先ず、連続して入力されるアナログ入力信号Ainは、図3に示したように、アナログスイッチ305m、305cのオンによってサンプリングキャパシタ306aに導かれる。また、アナログ入力信号Ainは、アナログスイッチ305m、305dのオンによってサンプリングキャパシタ306bに導かれ、アナログスイッチ305m、305eのオンによってサンプリングキャパシタ306cに導かれる。
コンパレート第1フェイズにおいて、多値出力回路307a、307bは、それぞれ基準電圧VCに接続されている。コンパレート第1フェイズにおいて、コンパレータ302a、302b、制御回路309によって、サミングノード304の電圧値−Ainがディジタル出力信号d11に変換される。ディジタル出力信号d11は、図1に示したメモリ102に出力され、また、分岐されて多値出力回路307bを介し、アナログスイッチ305j〜305lに導かれる。
コンパレート第2フェイズにおいて、アナログスイッチ305jがオン、アナログスイッチ305k、305lがオフされる。このような動作により、サミングノード304の電圧値は、−Ain+(1/2)・Vrとなる。コンパレート第2フェイズでは、コンパレータ302a、302b、制御回路309によって、サミングノード304の電圧値−Ain+(1/2)・Vrがディジタル出力信号d12に変換される。ディジタル出力信号d12は、図1に示したメモリ102に出力され、また、分岐されて多値出力回路307aを介し、アナログスイッチ305g〜305iに導かれる。
また、ディジタル出力信号d12の値が00の場合、アナログスイッチ305iがオンされ、アナログスイッチ305g、305hがそれぞれオフされる。アナログスイッチ305iのオンにより、ステージ104S1は、基準電圧VC−Vrの電圧を出力する端子と接続される。
プリチャージフェイズ501では、アナログスイッチ305fのオンによってアナログ出力信号Aoutが出力される端子321は強制的に電源電圧VDDに充電される。また、このとき、同時にアナログスイッチ305bはオンされ、アナログスイッチ305cはオフされる。
t1:サンプルフェイズ(Sample phase)
図3は、図4に示したt1のタイミング、すなわちサンプルフェイズにおけるステージ104S1の状態を表した図である。
サンプルフェイズでは、アナログスイッチ305m、305cがオンされてアナログ入力信号Ainがサンプリングキャパシタ306aに導かれる。また、アナログスイッチ305m、305dがオンされて、アナログ入力信号Ainがサンプリングキャパシタ306bに導かれる。また、アナログスイッチ305m、305eがオンされて、アナログ入力信号Ainがサンプリングキャパシタ306cに導かれる。さらに、アナログスイッチ305aがオンするので、サンプルキャップ306a、306b、306cに電荷がチャージされてサンプル動作が行われる。
図6は、図4に示したt2のタイミング、すなわちコンパレート第1フェイズにおけるステージ104S1の状態を表した図である。
コンパレート第1フェイズでは、アナログスイッチ305a、305d、305e、305mがオフされる。このため、サンプリングキャパシタ306a、306b、306cにサンプリングされたアナログ入力信号Ainの電荷がサミングノード304に保存、確定される。また、アナログスイッチ305n、305h、305kがオンされる。
図7は、図4に示したt3のタイミング、すなわちコンパレート第2フェイズにおけるステージ104S1の状態を表した図である。
コンパレート第2フェイズでは、ディジタル出力信号d11の値に基づき、多値出力回路307bに含まれるアナログスイッチの接続先(電圧値)が変更される。本実施形態では、前記したように、ディジタル出力信号d11=10なので、アナログスイッチ305jがオンされ、アナログスイッチ305k、305lがオフされる。このため、サミングノード304の電圧の値が−Ain+(1/2)・Vrとなる。コンパレータ302a、302b、制御回路309は、−Ain+(1/2)・Vrについて演算を行う。演算により、ディジタル出力信号d12の値が決定する。本実施形態では、ディジタル出力信号d12=00が出力されるアナログ入力信号Ainが入力されたものとする。
以上のようにして、ステージ104S1では、クロック信号に従って順次比較演算を行い、アナログ入力信号Ainをディジタル出力信号d11、d12に変換する。
図8は、図4に示したt4のタイミング、すなわちプリチャージフェイズにおけるステージS1の状態を表した図である。
このプリチャージフェイズでは、出力電圧Aoutが出力される端子321が、VDDに充電される。
t5:トランスファフェイズ(Transfer phase)〉
図9は、図4に示したt5のタイミング、すなわち図5に示したトランスファフェイズ500におけるステージ104S1の状態を表した図である。
また、ステージ104S1がm個のディジタル出力信号を出力する場合には、アナログスイッチ305d、サンプリングキャパシタ306b、多値出力回路307aを含む回路構成308aと同様の構成の回路が、図3、図6〜9に示したノード303とサミングノード304の間に並列にm個接続される。このとき、回路構成308_xに含まれるサンプリングキャパシタの容量は、2(x-1)・Cとなる。なお、xは、m以下の自然数である。
以上の説明は、ステージ104S1の動作を時系列に説明したものである。なお、図4に示したタイミングt6は、クロック信号φ2の立ち上がり時刻であり、タイミングt6以降のプリチャージフェイズフェイズ、および、トランスファフェイズは、図1に示した後段のステージ104S2においてサンプルフェイズとなる。ステージ104S2、S4、…といった偶数番目のステージは、図3と同様の構成を持ち、そのアナログスイッチを駆動するクロック信号φ1がタイミングt6で立ち上がる。
また、本実施形態は、全差動系の回路構成に適用することも可能である。
以上説明した本実施の形態によれば、従来のようなサンプルホールド回路S/Hを必要としない。このため、サンプリングによって発生するノイズを低減することができる。また、2つのコンパレータによって後段のステージに信号を転送するので、消費電力の低減及びレイアウトエリアを縮小することができる。
また、本実施の形態によれば、ステージ104S1の入力経路がサンプリングキャパシタ306a、306b、306cの1系統になる。換言すれば、アナログ入力信号Ainをサンプリングするトリガをアナログスイッチ305aのみとすることができる。このため、サンプリングノイズの増大を抑制できる。
また、ステージの出力として3値出力dijを出力するため、ディジタル出力信号が冗長性を持つことになり、従来の冗長性無しの逐次比較A/D変換器に用いられるコンパレータよりも、コンパレータ302a、302bに要求される判定精度が低くて済むという効果もある。
102 メモリ
104S1〜104Sk ステージ
301、309 制御回路
302a、302b コンパレータ
303 ノード
304 サミングノード
305a〜305k アナログスイッチ
306a〜306c サンプリングキャパシタ
307a、307b、308a、308b 多値出力回路
310 検出回路
311 遅延回路
312 定電流源
321 端子
500 トランスファフェイズ
501 プリチャージフェイズ
Claims (3)
- アナログ入力信号を入力してディジタル信号に変換すると共に、当該ディジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号をアナログ出力信号端子から後段の他のステージに出力できるステージを、複数接続して構成されるA/D変換器であって、
前記複数のステージのうちの少なくとも初段のステージは、
前記アナログ入力信号をサンプリングする第1ないし第3サンプリングキャパシタと、
前記第1ないし第3サンプリングキャパシタにサンプリングされた前記アナログ入力信号を第1ディジタル信号に変換する第1コンパレータ及び第2コンパレータと、
前記第2サンプリングキャパシタにサンプリングされた信号を、前記第1ディジタル信号の値に応じて調整し、第1調整信号とする第1サンプリング値調整回路と、
前記第1調整信号が前記第1コンパレータ及び前記第2コンパレータによってディジタル変換されて第2ディジタル信号になり、当該第2ディジタル信号に応じて前記第3サンプリングキャパシタにサンプリングされた信号を調整する第2サンプリング値調整回路と、
前記アナログ出力端子が電源電圧で充電された後、前記第1コンパレータからの信号を所定の時間遅延させた遅延信号に基づいて、前記第1ないし第3サンプリングキャパシタにサンプリングされた前記アナログ入力信号を保存するサミングノードの電圧を、基準電位に調整するプリチャージ回路と、
前記プリチャージ回路によって調整されたアナログ出力信号を、前記アナログ信号出力端子から前記後段の他のステージに出力する転送回路と、
を備えることを特徴とするA/D変換器。 - 前記複数のステージのうちの前記初段のステージより後段のステージが、前記初段のステージと同様に構成されていることを特徴とする請求項1に記載のA/D変換器。
- 前記複数のステージから出力される前記第1ディジタル信号及び前記第2ディジタル信号を記憶するメモリと、
前記メモリに記憶された前記第1ディジタル信号及び前記第2ディジタル信号を合成演算してビット列のディジタル出力信号を出力する第2演算回路と、
をさらに備えることを特徴とする請求項1または2に記載のA/D変換器。
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