JP2011205541A - Ａ／ｄ変換器 - Google Patents
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Abstract
【課題】低消費電力、小型のＡ／Ｄ変換器を提供する。
【解決手段】アナログ入力信号をサンプリングするサンプリングキャパシタ３０６ａ、３０６ｂ、３０６ｃ、サンプリングされた信号をディジタル信号ｄijに変換するコンパレータ３０２ａ、３０２ｂ、サンプリングされた信号を調整する多値出力回路３０７ａ、３０７ｂ、サンプリングキャパシタ３０６ａから出力された信号を保存するサミングノード３０４、保存された電荷について演算し、アナログ入力信号に基づく信号を調整するコンパレータ３０２ａ、検出回路３１０、遅延回路３１１、定電流源３１２、サンプリングキャパシタ３０６ａ〜３０６ｃ、多値出力回路３０７ａ、３０７ｂ、調整後の信号を後段の他のステージに出力するサミングノード３０４、サンプリングキャパシタ３０６ａ〜３０６ｃ、コンパレータ３０２ａ、３０２ｂ、制御回路３０９によりステージを構成する。
【選択図】 図３
【解決手段】アナログ入力信号をサンプリングするサンプリングキャパシタ３０６ａ、３０６ｂ、３０６ｃ、サンプリングされた信号をディジタル信号ｄijに変換するコンパレータ３０２ａ、３０２ｂ、サンプリングされた信号を調整する多値出力回路３０７ａ、３０７ｂ、サンプリングキャパシタ３０６ａから出力された信号を保存するサミングノード３０４、保存された電荷について演算し、アナログ入力信号に基づく信号を調整するコンパレータ３０２ａ、検出回路３１０、遅延回路３１１、定電流源３１２、サンプリングキャパシタ３０６ａ〜３０６ｃ、多値出力回路３０７ａ、３０７ｂ、調整後の信号を後段の他のステージに出力するサミングノード３０４、サンプリングキャパシタ３０６ａ〜３０６ｃ、コンパレータ３０２ａ、３０２ｂ、制御回路３０９によりステージを構成する。
【選択図】 図３
Description
本発明は、Ａ／Ｄ変換器に係り、特にパイプライン型のＡ／Ｄ変換器に関する。
ディジタル機器の入力回路には、一般的にＡｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ（以下、Ａ／Ｄ変換器という）が設けられている。Ａ／Ｄ変換器のうち、特に高速で動作するものとして、パイプライン型のＡ／Ｄ変換器がある。
図１０は、従来のパイプライン型Ａ／Ｄ変換器を説明するための図である。図示したパイプライン型Ａ／Ｄ変換器は、アナログ入力信号ＡinをＮビットのディジタル信号Ｄoutに変換する。このために、パイプライン型Ａ／Ｄ変換器は、アナログ入力信号Ａinをサンプルホールドする入力サンプルホールド（Ｓ／Ｈ）回路１、各ビットのディジタル値を決定するｋ個のステージＳ1〜Ｓk、各ステージにおいて決定されたＮ桁のディジタル値ｄ1〜ｄkを格納するメモリ３、格納されたディジタル値ｄ1〜ｄkに基づいてアナログ入力信号ＡinをＡ／Ｄ変換する演算を行い、ディジタル値Ｄoutを算出する演算回路２を備えている。
図１０は、従来のパイプライン型Ａ／Ｄ変換器を説明するための図である。図示したパイプライン型Ａ／Ｄ変換器は、アナログ入力信号ＡinをＮビットのディジタル信号Ｄoutに変換する。このために、パイプライン型Ａ／Ｄ変換器は、アナログ入力信号Ａinをサンプルホールドする入力サンプルホールド（Ｓ／Ｈ）回路１、各ビットのディジタル値を決定するｋ個のステージＳ1〜Ｓk、各ステージにおいて決定されたＮ桁のディジタル値ｄ1〜ｄkを格納するメモリ３、格納されたディジタル値ｄ1〜ｄkに基づいてアナログ入力信号ＡinをＡ／Ｄ変換する演算を行い、ディジタル値Ｄoutを算出する演算回路２を備えている。
図１１は、図１０に示したＳ／Ｈ回路１と、ステージＳ1と（図１０に示した符号２２０３が示す部分）を示した図である。Ｓ／Ｈ回路１には、アナログ入力信号Ａinが連続して入力される。ステージＳ1は、アナログ入力信号Ａinに基づいてアナログ出力信号Ａoutを出力する。Ｓ／Ｈ回路は、アナログ入力信号Ａinに基づく値をステージＳ1に転送するサンプリングキャパシタ８ｃ、増幅器５を備えている。アナログ入力信号Ａinに基づく値は、サンプリングキャパシタ８ｃにおいて離散化されている。サンプリングキャパシタ８ｃにおいて離散化された値を、以降、離散化値と記す。
また、ステージＳ1は、転送された値をさらに後段の回路に転送するサンプリングキャパシタ８ａ、８ｂ、離散化値をディジタル変換するＡ／Ｄ変換器６、サンプリングキャパシタ８ｂから出力された値を多値出力の所定の値に振り分ける多値出力回路９、離散化値をＡ／Ｄ変換器６のディジタル出力のビット数に応じたゲインＧで増幅する増幅器７を備えている。なお、パイプライン型Ａ／Ｄ変換器では、増幅器７のゲインＧを、Ａ／Ｄ変換器６のディジタル出力信号ｄ1の桁数がＮのとき、２(N-1)としなければならない。
図１１に示したアナログスイッチ１０ａ〜１０kは、制御回路４によって出力されるクロック信号φ1、φ2によって開閉動作する。
クロック信号φ1、φ2は、信号値が同時にＨｉｇｈ（Ｈ）にならないノンオーバーラップクロックであり、Ｈのときにアナログスイッチ１０ａ〜１０kがオン、Ｌのときにアナログスイッチ１０ａ〜１０kがオフする。
クロック信号φ1、φ2は、信号値が同時にＨｉｇｈ（Ｈ）にならないノンオーバーラップクロックであり、Ｈのときにアナログスイッチ１０ａ〜１０kがオン、Ｌのときにアナログスイッチ１０ａ〜１０kがオフする。
すなわち、クロック信号φ2がＨであるとき、図１１に示したＳ／Ｈ回路１がサンプル動作を行い、ステージＳ1がホールド動作を行う。このとき、アナログスイッチ１０ｌがオンされてアナログ入力信号Ａinがサンプリングキャパシタ８ｃに導かれる。さらに、アナログスイッチ１０ｊがオンするので、サンプリングキャパシタ８ｃに電荷がチャージされてサンプル動作が行われる。
さらに、クロック信号φ2がＨである場合、アナログスイッチ１０ｂ、１０ｅのオンによってサミングノード１１に、１周期前に保存されている電荷に対し、サンプリングキャパシタ８ａ、８ｂによって演算が行われる。演算の結果得られた値は、ステージＳ2に転送される。この転送により、アナログ出力信号Ａoutが目標値としてステージＳ2に出力される。なお、サンプリングキャパシタ８ａ、８ｂによる演算は、公知の方法によって行われるため、これ以上の説明を省くものとする。
一方、クロック信号φ1がＨのとき、図１１のＳ／Ｈ回路１がホールド動作を行い、ステージＳ1はサンプル動作を行う。このとき、アナログスイッチ１０ｋのオンにより、クロック信号φ2がＨであるときにサンプリングキャパシタ８ｃによってサンプリングされた電荷がステージＳ1に転送される。図１０中に、Ｓ／Ｈ回路１とステージＳ1とに符号２２０３を付して示す。
クロック信号φ1がＨであるとき、アナログスイッチ１０ｃがオンされて、クロック信号φ2がオンされていたときサンプリングキャパシタ８ｃにサンプリングされていた電荷がサンプリングキャパシタ８ａに導かれる。また、アナログスイッチ１０ｄがオンされてサンプリングキャパシタ８ｂに導かれる。アナログスイッチ１０ａがオンするので、サンプリングキャパシタ８ａ、８ｂに電荷がチャージされ、サンプル動作が行われる。さらに、アナログスイッチ１０ｉがオンされ、次のクロック信号φ2がオンされるタイミングで、サンプリングキャパシタ８ｃにサンプリングされた電荷が、Ａ／Ｄ変換回路６に導かれる。
図１１に示したステージＳ1では、Ａ／Ｄ変換回路６の出力信号が（ｍ＋０．５）ｂｉｔ（ｍは自然数）である場合、コンパレータが２(m+1)−２個必要であり、比較の基準電圧を、±１、±２、±３、±５、…（±２(m+1)−３）／（２(m+1)）としなければならない。
また、Ａ／Ｄ変換回路６の出力信号が（ｍ＋０．５）ｂｉｔである場合、図１１中に示したノード１３とサミングノード１１との間に、アナログスイッチ１０ａ〜１０ｈ、サンプリングキャパシタ８ｂ、多値出力回路９を含む回路１２を２(m-1)個並列に設けなければならない。
また、Ａ／Ｄ変換回路６の出力信号が（ｍ＋０．５）ｂｉｔである場合、図１１中に示したノード１３とサミングノード１１との間に、アナログスイッチ１０ａ〜１０ｈ、サンプリングキャパシタ８ｂ、多値出力回路９を含む回路１２を２(m-1)個並列に設けなければならない。
ステージＳ2〜Ｓkの回路構成は全て以上説明したステージＳ1と同様である。ステージＳ1〜Ｓkのうち、奇数番目のステージには以上説明したクロック信号φ1、クロック信号φ2が入力される。偶数番目のステージには、以上説明したクロック信号φ1のタイミングでクロック信号φ2が、クロック信号φ2のタイミングでクロック信号φ1が入力される。
以上説明したように、従来のパイプライン型Ａ／Ｄ変換器は、Ｓ／Ｈ回路１の出力がステージＳ1のサンプリングキャパシタ８ａ、８ｂと、Ａ／Ｄ変換回路６との２系統に転送されている。特に、アナログ入力信号Ａinが高周波帯域成分を含む場合、Ｓ／Ｈ回路１でアナログ入力信号Ａinを離散化する必要がある。このため、従来のパイプライン型Ａ／Ｄ変換器では、Ｓ／Ｈ回路１が必要になる。
以上説明したように、従来のパイプライン型Ａ／Ｄ変換器は、Ｓ／Ｈ回路１の出力がステージＳ1のサンプリングキャパシタ８ａ、８ｂと、Ａ／Ｄ変換回路６との２系統に転送されている。特に、アナログ入力信号Ａinが高周波帯域成分を含む場合、Ｓ／Ｈ回路１でアナログ入力信号Ａinを離散化する必要がある。このため、従来のパイプライン型Ａ／Ｄ変換器では、Ｓ／Ｈ回路１が必要になる。
しかしながら、従来のパイプライン型Ａ／Ｄ変換器では、Ｓ／Ｈ回路１を備えることによってサンプリングの回数が増え、サンプリングノイズが増加する。具体的には、アナログスイッチ１０ａによるサンプリングノイズにアナログスイッチ１０ｊによるサンプリングノイズが重畳することによってノイズが増大するという不具合がある。
また、従来のパイプライン型Ａ／Ｄ変換器では、ステージＳ1〜Ｓkにサンプルホールド動作用の増幅器、後段のステージに信号を転送するための増幅器、２(m+1)−２個のコンパレータを備える必要がある。このため、パイプライン型Ａ／Ｄ変換器全体の消費電力や回路規模が増大するという不具合がある。
本発明は、このような点に鑑みて行われたものであり、サンプルホールド回路及び後段ステージへ信号を転送する増幅器を必要とせず、かつコンパレータの数を低減することにより、消費回路を低減し、回路規模の小型化に有利なパイプライン型のＡ／Ｄ変換器を提供することを目的とする。
また、従来のパイプライン型Ａ／Ｄ変換器では、ステージＳ1〜Ｓkにサンプルホールド動作用の増幅器、後段のステージに信号を転送するための増幅器、２(m+1)−２個のコンパレータを備える必要がある。このため、パイプライン型Ａ／Ｄ変換器全体の消費電力や回路規模が増大するという不具合がある。
本発明は、このような点に鑑みて行われたものであり、サンプルホールド回路及び後段ステージへ信号を転送する増幅器を必要とせず、かつコンパレータの数を低減することにより、消費回路を低減し、回路規模の小型化に有利なパイプライン型のＡ／Ｄ変換器を提供することを目的とする。
以上の課題を解決するため、請求項１に記載のＡ／Ｄ変換器は、アナログ入力信号を入力してディジタル信号に変換すると共に、当該ディジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を、アナログ信号出力端子から後段の他のステージに出力できるステージを、複数接続して構成されるＡ／Ｄ変換器であって、前記複数のステージ（例えば図１に示したステージ１０４Ｓ1〜１０４Ｓk）のうち少なくとも初段のステージ（例えば図１に示したステージ１０４Ｓ1）は、前記アナログ入力信号をサンプリングする第１ないし第３サンプリングキャパシタ（例えば図３に示したサンプリングキャパシタ３０６ａ、３０６ｂ、３０６ｃ）と、前記第１ないし第３サンプリングキャパシタにサンプリングされた前記アナログ入力信号を第１ディジタル信号に変換する第１コンパレータ（例えば図３に示したコンパレータ３０２ａ）及び第２コンパレータ（例えば図３に示したコンパレータ３０２ｂ）と、前記第２サンプリングキャパシタにサンプリングされた信号を、前記第１ディジタル信号の値に応じて調整し、第１調整信号とする第１サンプリング値調整回路（例えば図３に示した多値出力回路３０７ａ）と、前記第１調整信号が前記第１コンパレータ及び前記第２コンパレータによってディジタル変換されて第２ディジタル信号になり、当該第２ディジタル信号に応じて前記第３サンプリングキャパシタにサンプリングされた信号を調整する第２サンプリング値調整回路（例えば図３に示し多値出力回路３０７ｂ）と、前記アナログ出力端子（例えば図３に示した端子３２１）が電源電圧（例えば図３に示した電源電圧ＶDD）によって充電された後、前記第１コンパレータからの信号を所定の時間遅延させた遅延信号に基づいて、前記第１ないし第３サンプリングキャパシタにサンプリングされた前記アナログ入力信号を保存するサミングノードの電圧を、基準電位に調整するプリチャージ回路（例えば図３に示したアナログスイッチ３０５ｆ、定電流源３１２）と、前記プリチャージ回路によって調整されたアナログ出力信号を、前記アナログ信号出力端子から前記後段の他のステージに出力する転送回路（例えば図３に示したアナログスイッチ３０５ａ〜３０５ｌ、端子３２１、サミングノード３０４、サンプリングキャパシタ３０６ａ、３０６ｂ、３０６ｃ、コンパレータ３０２ａ、３０２ｂ、制御回路３０９）と、を備えることを特徴とする。
請求項２に記載のＡ／Ｄ変換器は、請求項１において、前記複数のステージのうちの前記初段のステージより後段のステージが、前記初段のステージと同様に構成されていることを特徴とする。
請求項３に記載のＡ/Ｄ変換器は、請求項１または２において、前記複数のステージから出力される前記第１ディジタル信号及び前記第２ディジタル信号を記憶するメモリ（例えば図１に示したメモリ１０２）と、前記メモリに記憶された前記第１ディジタル信号及び前記第２ディジタル信号を合成演算してビット列のディジタル出力信号を出力する演算回路（例えば図１に示した演算回路１０１）と、をさらに備えることを特徴とする。
請求項３に記載のＡ/Ｄ変換器は、請求項１または２において、前記複数のステージから出力される前記第１ディジタル信号及び前記第２ディジタル信号を記憶するメモリ（例えば図１に示したメモリ１０２）と、前記メモリに記憶された前記第１ディジタル信号及び前記第２ディジタル信号を合成演算してビット列のディジタル出力信号を出力する演算回路（例えば図１に示した演算回路１０１）と、をさらに備えることを特徴とする。
請求項１に記載の発明によれば、従来のパイプライン型のＡ／Ｄ変換器のように、サンプルホールド回路を用いる必要がなくなる。また、後段のステージへの転送用の増幅器を用いることがなく、かつ、コンパレータの数を低減し、Ａ／Ｄ変換の機能を発揮することができる。
この結果、ノイズの増大を回避し、かつ、消費電力やレイアウトエリアの増大を回避し、コンパクトで省電力、低ノイズのＡ/Ｄ変換器を提供することができる。
請求項２に記載の発明によれば、各ステージが、より後段のステージに順次アナログ出力信号を出力することができる。
請求項３に記載の発明によれば、各ステージから出力された第１ディジタル信号、第２ディジタル信号を合成演算し、Ａ/Ｄ変換器によってディジタル変換されたディジタル信号を出力することができる。
この結果、ノイズの増大を回避し、かつ、消費電力やレイアウトエリアの増大を回避し、コンパクトで省電力、低ノイズのＡ/Ｄ変換器を提供することができる。
請求項２に記載の発明によれば、各ステージが、より後段のステージに順次アナログ出力信号を出力することができる。
請求項３に記載の発明によれば、各ステージから出力された第１ディジタル信号、第２ディジタル信号を合成演算し、Ａ/Ｄ変換器によってディジタル変換されたディジタル信号を出力することができる。
以下、本発明の一実施形態を説明する。
図１は、本実施形態のパイプライン型Ａ／Ｄ変換器の全体の概略を説明するための図である。本実施形態のパイプライン型Ａ／Ｄ変換器は、連続的にアナログ入力信号Ａinを入力し、Ｎビットのディジタル出力信号Ｄoutを出力する。パイプライン型Ａ／Ｄ変換器は、各ビットのディジタル値を決定するためk個のステージ１０４Ｓ1〜１０４Ｓkを備えている。ｋ個のステージ１０４Ｓ1〜１０４Ｓkは、互いに直列（シリアル）に接続されている。
各ステージ１０４Ｓ1〜Ｓkから出力された２桁のディジタル出力信号ｄij（iは１〜k、jは１〜ｎ）を格納するメモリ１０２、メモリ１０２に格納されたディジタル出力信号ｄijに基づいて、アナログ入力信号Ａinに基づく信号をディジタル出力信号Ｄoutにする演算を行う。
図１は、本実施形態のパイプライン型Ａ／Ｄ変換器の全体の概略を説明するための図である。本実施形態のパイプライン型Ａ／Ｄ変換器は、連続的にアナログ入力信号Ａinを入力し、Ｎビットのディジタル出力信号Ｄoutを出力する。パイプライン型Ａ／Ｄ変換器は、各ビットのディジタル値を決定するためk個のステージ１０４Ｓ1〜１０４Ｓkを備えている。ｋ個のステージ１０４Ｓ1〜１０４Ｓkは、互いに直列（シリアル）に接続されている。
各ステージ１０４Ｓ1〜Ｓkから出力された２桁のディジタル出力信号ｄij（iは１〜k、jは１〜ｎ）を格納するメモリ１０２、メモリ１０２に格納されたディジタル出力信号ｄijに基づいて、アナログ入力信号Ａinに基づく信号をディジタル出力信号Ｄoutにする演算を行う。
ステージ１０４Ｓ1〜１０４Ｓkは、各々アナログ入力信号Ａinに基づくアナログ信号を入力し、２桁のディジタル信号ｄijをメモリ１０２に出力する。また、ステージ１０４Ｓ1では、アナログ入力信号Ａinが、Ｄ／Ａ変換後のディジタル出力信号ｄijに基づいて変換される。変換後の信号は、アナログの出力信号Ａout1として後段のステージに出力される。ステージＳ2以降のステージ１０４Ｓ2〜１０４Ｓkには、前段のステージから出力されたアナログ出力信号Ａout2〜Ａoutk-1が入力される。この入力信号を、入力されるステージにおいては、アナログ離散入力信号Ｖin2〜Ｖink-1とも記す。
メモリ１０２には、ｋ個のステージ１０４Ｓ1〜１０４Ｓkの各々からディジタル出力信号ｄijが入力されて格納される。このため、メモリ１０２には、少なくとも２ビットのディジタル出力信号ｄijをｋ×ｎ個格納できる半導体メモリ等が用いられる。
演算回路１０１は、メモリ１０２に格納されたディジタル出力信号ｄijに基づいて演算を行い、Ｎ桁のディジタル出力信号Ｄoutを算出し、出力する。ディジタル出力信号Ｄoutを算出するための演算は、以下のように行われる。
演算回路１０１は、メモリ１０２に格納されたディジタル出力信号ｄijに基づいて演算を行い、Ｎ桁のディジタル出力信号Ｄoutを算出し、出力する。ディジタル出力信号Ｄoutを算出するための演算は、以下のように行われる。
すなわち、演算回路１０１は、ステージ１０４Ｓkから出力されたディジタル出力信号ｄknの最上位の桁の値とｄk（ｎ−１）の最下位の桁の値とを２進法によって加算する。さらに、ｄk（ｎ−１）の最上位の桁の値とｄk（ｎ−２）の最下位の桁の値とを２進法によって加算する。このような処理を繰り返し、ステージ１０４Ｓ1のディジタル出力信号ｄ11の最下位の桁の数値とディジタル出力信号ｄ12の最上位の桁の値までを足し合わせ、足し合わされた結果をディジタル出力信号Ｄoutとして出力する。
図２は、ディジタル出力信号Ｄoutを算出するための演算を具体的に例示して説明するための図である。図示した例では、４個のステージＳがあって、各ステージ１０４Ｓ1〜１０４Ｓkが２桁のディジタル出力ｄ11、ｄ12、ｄ21、ｄ22、ｄ31、ｄ32、ｄ41、ｄ42の値を、次のように定める。
ｄ11＝０１
ｄ12＝１０
ｄ21＝００
ｄ22＝０１
ｄ31＝０１
ｄ32＝１０
ｄ41＝００
ｄ42＝１０
このような値を、図２に示したように、１桁目の値と２桁目の値とを足し合わせることによって、ディジタル出力信号Ｄout「１００１０００１０」が生成される。
ｄ11＝０１
ｄ12＝１０
ｄ21＝００
ｄ22＝０１
ｄ31＝０１
ｄ32＝１０
ｄ41＝００
ｄ42＝１０
このような値を、図２に示したように、１桁目の値と２桁目の値とを足し合わせることによって、ディジタル出力信号Ｄout「１００１０００１０」が生成される。
（ステージの回路構成）
図３は、図１に示したステージ１０４Ｓ1〜ステージ１０４Ｓkのステージの回路構成を説明するための図である。ステージ１０４Ｓ1〜１０４Ｓkは、全て同様に構成されていることから、本実施形態ではステージ１０４Ｓ1の回路構成のみを説明し、全てのステージの説明に代えるものとする。ただし、ステージ１０４Ｓ2〜１０４Ｓkの説明においては、ステージ１０４Ｓ1の説明でいうアナログ入力信号Ａinを、アナログ離散入力信号Ｖin2〜Ｖink-1に置き換えるものとする。
ステージ１０４Ｓ1には、アナログ入力信号Ａinが連続して入力される。入力されたアナログ入力信号Ａinは、ディジタル出力信号ｄ11、ｄ12を出力すると共に、後段のステージにアナログ出力信号Ａoutを出力する。出力されたアナログ出力信号Ａoutは、アナログ離散入力信号Ｖin2として次段のステージに出力される。
図３は、図１に示したステージ１０４Ｓ1〜ステージ１０４Ｓkのステージの回路構成を説明するための図である。ステージ１０４Ｓ1〜１０４Ｓkは、全て同様に構成されていることから、本実施形態ではステージ１０４Ｓ1の回路構成のみを説明し、全てのステージの説明に代えるものとする。ただし、ステージ１０４Ｓ2〜１０４Ｓkの説明においては、ステージ１０４Ｓ1の説明でいうアナログ入力信号Ａinを、アナログ離散入力信号Ｖin2〜Ｖink-1に置き換えるものとする。
ステージ１０４Ｓ1には、アナログ入力信号Ａinが連続して入力される。入力されたアナログ入力信号Ａinは、ディジタル出力信号ｄ11、ｄ12を出力すると共に、後段のステージにアナログ出力信号Ａoutを出力する。出力されたアナログ出力信号Ａoutは、アナログ離散入力信号Ｖin2として次段のステージに出力される。
ステージ１０４Ｓ1は、入力されたアナログ入力信号Ａinをサンプリングするサンプリングキャパシタ３０６ａ、３０６ｂ、３０６ｃ、アナログ入力信号Ａinをディジタル出力信号に変換するコンパレータ３０２ａ、３０２ｂ、サンプリングキャパシタ３０６ａの出力信号を多値出力信号のいずれかに振り分ける多値出力回路３０８ａ、サンプリングキャパシタ３０６ｃの出力信号を多値出力信号のいずれかに振り分ける多値出力回路３０８ｂ、コンパレータ３０２ａ、３０２ｂからのディジタル出力をステージ１０４Ｓ1のＡ／Ｄ変換結果であるディジタル出力信号ｄ11、ｄ12として保持する制御回路３０９を有している。制御回路３０９は、多値出力回路３０８ａ、３０８ｂを制御する信号をも出力する。
また、ステージ１０４Ｓ1は、コンパレータ３０２ａ、３０２ｂからの出力信号に基づいて検出信号を出力する検出回路３１０、検出信号に任意の遅延量を付加して出力する遅延回路３１１、遅延回路３１１から出力された信号によって定電流の出力、停止が制御される定電流源３１２を有している。
一般的に、パイプライン型Ａ／Ｄ変換器では、アナログ入力信号Ａinに基づく値をディジタル出力信号の数に応じた所定のゲインＧで増幅し、後段のステージへ転送している。このとき、ディジタル出力信号ｄijの数がｎ個であれば、ゲインＧを２(n-1)としなければならない。
また、サンプリングキャパシタ３０６ａ、３０６ｂの容量は共にＣであり、サンプリングキャパシタ３０６ｃの容量は２倍の２Ｃである。また、図中に符号３０４を付して示したノードは、サミングノードであって、電荷を保存することができる。
一般的に、パイプライン型Ａ／Ｄ変換器では、アナログ入力信号Ａinに基づく値をディジタル出力信号の数に応じた所定のゲインＧで増幅し、後段のステージへ転送している。このとき、ディジタル出力信号ｄijの数がｎ個であれば、ゲインＧを２(n-1)としなければならない。
また、サンプリングキャパシタ３０６ａ、３０６ｂの容量は共にＣであり、サンプリングキャパシタ３０６ｃの容量は２倍の２Ｃである。また、図中に符号３０４を付して示したノードは、サミングノードであって、電荷を保存することができる。
（アナログスイッチの制御）
ステージ１０４Ｓ1は、クロック信号φ1、φ2の他、クロック信号φＳ、クロック信号φＣ、クロック信号φＰにしたがって動作する。クロック信号φ1、クロック信号φ2、クロック信号φＳ、クロック信号φＣ、クロック信号φＰは、制御回路３０１によって出力される。クロック信号φ1はアナログスイッチ３０５ｃの開閉を制御し、クロック信号φ2はアナログスイッチ３０５ｂの開閉を制御する。
また、クロック信号φＳは、アナログスイッチ３０５ａ、３０５ｄ、３０５ｅ、３０５ｍの開閉を制御し、クロック信号φＣはアナログスイッチ３０５ｎの開閉を制御する。クロック信号φＰは、アナログスイッチ３０５ｆの開閉を制御するクロック信号である。以下、本実施形態のアナログスイッチ開閉の制御について説明する。
ステージ１０４Ｓ1は、クロック信号φ1、φ2の他、クロック信号φＳ、クロック信号φＣ、クロック信号φＰにしたがって動作する。クロック信号φ1、クロック信号φ2、クロック信号φＳ、クロック信号φＣ、クロック信号φＰは、制御回路３０１によって出力される。クロック信号φ1はアナログスイッチ３０５ｃの開閉を制御し、クロック信号φ2はアナログスイッチ３０５ｂの開閉を制御する。
また、クロック信号φＳは、アナログスイッチ３０５ａ、３０５ｄ、３０５ｅ、３０５ｍの開閉を制御し、クロック信号φＣはアナログスイッチ３０５ｎの開閉を制御する。クロック信号φＰは、アナログスイッチ３０５ｆの開閉を制御するクロック信号である。以下、本実施形態のアナログスイッチ開閉の制御について説明する。
図４（ａ）〜（ｅ）は、５種類のクロック信号φ1、φ2、φＳ、φＣ、φＰの出力タイミングを説明するためのタイミングチャートである。タイミングチャートの縦軸は信号値Ｈｉｇｈ（Ｈ）、Ｌｏｗ（Ｌ）を、横軸は時間ｔを示している。図４（ａ）〜（ｅ）のうち、図４（ａ）は、クロック信号φ1のタイミングチャートであり、図４（ｂ）は、クロック信号φ2のタイミングチャートである。また、図４（ｃ）はクロック信号φＳのタイミングチャートであり、図４（ｄ）はクロック信号φＣのタイミングチャートである。さらに、図４（ｅ）はクロック信号φＰのタイミングチャートである。
本実施形態のＡ／Ｄ変換器では、クロック信号φＳがＨである期間がサンプルフェイズとなり、また、クロック信号φＣがＨである期間がコンパレートフェイズとなる。コンパレートフェイズのうち、制御回路３０９によって第１判定結果ｄ11が出力されるまでの区間がコンパレート第１フェイズである。第１コンパレートフェイズのうち、制御回路３０９によって第１判定結果ｄ11が出力された後の区間がコンパレート第２フェイズである。また、クロック信号φ2がＨである区間がトランスファフェイズとなる。
また、図中に示したｔ1、ｔ2、ｔ3、ｔ4、ｔ5は、いずれも本実施形態のＡ／Ｄ変換器の動作タイミングである。ｔ1はサンプルフェイズに含まれる任意のタイミングであり、ｔ2はコンパレート第１フェイズに含まれる任意のタイミングである。また、ｔ3はコンパレート第２フェイズに含まれる任意のタイミングであり、ｔ4はトランスファフェイズに含まれ、かつ、φＰがＨである任意のタイミングである。ｔ5は、トランスファフェイズに含まれ、かつ、φＰがＬである任意のタイミングである。
また、本実施の形態では、クロック信号φ1とクロックφＳとが同時に立ちあがっている。クロック信号φＳとクロック信号φＣは同時にＨにならないノンオーバーラップクロックとなっている。また、クロック信号φ2とクロック信号φＰとは同時に立ち上がり、クロック信号φ1とクロック信号φ2は、従来技術と同様に同時にＨにならないノンオーバーラップクロックとなっている。
多値出力回路３０７ａに含まれるアナログスイッチ３０５ｇ、３０５ｈ、３０５ｉは、クロック信号φＳがＨであるサンプルフェイズにおいて全てオフされる。そして、クロック信号φＣがＨであり、かつ、制御回路３０９によって第２判定結果ｄ12が出力されるまでの区間においてアナログスイッチ３０５ｈはオンし、アナログスイッチ３０５ｇ、３０５ｉはオフされる。
φＣがＨであり、かつ、制御回路３０９によって第２判定結果ｄ12が出力された後の区間と、φ2がＨであるトランスファフェイズにおいて、アナログスイッチの開閉は制御回路３０９から出力される制御信号にしたがって行われる。
φＣがＨであり、かつ、制御回路３０９によって第２判定結果ｄ12が出力された後の区間と、φ2がＨであるトランスファフェイズにおいて、アナログスイッチの開閉は制御回路３０９から出力される制御信号にしたがって行われる。
また、第２多値出力回路３０７ｂに含まれるアナログスイッチ３０５ｊ、３０５ｋ、３０５ｌは、φＳがＨであるサンプルフェイズにおいて全てオフされる。また、φＣがＨであり、かつ、制御回路３０９によって第１判定結果ｄ11が出力されるまでのコンパレート第１フェイズにおいては、アナログスイッチ３０５ｋはオンし、アナログスイッチ３０５ｊ、３０５ｌはオフされる。φＣがＨであり、かつ、制御回路３０９によって第１判定結果ｄ１１が出力された後のコンパレート第２フェイズと、φ2がＨであるトランスファフェイズにおいては、アナログスイッチの開閉が制御回路３０９の出力結果にしたがって行われる。
多値出力回路３０７ａは、ディジタル出力信号ｄ12をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。また、多値出力回路３０７ｂはディジタル出力信号ｄ11をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。
多値出力回路３０７ａは、ディジタル出力信号ｄ12をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。また、多値出力回路３０７ｂはディジタル出力信号ｄ11をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。
（信号の転送）
図５は、ステージ１０４Ｓ1において、アナログ入力信号Ａinに基づく信号をゲインＧで増幅し、後段のステージに転送する動作を説明するための図である。このような動作は、コンパレータ３０２ａ、検出回路３１０、遅延回路３１１、定電流源３１２、サンプルキャパシタ３０６ａ、３０６ｂ、３０６ｃ、多値出力回路３０７ａ、３０７ｂによって行われる。
図５は、ステージ１０４Ｓ1において、アナログ入力信号Ａinに基づく信号をゲインＧで増幅し、後段のステージに転送する動作を説明するための図である。このような動作は、コンパレータ３０２ａ、検出回路３１０、遅延回路３１１、定電流源３１２、サンプルキャパシタ３０６ａ、３０６ｂ、３０６ｃ、多値出力回路３０７ａ、３０７ｂによって行われる。
図５の横軸は時間を表し、縦軸はサミングノード３０４にかかる電圧を表す。コンパレート第２フェイズにおいて、例えば、サミングノード３０４が−Ａin＋（１／４）・Ｖｒとなる入力信号Ａinが入力されたとすると、プリチャージフェイズ（φＰ＝Ｈの区間）５０１においてアナログスイッチ３０５ｆがオンされる。このため、サミングノード３０４は、電圧｛−Ａin＋（１／４）・Ｖr−（１／４）・（ＶDD−ＶC）｝にプリチャージされる。トランスファフェイズ５００において、サミングノード３０４の電圧が｛ＶC＋（１／８）・Ｖr｝になった時刻ｔａにコンパレータ３０２ａが出力信号を出力し、検出回路３１０は、コンパレータ３０２ａからの出力信号を検出する。なお、上記した式中のＶDDは電源電圧、ＶCはアナログコモングラウンド電圧である。
以上の動作において、アナログスイッチ３０５ｆ、定電流源３１２がプリチャージ回路として機能する。
以上の動作において、アナログスイッチ３０５ｆ、定電流源３１２がプリチャージ回路として機能する。
遅延回路３１１は、検出回路３１０から出力された出力信号に対し、タイミングｔaから一定の時間ｔx経過後に制御信号を出力する。出力された制御信号により、定電流源３１２が非出力状態へ遷移される。このとき、定電流源３１２は、一定の速さでサミングノード３０４の電圧を下げるため、コンパレータ３０２ａからの検出信号に対し、遅延回路３１１によって付加される遅延量を適当な値に設定することにより、サミングノード３０４の電圧を正確にＶCに設定することが可能となる。電圧ＶCは、本実施形態の基準電圧になる。
より具体的には、例えば、定電流源３１２がＶｒ[Ｖ／ｓ]の速さでサミングノード３０４の電圧を下げると、ｔｘ＝（１／８）[ｓ]と設定することで、サミングノード３０４の電圧を正確にＶCに設定することが可能となる。また、サミングノード３０４の電圧がＶCとなることにより、出力電圧Ａoutは、４・Ａin＋Ｖｒとなり、本実施形態は次段のステージへ正確な値の信号を転送することができる。
以上説明した本実施形態によれば、従来ではサミングノード３０４の電圧を基準電圧ＶCにするために、Ｓ／Ｈ回路に設けられる高精度で複雑な増幅器が必要であったのに対し、高精度で複雑な増幅器を用いることがなく、より簡易にサミングノード３０４の電圧を正確に基準電圧ＶCに設定することができる。
高精度で複雑な増幅器は、回路規模が大きく、パイプライン型Ａ／Ｄ変換器の小型化を困難にする要因であった。そこで、本実施形態のように、増幅器に代えて回路規模が小さい比較器やアナログスイッチ群を設けたことによってＡ／Ｄ変換を可能にすれば、回路規模の小型化に有利なパイプライン型のＡ／Ｄ変換器を構成することができる。
高精度で複雑な増幅器は、回路規模が大きく、パイプライン型Ａ／Ｄ変換器の小型化を困難にする要因であった。そこで、本実施形態のように、増幅器に代えて回路規模が小さい比較器やアナログスイッチ群を設けたことによってＡ／Ｄ変換を可能にすれば、回路規模の小型化に有利なパイプライン型のＡ／Ｄ変換器を構成することができる。
（動作）
次に、以上説明したパイプライン型Ａ/Ｄ変換器のステージ１０４Ｓ1の動作を説明する。
先ず、連続して入力されるアナログ入力信号Ａinは、図３に示したように、アナログスイッチ３０５ｍ、３０５ｃのオンによってサンプリングキャパシタ３０６ａに導かれる。また、アナログ入力信号Ａinは、アナログスイッチ３０５ｍ、３０５ｄのオンによってサンプリングキャパシタ３０６ｂに導かれ、アナログスイッチ３０５ｍ、３０５ｅのオンによってサンプリングキャパシタ３０６ｃに導かれる。
次に、以上説明したパイプライン型Ａ/Ｄ変換器のステージ１０４Ｓ1の動作を説明する。
先ず、連続して入力されるアナログ入力信号Ａinは、図３に示したように、アナログスイッチ３０５ｍ、３０５ｃのオンによってサンプリングキャパシタ３０６ａに導かれる。また、アナログ入力信号Ａinは、アナログスイッチ３０５ｍ、３０５ｄのオンによってサンプリングキャパシタ３０６ｂに導かれ、アナログスイッチ３０５ｍ、３０５ｅのオンによってサンプリングキャパシタ３０６ｃに導かれる。
サンプリングキャパシタ３０６ａ、３０６ｂ、３０６ｃは、アナログ入力信号Ａinの電荷をチャージしてサンプリング（以降、サンプル動作とも記す）する。サンプリングされた電荷は、サミングノード３０４に保存される。このため、本実施形態では、サンプルホールド回路Ｓ／Ｈが不要となり、サンプリングの回数を１回減らすことが可能となる。サンプリングの回数を減じたことにより、本実施形態は、サンプリングトリガがアナログスイッチ３０５ａのオンのみとなり、サンプリングノイズが増大することを抑制できる。
次のコンパレート第１フェイズにおいて、アナログスイッチ３０５ｎ、３０５ｈ、３０５ｋはオンされ、アナログスイッチ３０５ａ、３０５ｄ、３０５ｅ、３０５ｍはオフされている。このとき、サミングノード３０４の電圧値は−Ａin［Ｖ］となる。
コンパレート第１フェイズにおいて、多値出力回路３０７ａ、３０７ｂは、それぞれ基準電圧ＶCに接続されている。コンパレート第１フェイズにおいて、コンパレータ３０２ａ、３０２ｂ、制御回路３０９によって、サミングノード３０４の電圧値−Ａinがディジタル出力信号ｄ11に変換される。ディジタル出力信号ｄ11は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路３０７ｂを介し、アナログスイッチ３０５ｊ〜３０５ｌに導かれる。
コンパレート第１フェイズにおいて、多値出力回路３０７ａ、３０７ｂは、それぞれ基準電圧ＶCに接続されている。コンパレート第１フェイズにおいて、コンパレータ３０２ａ、３０２ｂ、制御回路３０９によって、サミングノード３０４の電圧値−Ａinがディジタル出力信号ｄ11に変換される。ディジタル出力信号ｄ11は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路３０７ｂを介し、アナログスイッチ３０５ｊ〜３０５ｌに導かれる。
ここで、コンパレータ３０２ａ、３０２ｂ、制御回路３０９によって演算がされ、ディジタル出力信号ｄ11の値が決定される。多値出力回路３０７ｂでは、ディジタル出力信号ｄ11の値が１０の場合、アナログスイッチ３０５ｊがオンされ、アナログスイッチ３０５ｋ、３０５ｌがそれぞれオフされる。アナログスイッチ３０５ｊのオンにより、ステージ１０４Ｓ1は、基準電圧ＶC＋Ｖrの電圧を出力する端子と接続される。なお、Ｖrは、Ａinの最大入力レンジの半分であって、Ｖｒ＞０である。
また、ディジタル出力信号ｄ11の値が０１の場合、アナログスイッチ３０５ｋがオンされ、アナログスイッチ３０５ｊ、３０５ｌがそれぞれオフされる。アナログスイッチ３０５kのオンにより、ステージ１０４Ｓ1は、基準電圧ＶCを出力する端子と接続される。さらに、ディジタル出力信号ｄ11の値が００の場合、アナログスイッチ３０５ｌがオンされ、３０５ｊ、３０５ｋがそれぞれオフされる。アナログスイッチ３０５ｌのオンにより、ステージ１０４Ｓ1は、基準電圧ＶC−Ｖrの電圧を出力する端子と接続される。
なお、本実施形態では、ディジタル出力信号ｄ11＝１０が出力されるアナログ入力信号Ａinが入力されたとものとして、以降の説明を行う。
コンパレート第２フェイズにおいて、アナログスイッチ３０５ｊがオン、アナログスイッチ３０５ｋ、３０５ｌがオフされる。このような動作により、サミングノード３０４の電圧値は、−Ａin＋（１／２）・Ｖｒとなる。コンパレート第２フェイズでは、コンパレータ３０２ａ、３０２ｂ、制御回路３０９によって、サミングノード３０４の電圧値−Ａin＋（１／２）・Ｖｒがディジタル出力信号ｄ12に変換される。ディジタル出力信号ｄ12は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路３０７ａを介し、アナログスイッチ３０５ｇ〜３０５ｉに導かれる。
コンパレート第２フェイズにおいて、アナログスイッチ３０５ｊがオン、アナログスイッチ３０５ｋ、３０５ｌがオフされる。このような動作により、サミングノード３０４の電圧値は、−Ａin＋（１／２）・Ｖｒとなる。コンパレート第２フェイズでは、コンパレータ３０２ａ、３０２ｂ、制御回路３０９によって、サミングノード３０４の電圧値−Ａin＋（１／２）・Ｖｒがディジタル出力信号ｄ12に変換される。ディジタル出力信号ｄ12は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路３０７ａを介し、アナログスイッチ３０５ｇ〜３０５ｉに導かれる。
ここで、コンパレータ３０２ａ、３０２ｂ、制御回路３０９では、演算が行われ、ディジタル出力信号ｄ12の値が決定する。多値出力回路３０７ａでは、ディジタル出力信号ｄ12の値が１０の場合、アナログスイッチ３０５ｇがオンされ、アナログスイッチ３０５ｈ、３０５ｉがそれぞれオフされる。アナログスイッチ３０５ｇのオンにより、ステージ１０４Ｓ1は、基準電圧ＶC＋Ｖrの電圧を出力する端子と接続される。
また、ディジタル出力信号ｄ12の値が０１の場合、アナログスイッチ３０５ｈがオンされ、アナログスイッチ３０５ｇ、３０５ｉがそれぞれオフされる。アナログスイッチ３０５ｈのオンにより、ステージ１０４Ｓ1は、基準電圧ＶCの電圧を出力する端子と接続される。
また、ディジタル出力信号ｄ12の値が００の場合、アナログスイッチ３０５ｉがオンされ、アナログスイッチ３０５ｇ、３０５ｈがそれぞれオフされる。アナログスイッチ３０５ｉのオンにより、ステージ１０４Ｓ1は、基準電圧ＶC−Ｖrの電圧を出力する端子と接続される。
また、ディジタル出力信号ｄ12の値が００の場合、アナログスイッチ３０５ｉがオンされ、アナログスイッチ３０５ｇ、３０５ｈがそれぞれオフされる。アナログスイッチ３０５ｉのオンにより、ステージ１０４Ｓ1は、基準電圧ＶC−Ｖrの電圧を出力する端子と接続される。
なお、本実施形態では、ディジタル出力信号ｄ12＝００が出力されるアナログ入力信号Ａinが入力されたとして以降の説明を行う。
プリチャージフェイズ５０１では、アナログスイッチ３０５ｆのオンによってアナログ出力信号Ａoutが出力される端子３２１は強制的に電源電圧ＶDDに充電される。また、このとき、同時にアナログスイッチ３０５ｂはオンされ、アナログスイッチ３０５ｃはオフされる。
プリチャージフェイズ５０１では、アナログスイッチ３０５ｆのオンによってアナログ出力信号Ａoutが出力される端子３２１は強制的に電源電圧ＶDDに充電される。また、このとき、同時にアナログスイッチ３０５ｂはオンされ、アナログスイッチ３０５ｃはオフされる。
トランスファフェイズ５００では、アナログスイッチ３０５ｂがオンされ、アナログスイッチ３０５ｃ、３０５ｆはオフされている。コンパレータ３０２ａ、検出回路３１０、遅延回路３１１、定電流源３１２、サンプルキャパシタ３０６ａ、３０６ｂ、３０６ｃ、多値出力回路３０７ａ、３０７ｂは、アナログ入力信号Ａinに基づいた値をディジタル出力信号の数に応じた所定のゲインＧで増幅し、後段のステージへ転送する。転送の結果、アナログ出力信号Ａout1が目標値としてステージ１０４Ｓ2に出力される。
次に、ｔ1〜ｔ5のタイミングにおける本実施の形態のステージ１０４Ｓ1の動作を、順を追って説明する。
ｔ1：サンプルフェイズ（Ｓａｍｐｌｅ ｐｈａｓｅ）
図３は、図４に示したｔ1のタイミング、すなわちサンプルフェイズにおけるステージ１０４Ｓ1の状態を表した図である。
サンプルフェイズでは、アナログスイッチ３０５ｍ、３０５ｃがオンされてアナログ入力信号Ａinがサンプリングキャパシタ３０６ａに導かれる。また、アナログスイッチ３０５ｍ、３０５ｄがオンされて、アナログ入力信号Ａinがサンプリングキャパシタ３０６ｂに導かれる。また、アナログスイッチ３０５ｍ、３０５ｅがオンされて、アナログ入力信号Ａinがサンプリングキャパシタ３０６ｃに導かれる。さらに、アナログスイッチ３０５ａがオンするので、サンプルキャップ３０６ａ、３０６ｂ、３０６ｃに電荷がチャージされてサンプル動作が行われる。
ｔ1：サンプルフェイズ（Ｓａｍｐｌｅ ｐｈａｓｅ）
図３は、図４に示したｔ1のタイミング、すなわちサンプルフェイズにおけるステージ１０４Ｓ1の状態を表した図である。
サンプルフェイズでは、アナログスイッチ３０５ｍ、３０５ｃがオンされてアナログ入力信号Ａinがサンプリングキャパシタ３０６ａに導かれる。また、アナログスイッチ３０５ｍ、３０５ｄがオンされて、アナログ入力信号Ａinがサンプリングキャパシタ３０６ｂに導かれる。また、アナログスイッチ３０５ｍ、３０５ｅがオンされて、アナログ入力信号Ａinがサンプリングキャパシタ３０６ｃに導かれる。さらに、アナログスイッチ３０５ａがオンするので、サンプルキャップ３０６ａ、３０６ｂ、３０６ｃに電荷がチャージされてサンプル動作が行われる。
ｔ2：コンパレート第１フェイズ（Ｃｏｍｐａｒｅ１ ｐｈａｓｅ）
図６は、図４に示したｔ2のタイミング、すなわちコンパレート第１フェイズにおけるステージ１０４Ｓ1の状態を表した図である。
コンパレート第１フェイズでは、アナログスイッチ３０５ａ、３０５ｄ、３０５ｅ、３０５ｍがオフされる。このため、サンプリングキャパシタ３０６ａ、３０６ｂ、３０６ｃにサンプリングされたアナログ入力信号Ａinの電荷がサミングノード３０４に保存、確定される。また、アナログスイッチ３０５ｎ、３０５ｈ、３０５ｋがオンされる。
図６は、図４に示したｔ2のタイミング、すなわちコンパレート第１フェイズにおけるステージ１０４Ｓ1の状態を表した図である。
コンパレート第１フェイズでは、アナログスイッチ３０５ａ、３０５ｄ、３０５ｅ、３０５ｍがオフされる。このため、サンプリングキャパシタ３０６ａ、３０６ｂ、３０６ｃにサンプリングされたアナログ入力信号Ａinの電荷がサミングノード３０４に保存、確定される。また、アナログスイッチ３０５ｎ、３０５ｈ、３０５ｋがオンされる。
ここで、コンパレート第１フェイズにおいて、多値出力回路３０７ａ、３０７ｂはそれぞれ基準電圧ＶCに接続されている。このため、サミングノード３０４の電圧値が−Ａinとなり、コンパレータ３０２ａ、３０２ｂ、制御回路３０９は、電圧値−Ａinについて演算を行う。演算によって、ディジタル出力信号ｄ11の値が決定される。なお、本実施形態では、ｄ11＝１０が出力されるアナログ入力信号Ａinが入力されたとものとする。
ｔ3：コンパレート第２フェイズ（Ｃｏｍｐａｒｅ２ ｐｈａｓｅ）
図７は、図４に示したｔ3のタイミング、すなわちコンパレート２フェイズにおけるステージ１０４Ｓ1の状態を表した図である。
コンパレート２フェイズでは、ディジタル出力信号ｄ11の値に基づき、多値出力回路３０７ｂに含まれるアナログスイッチの接続先（電圧値）が変更される。本実施形態では、前記したように、ディジタル出力信号ｄ11＝１０なので、アナログスイッチ３０５ｊがオンされ、アナログスイッチ３０５ｋ、３０５ｌがオフされる。このため、サミングノード３０４の電圧の値が−Ａin＋（１／２）・Ｖrとなる。コンパレータ３０２ａ、３０２ｂ、制御回路３０９は、−Ａin＋（１／２）・Ｖrについて演算を行う。演算により、ディジタル出力信号ｄ12の値が決定する。本実施形態では、ディジタル出力信号ｄ12＝００が出力されるアナログ入力信号Ａinが入力されたものとする。
以上のようにして、ステージ１０４Ｓ1では、クロック信号に従って順次比較演算を行い、アナログ入力信号Ａinをディジタル出力信号ｄ11、ｄ12に変換する。
図７は、図４に示したｔ3のタイミング、すなわちコンパレート２フェイズにおけるステージ１０４Ｓ1の状態を表した図である。
コンパレート２フェイズでは、ディジタル出力信号ｄ11の値に基づき、多値出力回路３０７ｂに含まれるアナログスイッチの接続先（電圧値）が変更される。本実施形態では、前記したように、ディジタル出力信号ｄ11＝１０なので、アナログスイッチ３０５ｊがオンされ、アナログスイッチ３０５ｋ、３０５ｌがオフされる。このため、サミングノード３０４の電圧の値が−Ａin＋（１／２）・Ｖrとなる。コンパレータ３０２ａ、３０２ｂ、制御回路３０９は、−Ａin＋（１／２）・Ｖrについて演算を行う。演算により、ディジタル出力信号ｄ12の値が決定する。本実施形態では、ディジタル出力信号ｄ12＝００が出力されるアナログ入力信号Ａinが入力されたものとする。
以上のようにして、ステージ１０４Ｓ1では、クロック信号に従って順次比較演算を行い、アナログ入力信号Ａinをディジタル出力信号ｄ11、ｄ12に変換する。
ｔ4：プリチャージフェイズ（Ｐｒｅｃｈａｒｇｅ ｐｈａｓｅ）
図８は、図４に示したｔ4のタイミング、すなわちプリチャージフェイズにおけるステージＳ1の状態を表した図である。
このプリチャージフェイズでは、出力電圧Ａoutが出力される端子３２１が、ＶDDに充電される。
ｔ5：トランスファフェイズ（Ｔｒａｎｓｆｅｒ ｐｈａｓｅ）〉
図９は、図４に示したｔ5のタイミング、すなわち図５に示したトランスファフェイズ５００におけるステージ１０４Ｓ1の状態を表した図である。
図８は、図４に示したｔ4のタイミング、すなわちプリチャージフェイズにおけるステージＳ1の状態を表した図である。
このプリチャージフェイズでは、出力電圧Ａoutが出力される端子３２１が、ＶDDに充電される。
ｔ5：トランスファフェイズ（Ｔｒａｎｓｆｅｒ ｐｈａｓｅ）〉
図９は、図４に示したｔ5のタイミング、すなわち図５に示したトランスファフェイズ５００におけるステージ１０４Ｓ1の状態を表した図である。
図５に示したトランスファフェイズ５００では、コンパレータ３０２ａ、検出回路３１０、遅延回路３１１、定電流源３１２、サンプリングキャパシタ３０６ａ、３０６ｂ、３０６ｃ、多値出力回路３０７ａ、３０７ｂが、サミングノード３０４に保存された電荷について演算を行う。演算により、アナログ入力信号Ａinに基づいた値がディジタル出力信号の数に応じた所定のゲインＧで増幅され、後段のステージ１０４Ｓ2に転送される。転送の結果、アナログ出力信号Ａoutが目標値としてステージ１０４Ｓ2に出力される。
以上の図３、図６〜図９を使って行った説明は、ステージ１０４Ｓ1が２個のディジタル出力信号ｄ11、ｄ12を出力する場合を例にしている。したがって、ステージ１０４Ｓ1がｍ個のディジタル出力信号ｄ11、ｄ12、…ｄ１mを出力する場合は、ステージ１０４Ｓ1のコンパレートフェイズが、コンパレート第１フェイズ、コンパレート第２フェイズ、…、コンパレート第ｍフェイズを持つことになる。
また、ステージ１０４Ｓ1がｍ個のディジタル出力信号を出力する場合には、アナログスイッチ３０５ｄ、サンプリングキャパシタ３０６ｂ、多値出力回路３０７aを含む回路構成３０８ａと同様の構成の回路が、図３、図６〜９に示したノード３０３とサミングノード３０４の間に並列にｍ個接続される。このとき、回路構成３０８＿ｘに含まれるサンプリングキャパシタの容量は、２(x-1)・Ｃとなる。なお、ｘは、ｍ以下の自然数である。
また、ステージ１０４Ｓ1がｍ個のディジタル出力信号を出力する場合には、アナログスイッチ３０５ｄ、サンプリングキャパシタ３０６ｂ、多値出力回路３０７aを含む回路構成３０８ａと同様の構成の回路が、図３、図６〜９に示したノード３０３とサミングノード３０４の間に並列にｍ個接続される。このとき、回路構成３０８＿ｘに含まれるサンプリングキャパシタの容量は、２(x-1)・Ｃとなる。なお、ｘは、ｍ以下の自然数である。
また、このような構成の場合、ディジタル出力信号ｄ11はｍ番目の多値出力回路３０７ａに入力され、ディジタル出力信号ｄ12はｍ−１番目の多値出力回路３０７ａに入力される。ディジタル出力信号ｄ1ｍは、１番目の多値出力回路３０７ａに入力される。
以上の説明は、ステージ１０４Ｓ1の動作を時系列に説明したものである。なお、図４に示したタイミングｔ6は、クロック信号φ2の立ち上がり時刻であり、タイミングｔ6以降のプリチャージフェイズフェイズ、および、トランスファフェイズは、図１に示した後段のステージ１０４Ｓ2においてサンプルフェイズとなる。ステージ１０４Ｓ2、Ｓ4、…といった偶数番目のステージは、図３と同様の構成を持ち、そのアナログスイッチを駆動するクロック信号φ1がタイミングｔ6で立ち上がる。
以上の説明は、ステージ１０４Ｓ1の動作を時系列に説明したものである。なお、図４に示したタイミングｔ6は、クロック信号φ2の立ち上がり時刻であり、タイミングｔ6以降のプリチャージフェイズフェイズ、および、トランスファフェイズは、図１に示した後段のステージ１０４Ｓ2においてサンプルフェイズとなる。ステージ１０４Ｓ2、Ｓ4、…といった偶数番目のステージは、図３と同様の構成を持ち、そのアナログスイッチを駆動するクロック信号φ1がタイミングｔ6で立ち上がる。
また、偶数番目のステージは、その相対的な関係が図４に示したクロック信号φ1、φ2、φＳ、φＣ、φＰと同様のクロック信号によって駆動されて本実施形態で説明した動作と同様に動作する。ステージ１０４Ｓ3、１０４Ｓ5、…の奇数番目のステージは、図３に示した回路と同様の構成を持ち、そのアナログスイッチを駆動するクロック信号は、全て図４に示したクロック信号と同様である。奇数番目のステージは、本実施形態で説明したステージ１０４Ｓ1と同様に動作する。
また、本実施形態は、全差動系の回路構成に適用することも可能である。
また、本実施形態は、全差動系の回路構成に適用することも可能である。
（実施形態の効果）
以上説明した本実施の形態によれば、従来のようなサンプルホールド回路Ｓ／Ｈを必要としない。このため、サンプリングによって発生するノイズを低減することができる。また、２つのコンパレータによって後段のステージに信号を転送するので、消費電力の低減及びレイアウトエリアを縮小することができる。
また、本実施の形態によれば、ステージ１０４Ｓ1の入力経路がサンプリングキャパシタ３０６ａ、３０６ｂ、３０６ｃの１系統になる。換言すれば、アナログ入力信号Ａinをサンプリングするトリガをアナログスイッチ３０５ａのみとすることができる。このため、サンプリングノイズの増大を抑制できる。
また、ステージの出力として３値出力ｄijを出力するため、ディジタル出力信号が冗長性を持つことになり、従来の冗長性無しの逐次比較Ａ／Ｄ変換器に用いられるコンパレータよりも、コンパレータ３０２ａ、３０２ｂに要求される判定精度が低くて済むという効果もある。
以上説明した本実施の形態によれば、従来のようなサンプルホールド回路Ｓ／Ｈを必要としない。このため、サンプリングによって発生するノイズを低減することができる。また、２つのコンパレータによって後段のステージに信号を転送するので、消費電力の低減及びレイアウトエリアを縮小することができる。
また、本実施の形態によれば、ステージ１０４Ｓ1の入力経路がサンプリングキャパシタ３０６ａ、３０６ｂ、３０６ｃの１系統になる。換言すれば、アナログ入力信号Ａinをサンプリングするトリガをアナログスイッチ３０５ａのみとすることができる。このため、サンプリングノイズの増大を抑制できる。
また、ステージの出力として３値出力ｄijを出力するため、ディジタル出力信号が冗長性を持つことになり、従来の冗長性無しの逐次比較Ａ／Ｄ変換器に用いられるコンパレータよりも、コンパレータ３０２ａ、３０２ｂに要求される判定精度が低くて済むという効果もある。
本発明は、パイプライン型のＡ/Ｄ変換器全般に適用することができる。なお、回路規模の小型化が望まれるＡ/Ｄ変換器に適用した場合に特に顕著な効果を得ることができる。
１０１ 演算回路
１０２ メモリ
１０４Ｓ1〜１０４Ｓk ステージ
３０１、３０９ 制御回路
３０２ａ、３０２ｂ コンパレータ
３０３ ノード
３０４ サミングノード
３０５ａ〜３０５ｋ アナログスイッチ
３０６ａ〜３０６ｃ サンプリングキャパシタ
３０７ａ、３０７ｂ、３０８ａ、３０８ｂ 多値出力回路
３１０ 検出回路
３１１ 遅延回路
３１２ 定電流源
３２１ 端子
５００ トランスファフェイズ
５０１ プリチャージフェイズ
１０２ メモリ
１０４Ｓ1〜１０４Ｓk ステージ
３０１、３０９ 制御回路
３０２ａ、３０２ｂ コンパレータ
３０３ ノード
３０４ サミングノード
３０５ａ〜３０５ｋ アナログスイッチ
３０６ａ〜３０６ｃ サンプリングキャパシタ
３０７ａ、３０７ｂ、３０８ａ、３０８ｂ 多値出力回路
３１０ 検出回路
３１１ 遅延回路
３１２ 定電流源
３２１ 端子
５００ トランスファフェイズ
５０１ プリチャージフェイズ
Claims (3)
- アナログ入力信号を入力してディジタル信号に変換すると共に、当該ディジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号をアナログ出力信号端子から後段の他のステージに出力できるステージを、複数接続して構成されるＡ／Ｄ変換器であって、
前記複数のステージのうちの少なくとも初段のステージは、
前記アナログ入力信号をサンプリングする第１ないし第３サンプリングキャパシタと、
前記第１ないし第３サンプリングキャパシタにサンプリングされた前記アナログ入力信号を第１ディジタル信号に変換する第１コンパレータ及び第２コンパレータと、
前記第２サンプリングキャパシタにサンプリングされた信号を、前記第１ディジタル信号の値に応じて調整し、第１調整信号とする第１サンプリング値調整回路と、
前記第１調整信号が前記第１コンパレータ及び前記第２コンパレータによってディジタル変換されて第２ディジタル信号になり、当該第２ディジタル信号に応じて前記第３サンプリングキャパシタにサンプリングされた信号を調整する第２サンプリング値調整回路と、
前記アナログ出力端子が電源電圧で充電された後、前記第１コンパレータからの信号を所定の時間遅延させた遅延信号に基づいて、前記第１ないし第３サンプリングキャパシタにサンプリングされた前記アナログ入力信号を保存するサミングノードの電圧を、基準電位に調整するプリチャージ回路と、
前記プリチャージ回路によって調整されたアナログ出力信号を、前記アナログ信号出力端子から前記後段の他のステージに出力する転送回路と、
を備えることを特徴とするＡ／Ｄ変換器。 - 前記複数のステージのうちの前記初段のステージより後段のステージが、前記初段のステージと同様に構成されていることを特徴とする請求項１に記載のＡ／Ｄ変換器。
- 前記複数のステージから出力される前記第１ディジタル信号及び前記第２ディジタル信号を記憶するメモリと、
前記メモリに記憶された前記第１ディジタル信号及び前記第２ディジタル信号を合成演算してビット列のディジタル出力信号を出力する第２演算回路と、
をさらに備えることを特徴とする請求項１または２に記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2010072643A JP5249982B2 (ja) | 2010-03-26 | 2010-03-26 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
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| JP2011205541A true JP2011205541A (ja) | 2011-10-13 |
| JP5249982B2 JP5249982B2 (ja) | 2013-07-31 |
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| JP2010072643A Active JP5249982B2 (ja) | 2010-03-26 | 2010-03-26 | Ａ／ｄ変換器 |
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| Country | Link |
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| JP (1) | JP5249982B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001352244A (ja) * | 2000-06-07 | 2001-12-21 | Asahi Kasei Microsystems Kk | パイプライン型ａ／ｄコンバータ |
| JP2008182530A (ja) * | 2007-01-25 | 2008-08-07 | Toshiba Corp | アナログデジタル変換器 |
| JP2010068444A (ja) * | 2008-09-12 | 2010-03-25 | Asahi Kasei Electronics Co Ltd | パイプライン型ａ／ｄコンバータ及びパイプライン型ａ／ｄコンバータの制御方法 |
-
2010
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001352244A (ja) * | 2000-06-07 | 2001-12-21 | Asahi Kasei Microsystems Kk | パイプライン型ａ／ｄコンバータ |
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| JP2010068444A (ja) * | 2008-09-12 | 2010-03-25 | Asahi Kasei Electronics Co Ltd | パイプライン型ａ／ｄコンバータ及びパイプライン型ａ／ｄコンバータの制御方法 |
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| Publication number | Publication date |
|---|---|
| JP5249982B2 (ja) | 2013-07-31 |
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| A977 | Report on retrieval |
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