TWI488444B - 乘法類比數位轉換器及其管線類比數位轉換器 - Google Patents

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Description

乘法類比數位轉換器及其管線類比數位轉換器
本發明是有關於一種乘法類比數位轉換器(Multiplying Analog-to-digital Converter)，且特別是一種省略前置取樣保持(Sample and Hold)電路之乘法類比數位轉換器。
在科技發展日新月異的現今時代中，管線(Pipeline)類比數位轉換器(Analog-to-digital Converter)已被開發出來，並被廣泛地應用在諸如無線傳輸電路及消費性數位電子產品中。一般來說，多位元之管線類比數位轉換器包括前級取樣保持(Sample and Hold)電路及至少一級乘法類比數位轉換器。前級取樣保持電路針對輸入類比訊號進行取樣，以得到取樣訊號。此至少一級乘法類比數位轉換器係根據此取樣訊號來轉換得到對應之數位訊號。
然而對現有之管線類比數位轉換器來說，此前級取樣保持電路中多需以電容值較高的電容及高耗能的運算放大器來實現，這樣一來，將使得現有之管線類比數位轉換器面臨高耗能功率及電路面積較大的問題。據此，如何針對現有之管線類比數位轉換器提出合適之電路設計方案，藉此改善現有管線類比數位轉換器功率耗損較高及電路面積較大的問題，為業界不斷致力的方向之一。
根據本揭露之第一方面，提出一種乘法類比數位轉換器(Multiplying Analog-to-digital Converter)，包括取樣保持單元、類比數位轉換單元、數位類比轉換單元、運算單元、比較單元及控制單元。取樣保持單元針對類比訊號進行取樣，以得到取樣位準，類比數位轉換單元針對類比訊號轉換得到數位訊號，其之數值範圍介於最小值及最大值之間，而數位類比轉換單元針對數位訊號轉換得到還原訊號位準。運算單元根據取樣位準及還原訊號位準之差值產生輸出訊號。比較單元將輸出訊號之位準與上臨界位準與下臨界位準比較，並輸出代表比較結果之指示訊號，上臨界與下臨界位準定義既定位準範圍。當指示訊號指示輸出訊號之位準落於既定位準範圍外時，控制單元平移數位訊號之數值並據以輸出調整後之數位訊號。
根據本揭露之第二方面，提出一種乘法類比數位轉換器包括類比數位轉換單元、切換電容電路、比較單元及控制單元。類比數位轉換單元針對類比訊號轉換得到數位訊號，其中數位訊號之數值範圍介於最小值及最大值之間。切換電容電路依據類比訊號與數位訊號以產生輸出訊號。比較單元將輸出訊號之位準與上臨界位準與下臨界位準比較，並輸出代表比較結果之指示訊號，其中上臨界與下臨界位準定義既定位準範圍。當指示訊號指示輸出訊號之位準落於既定位準範圍外時，控制單元平移數位訊號之數值並據以輸出調整後之數位訊號。
根據本揭露之第三方面，提出一種管線(Pipeline)類比數位轉換器(Digital to Analog Converter)，包括前述第一方 面中提及之乘法類比數位轉換器及一至多個後級乘法類比數位轉換器；其中此一至多個後級乘法類比數位轉換器根據輸出訊號提供第二數位訊號。
根據本揭露之第四方面，提出一種管線類比數位轉換器，包括前述第二方面提及之乘法類比數位轉換器及一至多個後級乘法類比數位轉換器；其中此一至多個後級乘法類比數位轉換器根據輸出訊號提供第二數位訊號。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第1圖，其繪示依照一實施例之管線類比數位轉換器的方塊圖。本實施例之管線(Pipeline)類比數位轉換器(Digital to Analog Converter)1針對類比訊號Vin進行轉換，以得到包括M個位元之數位資料Dd，M為大於1之自然數。舉例來說，管線類比數位轉換器1包括乘法類比數位轉換器(Multiplying Analog-to-digital Converter)100及N個後級乘法類比數位轉換器200_1至200_N，其中N為自然數。乘法類比數位轉換器100係與N個後級乘法類比數位轉換器200_1至200_N串聯連接。
接下來係舉例，來針對管線類比數位轉換器1中之乘法類比數位轉換器100及後級乘法類比數位轉換器200_1至200_N作進一步的說明。
第一實施例
請參照第2圖，其繪示依照第一實施例之乘法類比數位轉換器100的詳細方塊圖。舉一個操作實例來說，乘法類比數位轉換器100為1.5位元之類比數位轉換器，其用以針對類比訊號Vin轉換得到一數位訊號(於以下將該數位訊號之數值稱為數位值Dd0)，其例如指示數位資料Dd中的前1.5個位元之數值。
在乘法類比轉換器100為1.5位元類比數位乘法器的例子中，數位值Dd0之數值範圍為數值0、1及2；換言之，數位值Dd0的最小值Dd0_min及最大值Dd0_max分別等於數位值0及數位值2。若以溫度計碼(Thermometer Code)來表示，最小值Dd0_min及最大值Dd0_max分別可以下列二進位制數值(00)2 及(11)2 來表示。在本實施方式中，係統一以溫度計碼來表示數位值Dd0的數值，也就是說數位值Dd0的數值範圍可表示為(00)2 、(01)2 及(11)2 。
乘法類比數位轉換器100包括取樣保持單元10、類比數位轉換單元20、數位類比轉換單元30及運算單元40。取樣保持單元10受控於時脈訊號clk，來針對類比訊號Vin進行取樣，以得到取樣位準Ls。類比數位轉換單元20受控於時脈訊號clk，針對類比訊號Vin轉換得到數位值Dd0。數位類比轉換單元30針對數位值Dd0轉換得到還原訊號位準Lf。運算單元40根據取樣位準Ls及還原訊號位準Lf之差值來產生輸出訊號Vo。
舉例來說，本實施例之運算單元40包括減法器41及增益為2的冪次方的乘法器42。減法器41將取樣位準Ls減去還原訊號位準Lf，以找出期間之差值。增益為2的冪 次方的乘法器42依據減法器41求得之差值產生輸出訊號Vo。
請參照第3圖，其繪示依照一實施例之第2圖之乘法類比數位轉換器100的實際電路圖。類比數位轉換單元20由比較器CP1、CP2及拴鎖器LT1來實現。比較器CP1及CP2分別比較類比訊號Vin及第一臨界位準1/4Vref及比較類比訊號Vin及第二臨界位準-1/4Vref，以對應地決定數位值Dd0的最高位位元(Most Significant Bit，MSB)Dd0_MSB及最低位位元(Least Significant Bit，LSB)Dd0_LSB。拴鎖器LT1用以暫存數位值Dd0，並分別在數位值Dd0具有數值(00)2 、(01)2 及(11)2 時提供致能之訊號top、mid及bot。
取樣保持單元10、數位類比轉換單元30及運算單元40由切換電容電路1000來實現，其中包括切換開關sw1-sw7、電容C1、C2及運算放大器OP。進一步的說，開關sw1受時脈訊號ck2的控制；開關sw2及sw3受時脈訊號ck1之控制；開關sw7受時脈訊號ck1P的控制；開關sw4-sw6分別受訊號top、mid及bot的控制。
請參照第4圖，其繪示依據一實施例之第3圖之乘法類比數位轉換器100的實際電路的相關訊號時序圖。舉例來說，時脈訊號ck1P的波形與時脈訊號ck1接近，惟時脈訊號ck1P的下降緣(Falling Edge)的觸發時點略早於時脈訊號ck1的下降緣。經由開關sw1-sw3及sw7的切換操作，類比電壓電容C1及C2在時脈訊號ck1及ck1P為高位準的期間中被充電，以於其之兩端儲存類比電壓Vin， 並在時脈訊號ck2為高位準的期間中於運算放大器OP的輸出端上得到位準實質上等於2Vin的輸出訊號。
同時，訊號top、mid及bot其中一者亦於時脈訊號ck2為高位準的期間中為致能，以選擇性地將參考電壓+Vref、接地電壓GND或參考電壓-Vref其中一者提供至電容C2的一端，使得輸出訊號Vo選擇性地對應至2Vin+Vref、2Vin及2Vin-Vref之位準。
相似於乘法類比數位轉換器100，後級乘法類比數位轉換器200_1至200_N中例如具有取樣保持單元、類比數位轉換單元、數位類比轉換單元及運算單元，其與乘法類比數位轉換器100中對應之單元執行實質上相同的操作，以對應地產生數位資料Dd1至DdN。由於後級乘法類比數位轉換器200_1至200_N與乘法類比數位轉換器100具有相近的電路結構，在本實施例中則不再對其進行贅述。
綜合參考第1及第2圖，本實施例之管線類比數位轉換器1省略前級取樣保持電路之設計，並使用其中之第一級乘法類比數位轉換器(即是乘法類比數位轉換器100)來接收欲進行轉換之類比訊號Vin。換言之，相較於傳統管線類比數位轉換器，本實施例之管線類比數位轉換器1可經由省略前級取樣保持電路之電路設計，來一併解決傳統管線類比數位放大器因使用前級取樣保持電路所帶來的高耗能功率及電路面積較大的問題。
第二實施例
請參照第5圖，其繪示依照本發明第二實施例之乘法 類比數位轉換器的方塊圖。本實施例之乘法類比數位轉換器100’與第2圖之第一實施例之乘法類比數位轉換器100不同之處主要在於，本實施例之乘法類比數位轉換器100’除了取樣保持單元310、類比數位轉換單元320、數位類比轉換單元330及運算單元40之外，更設置有比較單元50控制單元60，以針對乘法類比數位轉換器100進行改良，以解決乘法類比數位轉換器100所產生之數位值Dd0可能發生錯誤之問題。以下在對第5圖之乘法類比數位轉換器100’描述之前，先將利用第6圖至第8圖來解釋乘法類比數位轉換器100中數位值Dd0發生錯誤之原理。
請再次參照第2圖。在第2圖所示之第一實施例中，乘法類比數位轉換器100與各後級乘法類比數位轉換器200_1至200_N具有相似的電路結構。然而，由於管線類比數位轉換器1省略了前級取樣保持電路之設計，乘法類比數位轉換器100中之取樣保持單元10及類比數位轉換單元20在執行對應之取樣保持操作及類比數位轉換操作時，類比訊號Vin為位準持續變動的類比電壓訊號，譬如第6圖之波形圖所示，其中第6圖係繪示依據一實施例之第2圖之乘法類比數位轉換器之類比訊號Vin之電壓示意圖。
此外，雖然取樣保持單元10及類比數位轉換單元20接收相同的時脈訊號，然而此兩單元所接收的時脈訊號之間往往因為許多非理想因素而存在相位差。更具體言之，令提供至取樣保持單元10的時脈訊號以clk1來表示，提供至類比數位轉換單元20的時脈訊號以clk2來表示，而 時脈訊號clk2相較於時脈訊號clk1具有相位差，分別於時間點t2驅動類比數位轉換單元20執行類比數位轉換操作及於時間點t1驅動取樣保持單元10執行取樣操作。
以第6圖所示的例子來說，時脈訊號clk2的相位落後時脈訊號clk1的相位，使得時間點t2相較於時間點t1延遲時間差△t1；在時間差△t1中，類比電壓Vin之位準係由位準LV1變動至位準LV2。據此，類比數位轉換單元20所參考到的類比電壓Vin(對應至位準LV2)比取樣保持單元10所參考到的類比電壓Vin(對應至位準LV1)往上偏移了電位差△V1。這樣一來，經由類比數位轉換及數位類比轉換單元20與30得到之還原訊號位準Lf(與位準LV2對應)將偏離取樣保持單元10得到之取樣位準Ls(與位準LV1對應)，進而導致根據其差值運算得到之輸出訊號Vo發生位準偏移，並影響到乘法類比數位轉換器100的轉換曲線。
請參照第7圖，其繪示第2圖之實施例之乘法類比數位轉換器100於一操作實例下的轉換曲線與一理想轉換曲線的示意圖。理想上，1.5位元之乘法類比數位轉換器100係在類比電壓Vin等於臨界電壓VT1及VT2時發生轉折，而對於位準低於臨界電壓VT1、位準介於臨界電壓VT1及VT2之間及位準高於臨界電壓VT2之類比電壓Vin來說，其分別對應至具有數值(00)2 、(01)2 及(11)2 的數位值Dd0。
然而一旦類比數位轉換單元20所參考到的類比電壓Vin(對應至位準LV2)比取樣保持單元10所參考到的類比 電壓Vin(對應至位準LV1)高一個電位差△V1，將對應地使乘法類比轉換器100’不再具有理想轉換曲線S，而改為具有轉換曲線S'。轉換曲線S’與理想轉換曲線S相比，乃提前至類比電壓Vin等於臨界電壓VT1-△V1及類比電壓Vin等於臨界電壓VT2-△V1的時候發生轉折，這使得輸出訊號Vo的位準產生位準偏移，進而使得轉換得到的數位值Dd0發生錯誤。
依據理想轉換曲線S，除了最前段及最後段，輸出訊號Vo的位準範圍係介於上下臨界位準Vref/4及-Vref/4之間。一般來說，只要輸出訊號Vo的位準範圍仍落在上下臨界位準Vref/2及-Vref/2之間，其誤差或許可以由管線數位類比轉換器1本身的內建自我修復機制(Built-in Redundancy)來修正。然而在轉換曲線S’的情況中，輸出訊號Vo的位準偏移使其的位準範圍卻超過上下臨界位準Vref/2及-Vref/2的範圍，因此難以透過管線數位類比轉換器1本身的內建自我修復機制來進行修正。
請參照第8圖，其為第2圖之實施例之乘法類比數位轉換器100於另一個操作實例中的轉換曲線的示意圖。在此另一個操作實例中，時脈訊號clk2的相位領先時脈訊號clk1的相位，使得時間點t2’相較於時間點t1’提早時間差△t2；在時間差△t2中，類比電壓Vin之位準係由位準LV2’變動至位準LV1。換言之，當時脈訊號clk2的相位領先時脈訊號clk1的相位時，亦將發生相似的錯誤的情形，使得乘法類比轉換器100’不具有理想轉換曲線S，而是具有轉換曲線S”。。
請再次參照第5圖。如前所述，第5圖之實施例之乘法類比數位轉換器100’更設置有比較單元50控制單元60，以解決前述第6圖至第8圖所示之數位值Dd0發生錯誤之問題。
比較單元50將輸出訊號Vo之位準與上臨界位準(譬如Vref/2)與下臨界位準(譬如-Vref/2)比較，並輸出代表比較結果之指示訊號，。其中上臨界位準與下臨界位準，分別譬如為Vref/2與-Vref/2，係定義理想中輸出訊號Vo的既定位準範圍。值得注意的是，此實施例之上臨界位準之絕對值等於下臨界位準之絕對值，但於其他實施例兩者可以不相同。
此外，指示訊號譬如可包括指示子訊號S_lead及S_lag，比較單元50包括比較子單元51及52，以分別提供指示子訊號S_lead及S_lag。進一步的說，比較子單元51比較輸出訊號Vo之位準及上臨界位準Vref/2，並於輸出訊號Vo實質上高於上臨界位準Vref/2(即是類比數位轉換單元320所接收之時脈訊號clk2的相位領先取樣保持單元310所接收之時脈訊號clk1的相位)時，提供致能之指示子訊號S_lead。類似地，比較子單元52比較輸出訊號Vo之位準及下臨界位準-Vref/2，並於輸出訊號Vo實質上低於下臨界位準-Vref/2(即是類比數位轉換單元320所接收之時脈訊號clk2的相位落後取樣保持單元310所接收之時脈訊號clk1的相位)時提供致能之指示子訊號S_lag。
控制單元60係接收類比數位轉換單元320提供之數位值Dd0；此外，控制單元60更參考指示子訊號S_lead 及S_lag，來判斷輸出訊號Vo之位準是否落於既定位準範圍Vref/2至-Vref/2之內，並據以針對數位值Dd0進行調整，以提供調整後之數位值Dd0'。
當指示訊號指示輸出訊號Vo之位準實質上落於既定位準範圍Vref/2至-Vref/2內時，控制單元60係不針對數位值Dd0進行調整，換言之，數位值Dd0’與數位值Dd0實質上相同。
相反地，當指示訊號指示輸出訊號Vo之位準實質上落於位準範圍Vref/2至-Vref/2外時，控制單元60係針對數位值Dd0進行數值修正，以輸出調整後之數位值Dd0’。進一步的說，當接收到致能之指示子訊號S_lead(即是輸出訊號Vo實質上高於上臨界值Vref/2)時，且數位值Dd0小於其之最大值(即是數值(11)2 )時，控制單元60將數位值Dd0加一既定數，並據以輸出數位值Dd0’。當接收到致能之指示訊號S_lag(即是輸出訊號Vo之位準實質上低於下臨界位準-Vref/2)時，且數位值Dd0大於其之最小值(即是數值(00)2 )時，控制單元60將數位值Dd0減該既定數，並據以輸出數位值Dd0’。該既定數譬如為1。
綜合以上，透過比較單元50及控制單元60的操作，乘法類比數位轉換器100’可參考輸出訊號Vo之位準偏移情形，來得知類比數位轉換單元320所接收之時脈訊號clk2及取樣保持單元310所接收之時脈訊號clk1之間的相位偏移情形，並據以針對數位值Dd0進行數值調正，藉此得到正確的數位值Dd0’。
舉一個操作實例來說，控制單元60可以組合邏輯電 路來實現。在乘法類比數位轉換器100’為1.5位元之類比數位轉換器的例子中，控制單元60的真值表及邏輯電路譬如可分別如第9圖及第10圖所示，而其之數位值Dd0’的兩個位元Dd0’_MSB及Dd0’_LSB可分別以下列邏輯運算式表示： 請參照第11圖，其繪示依據一實施例之第5圖之乘法類比數位轉換器100’的實際電路圖。如於第5圖之相關說明中所述，本實施例之乘法類比數位轉換器100’與第2圖之乘法類比數位轉換器100不同之處在於其中更包括比較單元50及控制單元60，其分別針對輸出訊號Vo進行比較以得到指示子訊號S_lead及S_lag，及根據指示子訊號S_lead、S_lag及數位值Dd0_MSB及Dd0_LSB來得到數位值Dd0’_MSB及Dd0’_LSB。
此外，在控制單元60前述針對數位值Dd0’進行的修正操作的同時，原訊號top、mid及bot亦對應地受到修正；控制單元60更輸出修正後之訊號top’、mid’及bot’，其係分別對應地在數位值Dd0’具有數值(00)2 、(01)2 及(11)2 時為致能。關於第11圖之其他細節可參照第3圖之說明，在此為簡明起見不再贅述之。
在本發明前述第一及第二實施例中，雖僅以乘法類比數位轉換器100及100’為1.5位元之類比數位轉換器的情形為例作說明，然，本實施例之乘法類比數位轉換器並不侷限於此。在其他例子中，本實施例之乘法類比數位轉換 器更可為具有其他位元數的類比數位轉換器。舉另一個實施例來說，本實施例之乘法類比數位轉換器可為2.5位元之類比數位轉換器，而其對應之控制電路560例如具有如第12圖所述之邏輯電路結構。而其他位元數之控制電路之邏輯電路結構與真值表亦可類推之。
值得注意的是，在第1圖之管線類比數位轉換器1的電路設計中，係省去前級前級取樣保持電路的情形為例作說明，然而，本揭露之管線類比數位轉換器並不侷限於此。在其他實施例之管線類比數位轉換器中，亦可在設置有前級取樣保持電路的情況下，採用本案前述各實施例之乘法類比數位轉換器之電路設計。
綜合以上，於上述之實施例中，透過額外設置比較單元及控制單元，乘法類比數位轉換器可參考輸出訊號之位準偏移情形，來針對類比數位轉換單元所輸出之數位值進行調正，因此降低了數位值之誤差。此外，在應用上述乘法類比數位轉換器之管線類比數位轉換器中，根據設計上的需求，可進一步省去前級前級取樣保持電路，而解決高耗能功率及電路面積較大的問題。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧管線類比數位轉換器
100、100’‧‧‧乘法類比數位轉換器
200_1-200_N‧‧‧後級乘法類比數位轉換器
10、310‧‧‧取樣保持單元
20、320‧‧‧類比數位轉換單元
30、330‧‧‧數位類比轉換單元
40、340‧‧‧運算單元
1000、3000‧‧‧切換電容電路
sw1-sw7‧‧‧開關
C1、C2‧‧‧電容
OP‧‧‧運算放大器
CP1、CP2、CP1’、CP2’‧‧‧比較器
LT1、LT1’‧‧‧拴鎖器
50‧‧‧比較單元
51、52‧‧‧比較子單元
60、560‧‧‧控制單元
第1圖繪示依照一實施例之管線類比數位轉換器的方塊圖。
第2圖繪示依照第一實施例之乘法類比數位轉換器的詳細方塊圖。
第3圖繪示依照一實施例之第2圖之乘法類比數位轉換器的實際電路圖。
第4圖繪示其繪示依據一實施例之第3圖之乘法類比數位轉換器的實際電路的相關訊號時序圖。
第5圖繪示依據第二實施例之乘法類比數位轉換器的方塊圖。
第6圖繪示依據一實施例之第2圖之乘法類比數位轉換器之類比訊號之電壓示意圖。
第7圖繪示第2圖之乘法類比數位轉換器在一操作實例下的轉換曲線與一理想轉換曲線的示意圖。
第8圖繪示第2圖之乘法類比數位轉換器在另一操作實例下的轉換曲線的示意圖。
第9圖繪示依據一實施例之第5圖之乘法類比數位轉換器中之控制單元之真值表的示意圖。
第10圖繪示依據一實施例之第5圖之乘法類比數位轉換器中之控制單元之邏輯電路的電路圖。
第11圖繪示依據一實施例之第5圖之乘法類比數位轉換器的實際電路圖。
第12圖繪示依據另一實施例之第5圖之乘法類比數位轉換器中之控制單元之邏輯電路的電路圖。
100’‧‧‧乘法類比數位轉換器
310‧‧‧取樣保持單元
320‧‧‧類比數位轉換單元
330‧‧‧數位類比轉換單元
340‧‧‧運算單元
50‧‧‧比較單元
51、52‧‧‧比較子單元
60‧‧‧控制單元

Claims (11)

  1. 一種乘法類比數位轉換器(Multiplying Analog-to-digital Converter)，包括：一取樣保持單元，針對一類比訊號進行取樣，以得到一取樣位準；一類比數位轉換單元，針對該類比訊號轉換得到一數位訊號，其中該數位訊號之數值範圍介於一最小值及一最大值之間；一數位類比轉換單元，針對該數位訊號轉換得到一還原訊號位準；一運算單元，根據該取樣位準及該還原訊號位準之差值產生一輸出訊號；一比較單元，將該輸出訊號之位準與一上臨界位準與一下臨界位準比較，並輸出代表比較結果之一指示訊號，其中該上臨界位準與該下臨界位準係定義一既定位準範圍；以及一控制單元，當該指示訊號指示該輸出訊號之位準落於該既定位準範圍外時，平移該數位訊號之數值並據以輸出一調整後之數位訊號；其中該指示訊號指示該輸出訊號之位準實質上高於該上臨界位準且該數位訊號小於該最大值時，該控制單元將該數位訊號之數值加一既定數。
  2. 如申請專利範圍第1項所述之乘法類比數位轉換器，其中該運算單元包括：一減法器，將該取樣位準及該還原訊號位準相減；以 及一運算放大器，依據該減法器之該相加結果以產生該輸出訊號。
  3. 如申請專利範圍第1項所述之乘法類比數位轉換器，其中當該指示訊號指示該輸出訊號之位準實質上低於該下臨界位準且該數位訊號大於該最小值時，該控制單元將該數位訊號之數值減一既定數。
  4. 如申請專利範圍第1項所述之乘法類比數位轉換器，其中該指示訊號包括一第一及一第二指示子訊號，該比較單元包括：一第一比較子單元，比較該輸出訊號之位準及該上臨界位準，並於該輸出訊號實質上高於該上臨界位準時提供致能之該第一指示子訊號；及一第二比較子單元，比較該輸出訊號之位準及該下臨界位準，並於該輸出訊號實質上低於該下臨界位準時提供致能之該第二指示子訊號。
  5. 如申請專利範圍第1項所述之乘法類比數位轉換器，其中該取樣保持單元、該數位類比轉換單元及該運算單元係實施為一切換電容電路。
  6. 一種乘法類比數位轉換器(Multiplying Analog-to-digital Converter)，包括：一類比數位轉換單元，針對一類比訊號轉換得到一數位訊號，其中該數位訊號之數值範圍介於一最小值及一最大值之間；一切換電容電路，依據該類比訊號與該數位訊號以產 生一輸出訊號；一比較單元，將該輸出訊號之位準與一上臨界位準與一下臨界位準比較，並輸出代表比較結果之一指示訊號，其中該上臨界位準與該下臨界位準係定義一既定位準範圍；以及一控制單元，當該指示訊號指示該輸出訊號之位準落於該既定位準範圍外時，平移該數位訊號之數值並據以輸出一調整後之數位訊號；其中該指示訊號指示該輸出訊號之位準實質上高於該上臨界位準且該數位訊號小於該最大值時，該控制單元將該數位訊號之數值加一既定數。
  7. 如申請專利範圍第6項所述之乘法類比數位轉換器，其中該切換電容電路包括：一至多個開關，耦接於該類比訊號，並且當中至少一個開關依據該數位訊號來作切換；一至多個電容，耦接至該一至多個開關；以及一運算放大器，包括一輸入節點耦接至該一至多個電容，以及一輸出節點產生該輸出訊號。
  8. 如申請專利範圍第6項所述之乘法類比數位轉換器，其中當該指示訊號指示該輸出訊號之位準實質上低於該下臨界位準且該數位訊號大於該最小值時，該控制單元將該數位訊號之數值減一既定數。
  9. 如申請專利範圍第6項所述之乘法類比數位轉換器，其中該指示訊號包括一第一及一第二指示子訊號，該比較單元包括： 一第一比較子單元，比較該輸出訊號之位準及該上臨界位準，並於該輸出訊號實質上高於該上臨界位準時提供致能之該第一指示子訊號；及一第二比較子單元，比較該輸出訊號及該下臨界位準，並於該輸出訊號實質上低於該下臨界位準時提供致能之該第二指示子訊號。
  10. 一種管線(Pipeline)類比數位轉換器(Digital to Analog Converter)，包括：申請專利範圍第1項所述之乘法類比數位轉換器；以及一至多個後級乘法類比數位轉換器，用以根據該第一輸出訊號提供一第二數位訊號。
  11. 一種管線(Pipeline)類比數位轉換器(Digital to Analog Converter)，包括：申請專利範圍第6項所述之乘法類比數位轉換器；以及一至多個後級乘法類比數位轉換器，用以根據該第一輸出訊號提供一第二數位訊號。
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