JP2001352244A - パイプライン型ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 【課題】 積分性誤差を排除し、Ａ／Ｄ変換の分解能を
１６ビットというように大きくしても、高精度のＡ／Ｄ
変換出力が得られるようにした。 【解決手段】 信号処理回路３２は、第１の期間と第２
の期間に、前段のステージからのアナログ信号をコンデ
ンサＣ１１、Ｃ１２でサンプルしたのち、そのコンデン
サＣ１１、Ｃ１２のいずれか一方を演算増幅器３４の帰
還素子として使用し、残余のコンデンサにサンプルされ
たアナログ信号と基準電圧生成回路３１の出力の加減算
を演算増幅器３４が行う。そして、そのコンデンサＣ１
１、Ｃ１２のうちのどちらを帰還素子として選択するの
かは、積分性誤差が排除できる方向に選択するようにし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ａ／Ｄコンバータ
に関し、特に、高速で動作するパイプライン型Ａ／Ｄコ
ンバータに関するものである。

【０００２】

【従来の技術】従来のパイプライン型Ａ／Ｄコンバータ
としては、例えば、アイトリプルイー・ジャーナル・オ
ブ・ソリッド・ステート・サーキット第３２巻第３号３
月号１９９７年のＰ３１２〜Ｐ３２０に記載のものが知
られている（ＩＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ．Ｖｏｌ．３２．Ｎ
ｏ３．Ｍａｒｃｈ １９９７．Ｐ３１２〜Ｐ３２０）。

【０００３】図１０は、上記の文献に記載された従来の
パイプライン型Ａ／Ｄコンバータのブロック図である。
この従来のパイプライン型Ａ／Ｄコンバータは、図１０
に示すように、ＮビットのＡ／Ｄ変換出力を得るべく、
（Ｎ−１）個からなるステージ１が複数縦列接続される
とともに、演算回路９を備えている。各ステージ１のう
ち、最上位桁（ＭＳＢ）にかかる最初のステージ１はサ
ンプルホールド回路として構成されている。その後のス
テージ１は、図１０に示すように、基準電圧生成回路
２、コンデンサＣ１、Ｃ２やスイッチＳＷ１〜ＳＷ４か
らなるサンプルホールド回路３、演算増幅器４などから
なる加減算回路、コンパレータ５、６やエンコーダ７か
らなる多値化回路８等から構成されている。

【０００４】このような構成からなる従来のパイプライ
ン型Ａ／Ｄコンバータの動作の概要について説明する。
図１０に詳細に示すステージは、前段のステージの演算
増幅器４からの残余の出力Ｖｏ（Ｎ−１）をサンプルホ
ールド回路３でサンプルし、その後にそのサンプル値と
基準電圧生成回路２の出力との加減算を演算増幅器４で
行い、その算出値Ｖｏ（Ｎ）を後段のステージ１に出力
する。ここで、基準電圧生成回路２は、前段のステージ
１からのデジタル信号Ｄ（Ｎ−１）に基づき、正の基準
電圧（＋Ｖｒｅｆ）、零の電圧（０Ｖ）、または負の基
準電圧（−Ｖｒ）のうちの１つを出力する。多値化回路
８は、その演算増幅器４からの出力Ｖｎに基づいて
「１」、「０」、または「−１」の３値データを生成
し、この３値のデジタル信号Ｄ（Ｎ）を後段のステージ
１の基準電圧生成回路２と演算回路９にそれぞれ出力す
る。

【０００５】このように、各ステージ１からの各デジタ
ル信号Ｄ（Ｎ）が演算回路９に入力されると、演算回路
９はそれらを所定の規則で加算して目的とするＮ桁のＡ
／Ｄ変換データを出力する。従って、このような従来の
パイプライン型Ａ／Ｄコンバータは、最上位桁から順に
Ａ／Ｄ変換出力を決定していく逐次変換型Ａ／Ｄコンバ
ータよりも高速であり、この高速性を活かして５０〜１
００ＭＨｚでの高品位テレビ信号等のためのＡ／Ｄコン
バータとして応用することが考えられている。

【０００６】

【発明が解決しようとする課題】ところで、図１０に示
すコンデンサＣ１、Ｃ２や演算増幅器４はスイッチトキ
ャパシタを構成し、一般に集積回路化されている。集積
回路化した場合には、両コンデンサＣ１、Ｃ２は相対精
度が良いが、１６ビットＡ／Ｄコンバータを実現させる
ほどは良くない。

【０００７】このため、従来のパイプライン型Ａ／Ｄコ
ンバータのように、前段のステージの残余の出力を後段
のステージに送る場合には、その容量比の誤差による影
響が大きくなる。この結果、図１０に示す従来のパイプ
ライン型Ａ／Ｄコンバータでは、Ａ／Ｄ変換の分解能を
１６ビットというように大きくすると、Ａ／Ｄ変換出力
を高精度化できないという不都合がある。

【０００８】このような不都合を解消する方法として、
サンプルホールド期間を第１の期間と第２の期間に分割
し、この両期間においてサンプルホールド動作を時分割
で２回行ってデジタルデータをそれぞれ出力するととも
に、その両期間のホールド動作時には図１０に示すコン
デンサＣ１、Ｃ２の位置を入れ替え、このようにして得
られたデジタルデータを最後に平均化する方法が考えら
れる。

【０００９】この方法について、図１０を参照して説明
する。まず、第１の期間のサンプル時には、前段のステ
ージからの残余の出力Ｖｏ（Ｎ−１）をコンデンサＣ
１、Ｃ２でサンプルし、そのホールド時には、コンデン
サＣ２を演算増幅器４の帰還素子として使用し、コンデ
ンサＣ１のサンプル値と基準電圧生成回路２の出力の加
減算を演算増幅器４で行う。この第１の期間における演
算増幅器４の積分性誤差（ＩＮＬ）は、ステージ１のう
ち１段目のステージ１のみにコンデンサＣ１、Ｃ２のエ
ラーが存在し、他の２段目以降のステージ１にはそのエ
ラーがない場合には、例えば図１１（Ａ）に示すように
誤差ａ、ｂ、ｃとなり、その積分性誤差は基準電圧生成
回路２からの出力の差異により異なる。なお、以下の積
分性誤差の記述は、上記のような条件の下でのものとす
る。

【００１０】一方、第２の期間のサンプル時には、前段
のステージからの残余の出力Ｖｏ（Ｎ−１）をコンデン
サＣ１、Ｃ２でサンプルし、そのホールド時には、コン
デンサＣ１を演算増幅器４の帰還素子として使用し、コ
ンデンサＣ２のサンプル値と基準電圧生成回路２の出力
の加減算を演算増幅器４で行う。この第２の期間におけ
る積分性誤差は、例えば図１１（Ｂ）に示すように誤差
ａ’、ｂ’、ｃ’となり、同図（Ａ）の積分性誤差と横
軸を中心に対称になる。

【００１１】従って、第１の期間のホールド時の積分性
誤差が図１１（Ａ）に示すようになり、第２の期間のホ
ールド時の積分性誤差が同図（Ｂ）に示すようになると
きには、その両者の平均は同図（Ｃ）に示すようにな
り、その積分性誤差を減少できる。ところが、第１の期
間と第２の期間の各ホールド時には、上記のようにコン
デンサＣ１、Ｃ２のつなぎ替えを行うので、図１１
（Ａ）（Ｂ）に示すように、積分性誤差の不連続点にず
れが生じてしまう。このため、図１１（Ｃ）に示すよう
に積分性誤差が残ってしまうという不都合がある。

【００１２】このような不連続点を解消する方法とし
て、アイトリプルイー・ジャーナル・オブ・ソリッド・
ステート・サーキット第３１巻第１２号１２月号１９９
６年に記載の方法が知られている（ＩＥＥ Ｊｏｕｒｎ
ａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ．Ｖｏｌ．３１．Ｎｏ１２．Ｄｅｃ．１９９６）。こ
の方法について、図１０を参照して説明すると、サンプ
ル期間にコンデンサＣ１、Ｃ２に充電し、ホールド期間
にコンデンサＣ２を演算増幅器４の帰還素子として使用
し、コンデンサＣ１のサンプル値と基準電圧生成回路２
の出力の加減算を演算増幅器４で行う。このときの演算
増幅器４による積分性誤差は、例えば図１２（Ａ）に示
すようになる。ここで、多値化回路８は、「１」、
「０」、または「−１」の３値データを２つのコンパレ
ータ５、６を使用して生成するが、その際のしきい値は
±（Ｖｒｅｆ／２）である。

【００１３】ところで、ホールド期間において、前段の
ステージからのデジタル信号が「０」で、基準電圧生成
回路２の基準電圧が０Ｖの場合には、ホールド期間中
に、コンデンサＣ１を演算増幅器４の帰還素子として使
用し、コンデンサＣ２のサンプル値を演算増幅器４に入
力するようにする。このようにすると、演算増幅器４に
よる積分性誤差は、例えば図１２（Ｂ）に示すようにな
り積分性誤差の不連続点が解消できる。

【００１４】しかし、以上の方法は、積分性誤差の不連
続点を解消できるが、積分性誤差自体を解消できない上
に、上記のしきい値を±（Ｖｒｅｆ／２）に近づけるた
めにパイプライン型Ａ／Ｄコンバータの特徴である冗長
性が失われてしまうという不都合がある。そこで、本発
明の目的は、上記の点に鑑み、積分性誤差を排除するこ
とにより、Ａ／Ｄ変換の分解能を１６ビットというよう
に大きくしても、高精度のＡ／Ｄ変換出力が得られるよ
うにしたパイプライン型Ａ／Ｄコンバータを提供するこ
とにある。

【００１５】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１から請求項５に記
載の各発明は以下のように構成した。すなわち、請求項
１に記載の発明は、Ａ／Ｄ変換を行うためのステージを
複数個縦列接続したパイプライン型Ａ／Ｄコンバータで
あって、前記ステージは、前段のステージからのデジタ
ル信号を所定のアナログ基準信号に変換する基準信号生
成手段と、演算増幅器、第１の受動素子、および第２の
受動素子を含み、第１の期間と第２の期間には、前段の
ステージからのアナログ信号を前記両受動素子でサンプ
ルしたのち、前記両受動素子のいずれか一方を前記演算
増幅器の帰還素子として使用し、残余の受動素子にサン
プルされたアナログ信号と前記所定のアナログ基準信号
の加減算を前記演算増幅器でそれぞれ行う信号処理手段
と、前記演算増幅器からの第１の期間の出力と第２の期
間の出力とをそれぞれ多値化する多値化手段とを含むと
ともに、前記信号処理手段は、第１の期間においては、
前段のステージからのデジタル信号が第１の論理状態の
場合には前記帰還素子として前記第１の受動素子を使用
し、前記デジタル信号が第２の論理状態の場合には前記
帰還素子として前記第２の受動素子を使用し、一方、第
２の期間においては、前記第１の論理状態の場合には前
記帰還素子として前記第２の受動素子を使用し、前記第
２の論理状態の場合には前記帰還素子として前記第１の
受動素子を使用するようになっており、さらに、前記各
ステージの前記多値化手段で多値化された第１の期間の
出力と第２の期間の出力とを平均化する平均化手段を備
えたことを特徴とするものである。

【００１６】請求項２に記載の発明は、請求項１に記載
のパイプライン型Ａ／Ｄコンバータにおいて、前記演算
増幅器はホールド動作時においてほぼ２倍の利得を有
し、前記多値化手段は「＋１」、「０」、または「−
１」の３値のデジタル信号を出力し、前記前段のステー
ジからのデジタル信号が「＋１」、「−１」の場合が前
記第１の論理状態であり、そのデジタル信号が「０」の
場合が前記第２の論理状態であることを特徴とするもの
である。

【００１７】請求項３に記載の発明は、請求項２に記載
のパイプライン型Ａ／Ｄコンバータにおいて、前記受動
素子はキャパシタからなり、前記基準信号生成手段は、
前記デジタル信号の「＋１」、「０」、「−１」に応じ
て、前記アナログ基準信号として正の基準電圧（＋Ｖｒ
ｅｆ）、零の電圧（０Ｖ）、負の基準電圧（−Ｖｒｅ
ｆ）を生成するようになっていることを特徴とするもの
である。

【００１８】請求項４に記載の発明は、請求項３に記載
のパイプライン型Ａ／Ｄコンバータにおいて、前記多値
化手段は、前記演算増幅器の出力を所定の正負のしきい
値で３値化（＋１、０、−１）するコンパレータ手段を
含むことを特徴とするものである。上記の正負のしきい
値は、ほぼ（１／４）×Ｖｒｅｆとほぼ（−１／４）×
Ｖｒｅｆであることが冗長性という点では好ましい。但
し、積分性誤差を小さくするという観点からは、±１／
２（Ｖｒｅｆ）に近づけても良い。

【００１９】このように本発明では、信号処理手段が、
第１の期間と第２の期間には、前段のステージからのア
ナログ信号を第１と第２の受動素子（キャパシタ）でサ
ンプルしたのち、その両受動素子のいずれか一方を演算
増幅器の帰還素子として使用し、残余の受動素子にサン
プルされたアナログ信号と、基準信号生成手段からの所
定のアナログ基準信号の加減算を演算増幅器でそれぞれ
行う。

【００２０】さらに、信号処理手段は、第１の期間にお
いては、前段のステージからのデジタル信号が第１の論
理状態（例えば＋１と−１の場合）の場合にはその帰還
素子として第１の受動素子を使用し、そのデジタル信号
が第２の論理状態（例えば０）の場合にはその帰還素子
として第２の受動素子を使用し、一方、第２の期間にお
いては、第１の論理状態の場合にはその帰還素子として
第２の受動素子を使用し、第２の論理状態の場合にはそ
の帰還素子として第１の受動素子を使用するようになっ
ている。

【００２１】このため、本発明では、各ステージの積分
性誤差が極力排除できるようになり、例えばＡ／Ｄ変換
の分解能を１６ビットというように大きくしても、高精
度のＡ／Ｄ変換出力が得られる。

【００２２】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。本発明のパイプライン型Ａ／
Ｄコンバータの実施形態の構成について、図１〜図 を
参照して説明する。この実施形態のかかるパイプライン
型Ａ／Ｄコンバータは、図１に示すように、アナログ入
力信号ＡｉｎをＮビットのデジタル出力信号Ｄｏｕｔに
Ａ／Ｄ変換するために、サンプルホールド回路１１−１
と、（ｋ−１）個のステージ１１−２〜１１−ｋと、メ
モリ１２と、平均化回路１３とを備えている。

【００２３】サンプルホールド回路１１−１とステージ
１１−２〜１１−ｋは縦列接続され、各ビットを決定し
てメモリ１２に出力するようになっている。すなわち、
サンプルホールド回路１１−１は、後述のように期間Ｔ
の間に実行される１回のサンプル・ホール動作により、
アナログ入力信号Ａｉｎに基づいてデジタル値Ｄ１を決
定し、この決定したデジタル値Ｄ１がメモリ１２に格納
されるようになっている。

【００２４】ステージ１１−２〜１１−ｋは、サンプル
ホールド回路１１−１または前段のステージからのアナ
ログ信号などに基づき、後述のように、第１の期間Ｔ１
のサンプル・ホールド動作により第１のデジタル値Ｄ２
〜Ｄｋを決定するとともに、第２の期間Ｔ２のサンプル
・ホールド動作により第２のデジタル値Ｄ２〜Ｄｋを決
定し、この決定した各デジタル値がメモリ１２にそれぞ
れ格納されるようになっている。

【００２５】平均化回路１３は、メモリ１２に格納され
る各ステージごとの第１の期間Ｔ１と第２の期間Ｔ２の
デジタル値の平均値を求め、その求めた平均値に基づい
て所定の演算により、Ｎビットのデジタル出力信号Ｄｏ
ｕｔを求めるようになっている。次に、上述のサンプル
ホールド回路１１−１の具体的な回路の構成について、
図２を参照して説明する。

【００２６】このサンプルホールド回路１１−１は、図
２に示すように、スイッチＳＷ１〜ＳＷ３、コンデンサ
Ｃ１、および演算増幅器２１からなり、アナログ入力信
号Ａｉｎをサンプルホールドするサンプルホールド部
と、このサンプルホールド部でサンプルホールドされた
電圧から３値データを生成する３値化回路２２とから、
少なくとも構成されている。

【００２７】さらに詳述すると、入力端子がスイッチＳ
Ｗ１とコンデンサＣ１を介して演算増幅器（オペアン
プ）２１の−入力端子に接続自在になっているととも
に、その−入力端子がスイッチＳＷ２を介して接地自在
になっている。演算増幅器２１の＋入力端子は接地され
ている。演算増幅器２１の出力端子と、スイッチＳＷ１
およびコンデンサＣ１の共通接続点とは、スイッチＳＷ
３を介して接続自在になっている。演算増幅器２１のア
ナログ出力信号Ｖｏ１は、後段のステージ１１−２と３
値化回路２２にそれぞれ供給されるようになっている。

【００２８】また、スイッチＳＷ１、ＳＷ２は、図示し
ない制御回路からのサンプリングパルスφ１によりその
接点の開閉が制御され、スイッチＳＷ３はその制御回路
からのサンプリングパルスφ１を反転した制御信号φ２
によりその接点の開閉が制御されるようになっている。
次に、３値化回路２２の具体的な構成について、図３の
ブロック図を参照して説明する。

【００２９】３値化回路２２は、図３に示すように、２
つのコンパレータ２２１、２２２と、デコーダ２２３と
から構成されている。コンパレータ２２１は、その＋入
力端子に演算増幅器２１からのアナログ信号Ｖｏ１が入
力されるとともに、その−入力端子に正のしきい値電圧
（１／４×Ｖｒｅｆ）が入力され、かつその出力がデコ
ーダ２２３に出力されるようになっている。コンパレー
タ２２２は、その＋入力端子に演算増幅器２１からのア
ナログ出力信号Ｖｏ１が入力されるとともに、その−入
力端子に負のしきい値電圧（−（１／４）×Ｖｒｅｆ）
が入力され、かつその出力がデコーダ２２３に出力され
るようになっている。

【００３０】デコーダ２２３は、コンパレータ２２１と
コンパレータ２２２の出力との基づき、アナログ信号Ｖ
ｏ１が（１／４×Ｖｒｅｆ）を上回る場合には「１」を
出力し、アナログ信号Ｖｏ１が（１／４×Ｖｒｅｆ）と
（−（１／４）×Ｖｒｅｆ）の間にある場合には「０」
を出力し、アナログ信号Ｖｏ１が（−（１／４）×Ｖｒ
ｅｆ）を下回る場合には「−１」を生成出力するように
なっている。

【００３１】次に、上述の各ステージの具体的な構成に
ついて、図４の回路図を参照して説明する。なお、ステ
ージ１１−２〜１１−ｋは、その各構成がいずれも同一
である。各ステージは、図４に示すように、前段のステ
ージからのデジタル信号Ｄ（Ｎ−１）に基づき所定のア
ナログ基準電圧に変換する基準電圧生成回路３１と、こ
の基準電圧生成回路３１からのアナログ基準電圧と前段
のステージからのアナログ信号Ｖｏ（Ｎ−１）に基づ
き、後述のように期間Ｔの間にサンプル・ホールド動作
を時分割で２回行い、各サンプル・ホールド動作ごとに
アナログ信号Ｖｏ（Ｎ）をそれぞれ出力する信号処理回
路３２と、この信号処理回路３２からのアナログ信号Ｖ
ｏ（Ｎ）が出力されるたびに、「１」、「０」、または
「−１」のデジタル信号Ｄ（Ｎ）を生成出力する３値化
回路３３とを、少なくとも備えている。

【００３２】なお、請求項にかかる基準信号生成手段が
基準電圧生成回路３１に相当し、信号処理手段が信号処
理回路３２に相当し、多値化手段が３値化回路３３に相
当する。基準電圧生成回路３１は、図４に示すように、
スイッチＳＷ１１〜ＳＷ１３を有し、前段のステージか
らのデジタル信号Ｄ（Ｎ−１）が「１」のときにはスイ
ッチＳＷ１１のみの接点が閉となって正の基準電圧（＋
Ｖｒｅｆ）が選択され、それが「０」のときにはスイッ
チＳＷ１２のみの接点が閉となり零の電圧（０Ｖ）が選
択され、それが「−１」のときにはスイッチＳＷ１３の
みの接点が閉となり負の基準電圧（−Ｖｒｅｆ）が選択
されるようになっている。

【００３３】信号処理回路３２は、図４に示すように、
スイッチＳＷ２１〜ＳＷ２７と、コンデンサ（キャパシ
タ）Ｃ１１、１２と、演算増幅器３４とから、少なくと
も構成されている。さらに詳述すると、入力端子３４
は、スイッチＳＷ２１とコンデンサＣ１１を介して演算
増幅器３４の−入力端子と接続可能になっているととも
に、スイッチＳＷ２２とコンデンサＣ１２を介してその
−入力端子と接続可能になっている。基準電圧生成回路
３１の出力端子は、スイッチＳＷ２４とコンデンサＣ１
１を介して演算増幅器３４の−入力端子と接続可能にな
っているとともに、スイッチＳＷ２５とコンデンサＣ１
２を介してその−入力端子と接続可能になっている。

【００３４】また、演算増幅器３４は、その−入力端子
がスイッチＳＷ２３を介して接地自在になっているとと
もに、その＋入力端子が接地されている。演算増幅器３
４の出力端子と、スイッチＳＷ２５およびコンデンサＣ
１２の共通接続点とは、スイッチＳＷ２６により接続自
在になっている。同様に、演算増幅器３４の出力端子
と、スイッチＳＷ２４およびコンデンサＣ１１の共通接
続点とは、スイッチＳＷ２７により接続自在になってい
る。

【００３５】さらに、スイッチＳＷ２１〜ＳＷ２３は、
図示しない制御回路からのサンプリングパルス号φ１１
によりその接点の開閉が制御され、スイッチＳＷ２４、
ＳＷ２６はその制御回路からの制御信号φ２１によりそ
の接点の開閉が制御され、スイッチＳＷ２５、ＳＷ２７
はその制御回路からの制御信号φ２２によりその接点の
開閉が制御されるようになっている。

【００３６】演算増幅器３４から出力されるアナログ信
号Ｖｏ（Ｎ）は、後段のステージに供給されるととも
に、３値化回路３３に供給されるようになっている。３
値化回路３３は、図３に示す３値化回路２２と同様に構
成されている。従って、この３値化回路３３の場合に
は、コンパレータ２２１の＋入力端子に演算増幅器３４
からのアナログ出力信号Ｖｏ（Ｎ）が入力されるととも
に、その−入力端子に正のしきい値電圧（１／４×Ｖｒ
ｅｆ）が入力される。また、コンパレータ２２２の＋入
力端子に演算増幅器３４からのアナログ出力信号Ｖｏ
（Ｎ）が入力されるとともに、その−入力端子に負のし
きい値電圧（−（１／４）×Ｖｒｅｆ）が入力される。

【００３７】次に、このような構成からなる実施形態の
各部の動作について、以下に説明する。まず、図２に示
すサンプルホールド回路１１−１の動作例について、図
５を参照して説明する。図５（Ａ）に示す周期がＴから
なるサンプリングパルスφ１が「Ｈ」レベルの場合に
は、図２に示すスイッチＳＷ１、ＳＷ２の各接点が閉
じ、アナログ入力信号ＶｉｎによりコンデンサＣ１が充
電され、サンプル動作が行われる。

【００３８】一方、サンプリングパルスφ１が「Ｈ」レ
ベルから「Ｌ」レベルに変化すると、図５（Ｂ）に示す
制御信号φ２が「Ｌ」レベルから「Ｈ」レベルに変化す
る。このため、スイッチＳＷ１、ＳＷ２の各接点は開
き、スイッチＳＷ３の接点が閉じた状態になるので、コ
ンデンサＣ１に蓄積された電荷に応じた出力電圧Ｖｏ１
が演算増幅器２１の出力端子に出力される（図５（Ｃ）
参照）。

【００３９】この演算増幅器２１からの出力電圧Ｖｏ１
が３値化回路２２に供給されると、３値化回路２２は、
その出力電圧Ｖｏ１に基づいて「１」、「０」、または
「−１」の出力データＤ１を生成出力する（図５（Ｄ）
参照）。次に、図４に示すステージの動作について、図
６〜図９を参照しながら説明する。

【００４０】図４に示すステージでは、図５（Ａ）に示
す周期がＴの通常のサンプリングパルスφ１を基にし
て、図６（Ａ）に示すような周期がＴ／２の高速のサン
プリングパルスφ１１を制御回路（図示せず）で生成
し、そのサンプリングパルスφ１１を用いて第１の期間
Ｔ１と第２の期間Ｔ２に時分割でサンプルホールドを２
回行い、その各出力を取り出すようにしている。

【００４１】具体的に説明すると、図６（Ａ）に示すよ
うに、サンプリングパルスφ１１が時刻ｔ１において
「Ｈ」レベルになると、第１の期間Ｔ１のサンプル動作
が開始され、図４に示すスイッチＳＷ２１〜ＳＷ２３の
各接点が閉状態になる。このときの信号処理回路３２の
等価回路は、図７（Ａ）に示すようになり、前段のステ
ージからのアナログ信号Ｖｏ（Ｎ−１）によりコンデン
サＣ１１、Ｃ１２がともに充電される。

【００４２】その後、図６（Ａ）に示すように、サンプ
リングパルスφ１１が「Ｈ」レベルから「Ｌ」レベルに
変化すると、図６（Ｄ）に示すように、制御信号φ２１
が「Ｌ」レベルから「Ｈ」レベルに変化し、第１の期間
Ｔ１のホールド動作が開始する。この結果、スイッチＳ
Ｗ２１〜ＳＷ２３の各接点が開状態になるとともに、ス
イッチＳＷ２４、ＳＷ２６の各接点が閉状態になり、こ
のときの信号処理回路３２の等価回路は、図７（Ｂ）に
示すようになる。このホールド動作時には、演算増幅器
３４では、コンデンサＣ１１の充電電圧と基準電圧生成
回路３１の出力との加減算が行われ、その加減算値がほ
ぼ２倍に増幅されて出力される。

【００４３】ここで、演算増幅器３４がほぼ２倍の増幅
機能を持つのは、そのホールド動作時に、コンデンサＣ
１１が演算増幅器３４の入力素子になるとともに、コン
デンサＣ１２が演算増幅器３４の帰還素子になり、コン
デンサＣ１１、Ｃ１２の容量がほぼ同一で、その容量比
がほぼ１になっているからである。その後、図６（Ａ）
に示すように、サンプリングパルスφ１１が「Ｌ」レベ
ルから「Ｈ」レベルに変化すると、図６（Ｄ）に示すよ
うに、制御信号φ２１が「Ｈ」レベルから「Ｌ」レベル
に変化し、第１の期間Ｔ１のホールド動作が終了すると
同時に、第２の期間Ｔ２のサンプル動作を開始する。こ
の結果、スイッチＳＷ２１〜ＳＷ２３の各接点が再び閉
状態になる。このときの信号処理回路３２の等価回路
は、図７（Ａ）に示すようになり、前段のステージから
のアナログ信号Ｖｏ（Ｎ−１）によりコンデンサＣ１
１、Ｃ１２がともに充電される。

【００４４】引き続き、サンプリングパルスφ１１が
「Ｈ」レベルから「Ｌ」レベルに変化すると、図６
（Ｅ）に示す制御信号φ２２が「Ｌ」レベルから「Ｈ」
レベルに変化し、第２の期間Ｔ２のホールド動作が開始
する。この結果、スイッチＳＷ２１〜ＳＷ２３の各接点
が開状態になるとともに、スイッチＳＷ２５、ＳＷ２７
の各接点が閉状態になり、このときの信号処理回路３２
の等価回路は、図７（Ｃ）に示すようになる。このホー
ルド動作時には、演算増幅器３４では、コンデンサＣ１
２の充電電圧と基準電圧生成回路３１の出力との加減算
が行われ、その加減算値がほぼ２倍に増幅されて出力さ
れる。

【００４５】ここで、そのホールド動作時に、コンデン
サＣ１２が演算増幅器３４の入力素子になるとともに、
コンデンサＣ１１が演算増幅器３４の帰還素子になる。
このような動作により、第１の期間Ｔ１と第２の期間Ｔ
２には、上記のようにサンプルホールド動作が時分割で
２回行われ、これに応じて演算増幅器３４からは図６
（Ｆ）に示すような出力Ｖｏ（Ｎ）がそれぞれ出力され
る。そして、その出力Ｖｏ１に基づき、３値化回路３３
は図６（Ｇ）に示すタイミングで「１」、「０」または
「−１」の３値化を行う。

【００４６】以上説明したように、この実施形態の各ス
テージでは、第１の期間Ｔ１と第２の期間Ｔ２に時分割
でサンプルホールド動作を２回行い、その各ホールド動
作時にコンデンサＣ１１、Ｃ１２の接続状態を図７の
（Ｂ）または（Ｃ）のうちの１つから選択するが、積分
性誤差が減少する方向にその選択を行うようにした点に
特徴がある。

【００４７】換言すると、この実施形態では、その選択
を、制御信号φ２１により開閉制御されるスイッチＳＷ
２４、ＳＷ２６と、制御信号φ２２により開閉制御され
るスイッチＳＷ２５、ＳＷ２７により行うが、その制御
信号φ２１、φ２２を、前段のステージからのデジタル
信号Ｄ（Ｎ−１）の論理状態に基づいて図８に示す規則
により生成するようにし、後述のように積分性誤差をで
きるだけ排除するようにした点に特徴がある。

【００４８】図６（Ｃ）には、第１の期間Ｔ１と第２の
期間において、前段のステージからのデジタル信号Ｄ
（Ｎ−１）の値がとりうる組み合わせが全て書かれてい
る。そこで、その各組み合わせにおける第１の期間Ｔ１
と第２の期間Ｔ２の各ホールド動作時のコンデンサＣ１
１、Ｃ１２の接続状態と、そのときの積分性誤差につい
て説明する。

【００４９】まず、図６の時刻ｔ１〜時刻ｔ２におい
て、第１の期間Ｔ１のホールド動作時に、図６（Ｃ）に
示すようにデジタル信号Ｄ（Ｎ−１）が「１」のときに
は、制御信号φ２１によりスイッチＳＷ２４、ＳＷ２６
が閉状態となり、コンデンサＣ１１、Ｃ１２の接続状態
は図７（Ｂ）のようになる。このときの積分性誤差は、
例えば図９（Ａ）の誤差ａのようになる。

【００５０】ここで、積分性誤差とは、演算増幅器３４
の出力と、この出力に対応する所定の出力コードとのず
れをいう。また、時刻ｔ１〜時刻ｔ２において、第２の
期間Ｔ２のホールド動作時に、図６（Ｃ）に示すように
デジタル信号Ｄ（Ｎ−１）が「１」のときには、制御信
号φ２２によりスイッチＳＷ２５、ＳＷ２７が閉状態と
なり、コンデンサＣ１１、Ｃ１２の接続状態は図７
（Ｃ）のようになる。このときの積分性誤差は、例えば
図９（Ｂ）の誤差ａ’のようになる。

【００５１】次に、時刻ｔ２〜時刻ｔ３において、第１
の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すよう
にデジタル信号Ｄ（Ｎ−１）が「１」のときには、コン
デンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のように
なり、このときの積分性誤差は例えば図９（Ａ）の誤差
ａのようになる。一方、その第２の期間Ｔ２のホールド
動作時に、デジタル信号Ｄ（Ｎ−１）が「０」のときに
は、コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）
のようになり、このときの積分性誤差は例えば図９
（Ｂ）の誤差ｂ’のようになる。

【００５２】次に、時刻ｔ３〜時刻ｔ４において、第１
の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すよう
にデジタル信号Ｄ（Ｎ−１）が「０」のときには、コン
デンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のように
なるので、積分性誤差は例えば図９（Ａ）の誤差ｂのよ
うになる。一方、その第２の期間Ｔ２のホールド動作時
に、デジタル信号Ｄ（Ｎ−１）が「１」のときには、コ
ンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のよう
になるので、積分性誤差は例えば図９（Ｂ）の誤差ａ’
のようになる。

【００５３】次に、時刻ｔ４〜時刻ｔ５において、第１
の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すよう
にデジタル信号Ｄ（Ｎ−１）が「０」のときには、コン
デンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のように
なるので、積分性誤差は例えば図９（Ａ）の誤差ｂのよ
うになる。一方、その第２の期間Ｔ２のホールド動作時
に、デジタル信号Ｄ（Ｎ−１）が「０」のときには、コ
ンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のよう
になるので、積分性誤差は例えば図９（Ｂ）の誤差ｂ’
のようになる。

【００５４】次に、時刻ｔ５〜時刻ｔ６において、第１
の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すよう
にデジタル信号Ｄ（Ｎ−１）が「０」のときには、コン
デンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のように
なるので、積分性誤差は例えば図９（Ａ）の誤差ｂのよ
うになる。一方、その第２の期間Ｔ２のホールド動作時
に、デジタル信号Ｄ（Ｎ−１）が「−１」のときには、
コンデンサＣ１１、Ｃ１２の接続状態は図７（Ｃ）のよ
うになるので、積分性誤差は例えば図９（Ｂ）の誤差
ｃ’のようになる。

【００５５】次に、時刻ｔ６〜時刻ｔ７において、第１
の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すよう
にデジタル信号Ｄ（Ｎ−１）が「−１」のときには、コ
ンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のよう
になり、このときの積分性誤差は例えば図９（Ａ）の誤
差ｃのようになる。一方、その第２の期間Ｔ２のホール
ド動作時に、デジタル信号Ｄ（Ｎ−１）が「０」のとき
には、コンデンサＣ１１、Ｃ１２の接続状態は図７
（Ｂ）のようになり、このときの積分性誤差は例えば図
９（Ｂ）の誤差ｂ’のようになる。

【００５６】次に、時刻ｔ７〜時刻ｔ８において、第１
の期間Ｔ１のホールド動作時に、図６（Ｃ）に示すよう
にデジタル信号Ｄ（Ｎ−１）が「−１」のときには、コ
ンデンサＣ１１、Ｃ１２の接続状態は図７（Ｂ）のよう
になり、このときの積分性誤差は例えば図９（Ｂ）の誤
差ｃのようになる。一方、その第２の期間Ｔ２のホール
ド動作時に、デジタル信号Ｄ（Ｎ−１）が「−１」のと
きには、コンデンサＣ１１、Ｃ１２の接続状態は図７
（Ｃ）のようになり、このときの積分性誤差は例えば図
９（Ｂ）の誤差ｃ’のようになる。

【００５７】次に、このような動作により、基準電圧生
成回路３１の出力の切換え時において積分性誤差が低減
でき、積分性誤差の不連続性が従来よりも減少できる場
合について、図９を参照して説明する。いま、最初の期
間Ｔにおいて、例えば図６の時刻ｔ１〜ｔ２のように、
第１の期間Ｔ１のホールド動作時の積分性誤差が図９
（Ａ）に示す誤差ａ、第２の期間Ｔ２のホールド動作時
の積分性誤差が図９（Ｂ）に示す誤差ａ’になったもの
とする。次の期間Ｔにおいて、例えば図６の時刻ｔ４〜
ｔ５のように、第１の期間Ｔ１のホールド動作時の積分
性誤差が図９（Ａ）に示す誤差ｂ、第２の期間Ｔ２のホ
ールド動作時の積分性誤差が図９（Ｂ）に示す誤差ｂ’
になったものとする。さらに、その次の期間Ｔにおい
て、例えば図６の時刻ｔ７〜ｔ８のように、第１の期間
Ｔ１のホールド動作時の積分性誤差が図９（Ａ）に示す
誤差ｃ、第２の期間Ｔ２のホールド動作時の積分性誤差
が図９（Ｂ）に示す誤差ｃ’になったものとする。

【００５８】このような場合には、最初の期間Ｔから次
の期間Ｔに移るときに基準電圧生成回路３１の出力が切
り換わって、積分性誤差が図９（Ａ）（Ｂ）に示すよう
に不連続となるが、その不連続時の誤差Δｅ１、Δｅ２
は従来の場合に比べて小さくなる。また、その次の期間
Ｔからさらに次の期間Ｔに移るときに、積分性誤差が図
９（Ａ）（Ｂ）に示すように不連続となるが、その不連
続時の誤差Δｅ３、Δｅ４は従来の場合に比べて小さく
なる。この結果、その不連続時にキャンセルされずに残
る積分性誤差は図９（Ｃ）に示すようになり、従来に比
べて大幅に減少可能となる。

【００５９】以上説明したように、この実施形態にかか
るパイプライン型Ａ／Ｄコンバータでは、各ステージ１
１−２〜１１−ｋが、第１の期間Ｔ１と第２の期間Ｔ２
に時分割でサンプルホールド動作を行い、その各ホール
ド動作時にコンデンサＣ１１、Ｃ１２の接続状態を図７
の（Ｂ）または（Ｃ）のうちの１つから選択し、特に、
基準電圧生成回路３１の出力の切換え時における積分性
誤差を低減（排除）できる方向にその選択を行うように
した。

【００６０】このため、この実施形態にかかるパイプラ
イン型Ａ／Ｄコンバータでは、各ステージ１１−２〜１
１−ｋのコンデンサＣ１１、Ｃ１２の容量が同一でなく
ても、各ステージ毎の積分性誤差を従来よりも減少で
き、その結果、Ａ／Ｄ変換の分解能を１６ビットという
ように大きくしても、高精度のＡ／Ｄ変換出力を得るこ
とができる。

【００６１】

【発明の効果】以上述べたように、本発明では、第１の
期間と第２の期間には、前段のステージからのアナログ
信号を第１と第２の受動素子でサンプルしたのち、その
両受動素子のいずれか一方を演算増幅器の帰還素子とし
て使用し、残余の受動素子にサンプルされたアナログ信
号と、基準信号生成手段からの所定のアナログ基準信号
の加減算を演算増幅器でそれぞれ行う信号処理手段を備
えるようにした。

【００６２】そして、その信号処理手段は、第１の期間
においては、前段のステージからのデジタル信号が第１
の論理状態（例えば＋１と−１の場合）の場合にはその
帰還素子として第１の受動素子を使用し、そのデジタル
信号が第２の論理状態（例えば０）の場合にはその帰還
素子として第２の受動素子を使用し、一方、第２の期間
においては、第１の論理状態の場合にはその帰還素子と
して第２の受動素子を使用し、第２の論理状態の場合に
はその帰還素子として第１の受動素子を使用するように
なっている。

【００６３】このため、本発明によれば、各ステージの
積分性誤差が極力排除できるようになり、例えばＡ／Ｄ
変換の分解能を１６ビットというように大きくしても、
高精度のＡ／Ｄ変換出力が得られる。

【図面の簡単な説明】

【図１】本発明の実施形態のパイプライン型Ａ／Ｄコン
バータの構成例を示す全体のブロック図である。

【図２】図１のサンプルホールド回路の構成例を示す回
路図である。

【図３】図２の３値化回路の構成例を示すブロック図で
ある。

【図４】図１の各ステージの構成例を示す回路図であ
る。

【図５】図２のサンプルホールド回路の動作を説明する
各部の波形図である。

【図６】図４のステージの動作を説明する各部の波形図
である。

【図７】図４の信号処理回路の各動作状態における等価
回路である。

【図８】各ステージに入力されるデジタル信号の状態
と、それに対応して生成される制御信号の関係などを示
す図である。

【図９】図４のステージにおける積分性誤差の一例を示
す図である。

【図１０】従来のパイプライン型Ａ／Ｄコンバータの一
例を示すブロック図である。

【図１１】従来技術における積分性誤差の一例を示す図
である。

【図１２】従来技術における積分性誤差の他の例を示す
図である。

【符号の説明】

ＳＷ１〜ＳＷ３ スイッチ ＳＷ１１〜ＳＷ１３ スイッチ ＳＷ２１〜ＳＷ２７ スイッチ Ｃ１ コンデンサ Ｃ１１、Ｃ１２ コンデンサ（キャパシタ） １１−１ サンプルホールド回路 １１−２〜１１−ｋ ステージ １２ メモリ １３ 平均化回路 ２１ 演算増幅器 ２２ ３値化回路 ３１ 基準電圧生成回路 ３２ 信号処理回路 ３３ ３値化回路 ３４ 演算増幅器 ２２１、２２２ コンパレータ ２２３ デコーダ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ａ／Ｄ変換を行うためのステージを複数
   個縦列接続したパイプライン型Ａ／Ｄコンバータであっ
   て、 前記ステージは、 前段のステージからのデジタル信号を所定のアナログ基
   準信号に変換する基準信号生成手段と、 演算増幅器、第１の受動素子、および第２の受動素子を
   含み、第１の期間と第２の期間には、前段のステージか
   らのアナログ信号を前記両受動素子でサンプルしたの
   ち、前記両受動素子のいずれか一方を前記演算増幅器の
   帰還素子として使用し、残余の受動素子にサンプルされ
   たアナログ信号と前記所定のアナログ基準信号の加減算
   を前記演算増幅器でそれぞれ行う信号処理手段と、 前記演算増幅器からの第１の期間の出力と第２の期間の
   出力とをそれぞれ多値化するＡ／Ｄ変換手段とを含むと
   ともに、 前記信号処理手段は、第１の期間においては、前段のス
   テージからのデジタル信号が第１の論理状態の場合には
   前記帰還素子として前記第１の受動素子を使用し、前記
   デジタル信号が第２の論理状態の場合には前記帰還素子
   として前記第２の受動素子を使用し、一方、第２の期間
   においては、前記第１の論理状態の場合には前記帰還素
   子として前記第２の受動素子を使用し、前記第２の論理
   状態の場合には前記帰還素子として前記第１の受動素子
   を使用するようになっており、 さらに、前記各ステージの前記多値化手段で多値化され
   た第１の期間の出力と第２の期間の出力とを平均化する
   平均化手段を備えたことを特徴とするパイプライン型Ａ
   ／Ｄコンバータ。
2. 【請求項２】 前記演算増幅器はホールド動作時におい
   てほぼ２倍の利得を有し、 前記多値化手段は「＋１」、「０」、または「−１」の
   ３値のデジタル信号を出力し、 前記前段のステージからのデジタル信号が「＋１」、
   「−１」の場合が前記第１の論理状態であり、そのデジ
   タル信号が「０」の場合が前記第２の論理状態であるこ
   とを特徴とする請求項１に記載のパイプライン型Ａ／Ｄ
   コンバータ。
3. 【請求項３】 前記受動素子はキャパシタからなり、 前記基準信号生成手段は、前記デジタル信号の「＋
   １」、「０」、「−１」に応じて、前記アナログ基準信
   号として正の基準電圧（＋Ｖｒｅｆ）、零の電圧（０
   Ｖ）、負の基準電圧（−Ｖｒｅｆ）を生成するようにな
   っていることを特徴とする請求項２に記載のパイプライ
   ン型Ａ／Ｄコンバータ。
4. 【請求項４】 前記多値化手段は、前記演算増幅器の出
   力を所定の正負のしきい値で３値化（＋１、０、−１）
   するコンパレータ手段を含むことを特徴とする請求項３
   に記載のパイプライン型Ａ／Ｄコンバータ。