JP2010226356A - A/d変換器およびその制御方法 - Google Patents
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Abstract
【課題】サンプルホールド回路を必要としない新規なパイプライン型のA/D変換器およびその制御方法の提供。
【解決手段】パイプライン型A/D変換器であって、初段のステージは、アナログ入力信号をサンプリングする回路と、このサンプリングの動作タイミングを決定するタイミング切替スイッチと、サンプリングされたアナログ入力信号の値を反転する回路と、反転した値をデジタル信号に変換して出力する回路と、サンプリングされたアナログ入力信号の値を、前記デジタル信号の値に応じて調整する回路と、調整後の信号を後段の他のステージに出力する転送スイッチとを備える。これによって、従来のA/D変換器のようなサンプルホールド回路を省略できるため、コンパクト化と省電力化、低ノイズ化を達成できる。
【選択図】 図1
Description
図11は、この特許文献1に記載された従来のパイプラインA/Dコンバータのブロック図である。
このパイプライン型A/Dコンバータは、アナログ入力信号AinをNビットのデジタル出力Doutに変換するため、アナログ入力信号Ainをサンプルホールドする入力サンプルホールド回路S/Hと、各ビットを決定するための縦列接続されたk個のステージS1、S2、…Skと、各ステージS1、S2、…Skにおいて決定されたn桁のデジタル値dj(jは1、2、…k)を格納するメモリ102と、このメモリ102に格納されたデジタル値dj(jは1、2、…k)に基づいてアナログ入力信号AinのA/D変換値Doutを演算する演算回路101とを有している。
そして、この回路1103は、Ainに基づいてその値をステージS1へ転送するためのサンプルキャップCap106cと、サンプルホールド回路S/Hの出力であって離散化されたAinに基づいたその値を後段へ転送するためのサンプルキャップCAP106a、Cap106bと、離散化されたAinに基づいたその値をA/D変換するA/D変換回路104とを有している。さらに、この回路1103は、サンプルキャップCap106bの出力をそれぞれ所定の多値出力に振り分ける多値出力回路105と、Ainに基づいてその値をステージS1へ転送するための増幅器108と、サンプルホールド回路S/Hの出力であって離散化されたAinに基づいたその値をA/D変換回路104のデジタル出力のビット数に応じた所定のゲインGで増幅する増幅器108とを有している。
なお、図12中の符号SW305a、SW305b、SW305c、SW305d、SW305e、SW305f、SW305g、SW305h、SW1205k、SW1205l、SW1205m、SW1205nは、それぞれアナログスイッチであり、制御回路1201によって開閉動作を行う。
そして、クロックφ2がHであるとき、サンプルホールド回路S/Hはサンプル動作を行い、ステージS1はホールド動作を行う。
すなわち、クロックφ1がHであるときは、スイッチSW1205lのオンにより、前記クロックφ2においてサンプルキャップcap106cにサンプルされた電荷がステージS1に転送される。また、クロックφ1がHであるとき、スイッチSW305cがオンされて、前記クロックφ2においてサンプルキャップcap106cにサンプルされた電荷がサンプルキャップcap106aに導かれる。また、スイッチSW305dがオンされて、前記クロックφ2においてサンプルキャップcap106cにサンプルされた電荷がサンプルキャップCap106bに導かれる。さらに、スイッチSW305aがオンするので、サンプルキャップcap106a、106bに電荷がチャージされてサンプル動作が行われる。さらに、スイッチSW305kがオンされて、前記クロックφ2においてサンプルキャップcap106cにサンプルされた電荷がA/D変換回路104に導かれる。
また、(m+0.5)bitA/D変換回路(mは自然数)の場合は、スイッチSW305d〜305hと、サンプルキャップcap106bと、多値出力回路105を含む回路構成310を、(2のm乗−1)個、図中に示すノード311とサミングノード312の間に並列に接続しなければならない。
そこで本発明はこれらの課題を解決するために案出されたものであり、その目的はサンプルホールド回路を必要としない新規なパイプライン型のA/D変換器およびその制御方法を提供するものである。
ステージを複数多段に備え、前記ステージは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力する、A/D変換器であって、
前記複数のステージのうち少なくとも初段のステージは、
前記アナログ入力信号をサンプリングキャパシタにサンプリングするサンプリング回路と、前記サンプリング回路のサンプリング動作タイミングを決定するタイミング切替スイッチと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を反転する反転回路と、前記反転した値を前記デジタル信号に変換して出力するA/D変換回路と、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を、前記デジタル信号の値に応じて調整するサンプリング値調整回路と、前記サンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチと、を備えることを特徴とするA/D変換器である。
第1の発明において、前記初段のステージは、前記サンプリングキャパシタが接続され、前記サンプリング回路によってサンプリングされた前記アナログ入力信号を保存するサミングノードをさらに含み、前記A/D変換回路は、前記サミングノードにかかる電圧をA/D変換することを特徴とするA/D変換器である。
第3の発明は、
第1または第2の発明において、前記反転回路は、サンプリング時は前記アナログ入力信号を前記サンプリング回路に入力し、反転時は基準電圧を前記サンプリング回路に入力して、前記サンプリングキャパシタの電荷を反転させることを特徴とするA/D変換器である。
また、第4の発明は、
第1乃至第3の発明において、前記後段のステージの構成は、前記初段のステージの構成と同じであることを特徴とするA/D変換器である。
A/D変換とD/A変換を行うステージを複数多段に備えたパイプライン型のA/D変換器の制御方法であって、前記複数のステージのうち少なくとも初段のステージの処理を、
アナログ入力信号をタイミング切替スイッチによりサンプリング回路のサンプリングキャパシタにサンプリングするサンプルフェイズと、前記サンプリング回路のサンプリングキャパシタにサンプリングした前記アナログ入力信号を反転すると共に反転した値をデジタル出力信号に変換するコンパレートフェイズと、前記サンプリング回路のサンプリングキャパシタにサンプリングした前記アナログ入力信号の値を前記デジタル出力信号の値に応じて調整すると共に、調整後のアナログ信号を後段の他のステージに出力するホールドフェイズとの順に切り替えて繰り返し行うことを特徴とするA/D変換器の制御方法である。
この結果、消費電力やレイアウトエリアの増大、およびノイズの増大を回避できるため、コンパクト化と省電力化および低ノイズ化を達成することができる。
(第1の実施形態)
(全体構成)
図1は、本発明に係るパイプライン型のA/D変換器100の第1の実施の形態を示したブロック図である。
図示するようにこのA/D変換器100は、アナログ連続入力信号AinをNビットのデジタル出力信号Doutに変換して出力するものである。
このA/D変換器100は、各ビットを決定するために縦列接続されたk個のステージFS1、S2、…Skと、これら各ステージFS1〜Skにおいて決定されたn桁のデジタル出力信号dj(jは1〜k)を格納するメモリ102と、このメモリ102に格納されたデジタル出力信号djに基づいてアナログ連続入力信号AinのA/D変換値をデジタル出力信号Doutを演算する演算回路101とから主に構成されている。
メモリ102は、k個のステージFS1〜Skの各々からn桁のデジタル出力信号djを入力し、格納する。このため、メモリ102には、少なくともnビットのアドレスをk個格納できる半導体メモリ等が用いられる。
演算回路101は、メモリ102に格納されたデジタル出力信号djに基づいて演算し、N桁のデジタル出力信号Doutを出力する。
すなわち、演算回路101は、ステージSkのデジタル出力dkの最上位の桁と、ステージS(k−1)のデジタル出力d(k−1)の最下位桁を2進法で加算する。さらに、加算の結果(加算値)に基づいて、d(k−1)の最上位桁と、ステージS(k−2)のデジタル出力d(k−2)の最下位桁を、同じく2進法で加算する。
このような処理を繰り返し、ステージFS1のデジタル出力d1の最下位桁とステージS2のデジタル出力d2の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Doutとして出力される。
d1=001、d2=100、d3=101、d4=111
図2の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Doutとして、「010011011」の値が得られる。
次に、図3は、前述したk個のステージFS1〜Skのうち、少なくとも初段に位置するステージFS1の回路構成を示したものであり、本発明のパイプライン型のA/D変換器100における新規で特徴をなす部分である。なお、このステージFS1〜Skの各々は、同一の回路構成を有しているから、図3によるステージFS1の説明を、全てのステージFS1〜Skの説明に代えるものとする。したがって、この初段のステージFS1〜Skの後段に位置するステージS2〜Skの入力は、図3においてアナログ連続入力信号Ainを、前段で離散化されたアナログ離散入力信号Vinに置き換えたものとする。また、任意のステージSkの回路構成に、従来技術と同じ構造を用いても良い。
このステージFS1は、入力されたアナログ連続入力信号Ainをサンプリングするサンプルキャップ(サンプリングキャパシタ)Cap306a、Cap306bと、アナログ入力信号Ainをデジタル出力信号d1に変換するA/D変換回路302と、サンプルキャップ306bの出力を所定の多値出力に振り分ける多値出力回路304と、アナログ入力信号Ainに基づいた値をA/D変換回路302のデジタル出力のビット数に応じた所定のゲインGで増幅する増幅器303とから主に構成されている。なお、一般にパイプライン型A/D変換器では、増幅器303のゲインGを、入力されたA/D変換回路104のデジタル出力信号djの桁数がnのとき、2の(n−1)乗としなければならない。
A/D変換回路302は、図4に示すように制御回路301が出力するサンプリングトリガφCを入力し、サンプリングトリガφCの立下がりに同期して−AinVと、予め設定されている基準電圧(1/4)Vr、(−1/4)Vrとを比較し、結果をデジタル出力信号d1として出力する。そして、前述したようにデジタル出力信号d1は、多値出力回路105に入力されてアナログスイッチSW305f〜305hを制御する。
また、図中に符号307を付して示した箇所は、サミングノードであり、電荷を保存することができる。
また、本実施の形態では、さらに制御回路301を有しており、この制御回路301から前記各アナログスイッチSWを開閉制御するための4種類のクロックφ1、φ2、φS、φCが出力される。
本実施の形態では、クロックφSがHである期間がサンプルフェイズ(Sample phase)となり、また、クロックφCがHである期間がコンパレートフェイズ(Compare phase)となる。また、クロックφ2がHである区間がホールドフェイズ(Hold phase)となる。
本実施の形態では、クロックφ1の立ち上がりと、クロックφSの立ち上がりが同時であり、クロックφ1の立ち下がりと、クロックφCの立ち下がりが同時となっている。また、クロックφSとクロックφCは、同時にHにならないノンオーバーラップクロックとなっている。なお、クロックφ1とクロックφ2も従来技術と同様に同時にHにならないノンオーバーラップクロックとなっている。
次に、このような構成をしたステージFS1の動作を説明する。
図3に示すように、アナログ連続入力信号Ainは、アナログスイッチSW305i、305cのオンによってサンプルキャップCap306aに導かれ、アナログスイッチSW305i、305dのオンによってサンプルキャップCap306bに導かれる。サンプルキャップCap306a、306bは、アナログ連続入力信号Ainの電荷をチャージしてサンプリング(サンプル動作とも記す)を行う。サンプリングされた電荷はサミングノード107に保存される。
コンパレートフェイズにおいて、A/D変換器302によって、デジタル出力信号d1に変換される。デジタル出力信号d1は、図1に示したメモリ102に出力され、また、分岐されて多値出力回路304を介し、スイッチ305f〜305hに導かれる。
多値出力回路304では、アナログスイッチSW305f〜305hが、デジタル出力信号d1の値に応じてオンまたはオフする。アナログスイッチSW305f〜305hのオン、オフにより、多値出力回路304は、アナログ離散出力信号Vout1を、予め設定されている上限値と下限値との範囲内の値になるように調整する。
〈T1:サンプルフェイズ〉
先ず、図3は、図5に示したT1のタイミング、すなわちサンプルフェイズにおけるステージFS1の状態を示したものである。
このサンプルフェイズでは、図5に示すようにクロックφ1とφSのみがHとなっていることから、アナログスイッチSW305i、SW305cがオンされてアナログ連続入力信号AinがサンプルキャップCap306aに導かれる。また、スイッチSW305dもオンされて、アナログ連続入力信号AinがサンプルキャップCap306bに導かれる。さらに、スイッチSW305aがオンするので、サンプルキャップCap306a、306bに電荷がチャージされてサンプル動作が行われる。
次に、図6は、図5中T2のタイミング、すなわちコンパレートフェイズにおけるステージFS1の状態を示したものである。
このコンパレートフェイズでは、図5に示すようにクロックφ1とφCのみがHとなっていることから、アナログスイッチSW305a、305iがオフされる。このため、サンプルキャップCap306a、306bにサンプリングされたアナログ連続入力信号Ainの電荷がサミングノード307に保存、確定される。また、アナログスイッチSW305jがオンされるため、サミングノード312の電圧が反転して−AinVとなり、この−AinVに対してA/D変換回路104で公知の方法によって演算が行われ、デジタル出力信号d1の値が決定する。そして、このデジタル出力信号d1は、図1に示したメモリ102に出力されると共に、分岐されて多値出力回路304を介し、アナログスイッチSW305f〜305hに導かれる。
図に示した例では、この多値出力回路304のアナログスイッチSW305fがオンして電圧値(VC+Vr)Vを出力する端子と接続している。また、アナログスイッチSW305gがオンした場合には電圧値(VC)Vを出力する端子と接続し、アナログスイッチSW305hがオンした場合には電圧値(VC−Vr)Vを出力する端子と接続する。
次に、図7は、図5中T3のタイミング、すなわちホールドフェイズにおけるステージFS1の状態を示したものである。
このホールドフェイズでは、サミングノード307に保存された電荷に対し、サンプルキャップCap306a、306bで公知の方法により演算が行われ、後段のステージS2に転送される。転送の結果、アナログ出力信号Vout1が目標値として後段のステージS2に出力される。
そして、以後、図5に示すようなタイミングで出力されるクロックφ1、φ2、φS、φCにしたってサンプルフェイズと、コンパレートフェイズと、ホールドフェイズとを順に切り替えて処理を繰り返す。
このように本発明のパイプライン型のA/D変換器100は、少なくとも初段のステージFS1がアナログ連続入力信号Ainを直接入力し、サンプリングなどの離散化を行うようにしたことから、従来のA/D変換器のようなサンプルホールド回路を用いる必要がなくなる。
この結果、消費電力やレイアウトエリアの増大、およびノイズの増大を回避できるため、コンパクト化と省電力化および低ノイズ化を達成することができる。
また、ステージFS1の入力経路がサンプルキャップCap306a、306bの1経路となるため、アナログ連続入力信号AinをサンプリングするトリガがアナログスイッチSW305aのみとなる効果も得られる(図12のアナログスイッチSW1205Kが不要となる)。
次に、図8〜図10は本発明に係るA/D変換器100の第2の実施形態を示したものである。
前述した本発明の第1の実施形態がシングルエンド信号を扱うものであることに対し、本実施の形態は差動信号を扱うものである。そのため、全体構成は前記第1の実施の形態と同じであり、入力信号Ainが差動入力信号AinPとAinNの差分と等しく、出力信号Voutが差動出力信号VoutPとVoutNの差分と等しくなる。
図8は、本実施の形態に係る差動パイプライン型A/D変換器100のステージFS1の回路構成を示す図である。なお、図1に示したステージFS1〜Skの各々は、同一の回路構成を有しているから、図8によるステージの説明を、全てのステージFS1〜Skの説明に代えるものとする。ここで、ステージS2〜Skの入力は、図8においてアナログ差動連続入力信号AinP、AinNを、前段で離散化されたアナログ離散入力信号VinP、VinNに置き換えたものとする。また、任意のステージSkの回路構成に、従来技術と同じ構造を用いても良い。
図8に示すようにこのステージFS1は、アナログ差動連続入力信号AinP、AinNを入力し、デジタル出力信号d1を出力すると共に、後段のステージ2に対してアナログ差動離散出力信号Vout1PとVout1Nを出力する回路である。
なお、本実施の形態では、前記第1の実施形態と同様にさらに制御回路301を有し、クロックφ1、φ2、φS、φCがこの制御回路301によって出力される。また、図中に符号807、809を付して示した箇所は、サミングノードであり、電荷を保存することができる。また、多値出力回路804、808はデジタル出力信号d1をアナログ信号に変換する構成であって、D/Aサブコンバータとして機能する。
すなわち、このA/D変換器802は、サンプリングトリガφCを入力し、サンプリングトリガφCの立下がりに同期して−(AinP−AinN)と、予め設定されている基準電圧(1/4)Vr、(−1/4)Vrとを比較し、結果をデジタル出力信号d1として出力する。デジタル出力信号d1は、多値出力回路804に入力されてSW805f〜805hを制御する。また、デジタル出力信号d1は、多値出力回路808に入力されてSW805p〜805rを制御する。
次に、本実施の形態に係るステージSF1の動作を図5に示したT1〜T3のタイミング順に説明する。
〈T1:サンプルフェイズ〉
先ず、図8は、図5に示したT1のタイミング、すなわちサンプルフェイズにおけるステージFS1の状態を示したものである。
このサンプルフェイズでは、図5に示すようにクロックφ1とφSのみがHとなっていることから、アナログスイッチSW805i、805cがオンされてアナログ連続入力信号AinPがサンプルキャップCap806aに導かれる。また、アナログスイッチSW805i、805dがオンされて、アナログ連続入力信号AinPがサンプルキャップCap806bに導かれる。さらに、アナログスイッチSW805aがオンするので、サンプルキャップCap806a、806bに電荷がチャージされてサンプル動作が行われる。
次に、図9は、図5中T2のタイミング、すなわちコンパレートフェイズにおけるステージFS1の状態を示したものである。
このコンパレートフェイズでは、図5に示すようにクロックφ1とφCのみがHとなっていることから、アナログスイッチSW805a、805i、805k、805sがオフされる。このため、サンプルキャップCap806a、806bにサンプリングされたアナログ連続入力信号AinPの電荷がサミングノード807に保存、確定されると共に、サンプルキャップCap806c、806dにサンプリングされたアナログ連続入力信号AinNの電荷がサミングノード809に保存、確定される。
また、アナログスイッチSW805j、805tがオンされる。このため、サミングノード807の電圧が−AinPVとなると共に、サミングノード809の電圧が−AinNVとなり、差分−(AinP−AinN)Vに対してA/D変換器802で公知の方法によって演算がされ、デジタル出力信号d1の値が決定する。
次に、図10は、図5中T3のタイミング、すなわちホールドフェイズにおけるステージFS1の状態を示したものである。
このホールドフェイズでは、サミングノード807に保存された電荷に対し、サンプルキャップCap806a、806bで公知の方法により演算が行われ、ステージ2に転送される。また、サミングノード809に保存された電荷に対し、サンプルキャップCap806c、806dで公知の方法により演算が行われ、ステージ2に転送される。転送の結果、アナログ出力信号Vout1P、Vout1Nが目標値としてステージ2に出力される。
このような構成をした本実施の形態では、前記第1の実施の形態と同様にサンプルホールド回路S/Hを必要としないため、消費電力とレイアウトエリアおよびノイズの削減を達成することができる。
また、同じくアナログ入力信号AinPのステージFS1の入力経路がサンプルキャップCap806a、806bの1経路となる効果、換言すれば、アナログ連続入力信号AinPをサンプリングするトリガがアナログスイッチSW805aのみとなる効果も得られる。また、同じくアナログ入力信号AinNのステージ1の入力経路もサンプルキャップCap806c、806dの1経路となる効果、換言すれば、アナログ連続入力信号AinNをサンプリングするトリガがアナログスイッチSW805kのみとなる効果も得られる。
101…演算回路
102…メモリ
301…制御回路
302…A/D変換回路
303…増幅器
304…多値出力回路
307…サミングノード
311…ノード
401,402…コンパレータ
SW305a〜SW305j…アナログスイッチ
Cap306a、Cap306b…サンプルキャップ
Ain…アナログ入力信号
d1〜dk…デジタル出力信号
FS1…初段のステージ
S2〜Sk…ステージ
φ1、φ2、φS、φC…クロック
Claims (5)
- ステージを複数多段に備え、
前記ステージは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力する、A/D変換器であって、
前記複数のステージのうち少なくとも初段のステージは、
前記アナログ入力信号をサンプリングキャパシタにサンプリングするサンプリング回路と、
前記サンプリング回路のサンプリング動作タイミングを決定するタイミング切替スイッチと、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を反転する反転回路と、
前記反転した値を前記デジタル信号に変換して出力するA/D変換回路と、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を、前記デジタル信号の値に応じて調整するサンプリング値調整回路と、
前記サンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチと、
を備えることを特徴とするA/D変換器。 - 前記初段のステージは、前記サンプリングキャパシタが接続され、前記サンプリング回路によってサンプリングされた前記アナログ入力信号を保存するサミングノードをさらに含み、
前記A/D変換回路は、前記サミングノードにかかる電圧をA/D変換することを特徴とする請求項1に記載のA/D変換器。 - 前記反転回路は、サンプリング時は前記アナログ入力信号を前記サンプリング回路に入力し、反転時は基準電圧を前記サンプリング回路に入力して、前記サンプリングキャパシタの電荷を反転させることを特徴とする請求項1または2に記載のA/D変換器。
- 前記後段のステージの構成は、前記初段のステージの構成と同じであることを特徴とする請求項1乃至3のいずれか1項に記載のA/D変換器。
- A/D変換とD/A変換を行うステージを複数多段に備えたパイプライン型のA/D変換器の制御方法であって、
前記複数のステージのうち少なくとも初段のステージの処理を、
アナログ入力信号をタイミング切替スイッチによりサンプリング回路のサンプリングキャパシタにサンプリングするサンプルフェイズと、
前記サンプリング回路のサンプリングキャパシタにサンプリングした前記アナログ入力信号を反転すると共に反転した値をデジタル出力信号に変換するコンパレートフェイズと、
前記サンプリング回路のサンプリングキャパシタにサンプリングした前記アナログ入力信号の値を前記デジタル出力信号の値に応じて調整すると共に、調整後のアナログ信号を後段の他のステージに出力するホールドフェイズとの順に切り替えて繰り返し行うことを特徴とするA/D変換器の制御方法。
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