JP2008506333A - 改良精度のために複数パイプラインを使用する電荷ドメインａｄ変換器 - Google Patents

Abstract

制限された精度のマスタＡＤ変換器が１組の類似したスレーブＡＤ変換器パイプラインの調整電荷ステアリングを制御する、新しいアーキテクチュアが提供される。このアーキテクチュアは、従来のアーキテクチュアによって課せられていたレイアウトの制約を軽減し、またデバイスの電力消費も削減する。アレイ内のスレーブパイプラインを空間的に交互配置することによりこの新しいアーキテクチュアは正確度も改善する。

Description

本発明は一般に、アナログデジタル変換器に関し、より詳細には、改良された精度を実現するために複数パイプラインを使用したアナログデジタル変換器に関する。

当技術分野で知られるように、アナログデジタル変換器（ＡＤＣ）はアナログ形式の信号をデジタル形式の信号に変換する。通常のＡＤＣ回路はさまざまな回路アーキテクチュアを持つことができ、そのそれぞれはある付随した利点と欠点を有する。知られているＡＤＣアーキテクチュアは、パイプラインとサブレンジングとシグマデルタとサイクリックとフラッシュと逐次近似およびデュアルスロープを含む。各アーキテクチュアは一般に限られた動作領域に応用可能である。すなわち、これら各アーキテクチュアは、ある領域の周波数および分解能における動作に影響を受け易くする長所と短所を持っている。

パイプライン型ＡＤＣは逐次近似アルゴリズムを使用するが、必要とされる比較を従来的な逐次近似アーキテクチュアのように単一段で行うのではなく連続する段で逐次的に実行する。パイプライン型アーキテクチュアは、サンプルレートを上げるために回路の複雑性の関係をもつ。Ｎビットのパイプライン型ＡＤＣはＮビットの逐次近似ＡＤＣより約Ｎ倍高速である一方、少なくともＮ倍複雑な回路を必要とする。この関係は、比較的高速のサンプルレートとともに比較的高い分解能（Ｎ≧８）を必要とする用途に有利である。パイプライン型アーキテクチュアを採用したＡＤＣは、電荷ドメイン（ＣＣＤ）技術を含むいくつかの基本的な回路技術を用いて実現され得る。

従来技術の電荷ドメインパイプライン型ＡＤＣはその精度が約１０ビットに限られていた。この限界の１つの理由は正確に電荷を比較することが困難だからである。精度を高める上での第２の限界は２つの問題から生ずる。１つの問題は、電荷ドメインＡＤＣの信号を表現するために使われる電荷量が以下の式で表されるように所望の信号対雑音比の２乗に比例して増やされなければならないということである：
Ｑ_ＳＩＧ∝２^２Ｎ （式１）
ただしＮはＡＤＣの分解能のビット数である。

第２の問題は、ＡＤＣに使用されるＣＣＤのゲート容量は信号電荷を収容するために比例して増やされなければならないことである。所与の製造工程にとって、ゲート容量の増加はゲート長（Ｌ）またはゲート幅（Ｗ）またはその両方の拡大を必要とする。Ｌの拡大はＣＣＤの電荷移動速度を減じ、これによってＡＤＣの最大サンプルレートを制限する。このトレードオフは多くの場合に受け入れがたく、そのためＷを拡大しなければならない。

しかし、Ｗが拡大され得る程度は動的な影響によって制限される。ゲートクロック電圧および信号電荷はＣＣＤのゲートの幅に沿って伝達しなければならない。したがって、Ｗを拡大することはこれらの信号の速度を遅らせ、再びこのデバイスのサンプルレートを制限する。このため、Ｗを拡大できる可能性はある特定のサンプルレートに限定される。

ＣＣＤ内の電荷移動は隣接ゲート間でだけ起こるので、条件付電荷移動（電荷ステアリングとも呼ばれる）および電荷マージングについて必要な電荷ドメインＡＤＣの動作は電荷流れの方向の変更を含む。より大きな信号電荷を収容するためにゲート領域が拡大されるに応じて、これらの機能のためのＣＣＤの構造はＬおよびＷのどちらをも拡大しなければならない。先に述べたように、ＬおよびＷの拡大は電荷移動速度を減じこれによりこの拡大はある特定のサンプルレートに対してだけに限定される。

高性能で高分解能である電荷ドメインＡＤＣ用の新しいアーキテクチュアを実現する方法および装置が提示される。このＡＤＣは、１組のスレーブ電荷ドメインＡＤ変換器パイプラインの調整電荷ステアリングを制御する限定された精度のマスタＡＤ変換器を含む。このアーキテクチュアは従来のアーキテクチュアにより課せられていたレイアウトの制約を軽減し、デバイスの電力消費をも減少させる。アレイにおけるスレーブパイプラインを空間的に交互配置することにより、この新しいアーキテクチャは精度も向上させる。

本発明は、添付図面を併用してなされる以下の詳細な説明からより完全に理解されるであろう。
高性能で高分解能であるＡＤＣのための新しいアーキテクチュアが提示される。このＡＤＣは、１組のスレーブ電荷ドメインＡＤ変換器パイプラインの調整電荷ステアリングを制御する限定された精度のマスタＡＤ変換器を含む。本発明は先に説明したレイアウト問題を回避し、サンプルレートを損なうことなく任意の高い精度を備えた電荷ドメインＡＤＣの実用的なレイアウトを可能とする方法を提供する。

本発明の好適な実施形態ではサブレンジングパイプライン型ＡＤＣアーキテクチュアが使用される。このアーキテクチュアでは、１つのＮビットのＡＤＣは、各ブロックがＮビット未満の分解能のパイプライン型（副）ＡＤＣを含む２つ以上のブロックに分割される。ブロック間では信号を表す電荷対のコモンモード電荷成分が低減される一方、電荷対の差は維持または増幅される。

通常の電荷ドメインパイプライン型ＡＤＣは、信号電荷を搬送する一対のＣＣＤレジスタ（「信号チャネル」）および基準電荷を搬送し処理する一対のＣＣＤレジスタ（「スケーリングチャネル」）を含む。この信号およびスケーリングチャネルは、基準電荷を条件付で移動（「ステア」）しそれを信号チャネルの信号電荷にマージさせるＣＣＤ素子によって結合される。ＡＤＣはまた、基準電荷パケットをスケーリングチャネルに導入するための回路を含む。ＡＤＣはまた、その差が入力信号に比例する差電荷対を信号チャネルに導入するための回路を含む。この回路は入力電圧信号（シングルエンドまたは差動）およびサンプリングクロックに応答して差電荷対を生成することができ、したがってサンプルホールド回路を備える。このような通常の電荷ドメインパイプライン型ＡＤＣは本発明の１つの部分を構成し、以下に詳しく説明する。

図１〜図４で電荷パケットの移動は太線で示され、通常の電圧または電流信号は細線で示される。次に図１を参照すると、サブレンジングパイプライン型電荷ドメインＡＤＣ１が示される。サブレンジングパイプライン型電荷ドメインＡＤＣは、以下に詳しく説明する電荷ドメインパイプライン型ＡＤＣ２、コモンモード低減回路１４および第２の電荷ドメインパイプライン型ＡＤＣ１８を備える。

第１のパイプライン型ＡＤＣ２はＮ_１個の段を有し、サンプルホールド回路または他の手段で生成されてよい差信号電荷対８が供給される。パイプライン型ＡＤＣ２は、その電荷差が入力対８の電荷差よりも減少している出力差信号電荷対１０を生成する。パイプライン型ＡＤＣ２はＮ_１ビットのデジタル出力信号１２を生成する。この装置は全体のサブレンジングＡＤＣの第１「ブロック」と呼ばれる。

この第１のパイプライン型ＡＤＣ２の後にコモンモード低減（ＣＭＲ）回路またはデバイス１４が続き、この回路は入力として差電荷対１０を受信し、その差電荷を維持または増幅しつつそのコモンモード電荷を相対的に低減させて出力差電荷対１６を生成する。

コモンモード低減回路１４の出力１６は、Ｎ_２個の段を含みサブレンジングＡＤＣ１の第２ブロックを構成する第２の電荷ドメインパイプライン型ＡＤＣ１８への入力として供給される。この第２ブロックはその出力として差電荷対２０を生成する。第２ブロックは、その入力信号電荷を直接的にコモンモード低減回路から受けるので、サンプルホールド回路を必要としない。第２のＡＤＣブロック１８はＮ_２ビットのデジタル出力信号１９を生成する。示されたブロックの後に付加的なコモンモード低減回路および付加的なＡＤＣブロックが続いてもよい。

分解能を上げるためには、サブレンジングパイプライン型電荷ドメインＡＤＣの少なくとも第１ブロックの信号チャネルとスケーリングチャネルはともに、先に述べたようにそのサイズが拡大されなければならずそれに応じてより大きな電荷が導入されなければならない。

本発明によると、サブレンジングパイプライン型電荷ドメインＡＤＣの少なくとも第１ブロックの信号チャネルおよびスケーリングチャネルは、そのステアリングおよびマージング構造とともに、所望の合計信号電荷を維持するのに必要とされるゲート領域の１／Ｋをそれぞれが有するより小さな数Ｋのレジスタにそれぞれ分割される。参照および信号電荷を導入するための回路も、合計電荷の１／Ｋをそれぞれが供給するＫユニットに同様に副分割される。ステアリングおよびマージング構造に加えて２つの信号チャネルおよび２つのスケーリングチャネルを備えた１組のこれらより小さなＣＣＤレジスタは、参照および信号電荷導入装置とともに、ここではＡＤＣ「セル」と呼ぶ。

次に図２を参照すると、全体のサブレンジング変換器のＡＤＣブロック２は、「マスタ」ＡＤＣと名付けた１つのＡＤＣ２２と、「スレーブ」セルと名付けた先に説明したＫのセル２４と、コンバイナー２６とを備える。図２は３個のスレーブセル２４（Ｋ＝３）の場合を示す。各スレーブセル２４の調整電荷は、スレーブセルそれ自体があたかも通常のパイプライン型電荷ドメインＡＤＣの一部であるかのようにステアリングされマージングされる。しかしながら、このアーキテクチュアでは、調整電荷の配列に関する決定はすべてのスレーブセル２４に対してマスタＡＤＣ２２によって同時に行われる。スレーブセル２４は（このタイプの通常のＡＤＣが必要とする）比較器を含まず、フローティングゲートも持たない（通常は電荷差の感知のために必要とされる）。

Ｋのスレーブセル２４すべての差電荷出力対はコンバイナー２６の入力として供給される。コンバイナー２６への複数の入力は結合されて、その差が入力電荷対の差の合計である差電荷出力対２１および２３になる。本発明の一形態によって構成される全体のサブレンジングパイプライン型電荷ドメインＡＤＣにおいては、コンバイナー２６からの出力電荷対２１および２３は（図１に関連して先に考察した）全ＡＤＣの１つのブロックの出力を構成する。次いでこの出力は図１のブロック１４などのコモンモード低減回路に入力として供給される。

本発明の他の形態においてコンバイナー２６は２つ以上の出力電荷対を作ってもよい。この形態は、第１ブロックだけでなく第２ブロック（場合によりその後のブロック）も先に説明した複数パイプライン構造から恩恵を受ける場合に適している。この形態では、コンバイナー２６への入力は２またはそれ以上のグループに細分割され、各グループにおける入力は先に説明したように結合されて個々の出力電荷対を生成する。次いでそのような出力はそれぞれ個々のコモンモード低減器に供給され、全体のサブレンジングＡＤＣの次のブロックの個々のＡＤＣパイプラインに供給される。

次に図２に関連して図３を参照するとマスタＡＤＣ２２が示される。図３に示され以下に説明するマスタＡＤＣ２２は通常の電荷ドメインパイプライン型である。本発明のマスタＡＤＣとして他のタイプのＡＤＣが代わりに使用されてもよい。図３のマスタＡＤＣ２２はサンプルホールド回路２５と、２つの信号チャネル２７および２８と，２つのスケーリングチャネル３０および３２と、比較器３４ａ〜３４ｃとを備える。マスタＡＤＣに組み込まれたＡＤＣセルは総数Ｋ個のセルのうちの一つであってもよいし単独のものでもよく、説明している実施形態では単独のものである。本明細書で説明されるマスタＡＤＣは「ａ」と「ｂ」および「ｃ」として識別される３段を含む。しかしながら、任意の数の段が使用され得ることが理解されるべきである。使用される段数はサブレンジングＡＤＣの第１ブロックの分解能Ｎ_１を決定する。この段数Ｎ_１は、全体のＡＤ変換器におけるスレーブセルの多数のＫとは無関係である。

マスタＡＤＣ１０は次のように動作する。入力信号Ｖ_ｉｎが差信号電荷対３６および３８を生成するサンプルホールド回路２５に供給される。信号電荷３６と３８との差はＶ_ｉｎのサンプリングされた値に比例する。信号電荷３６は信号チャネル２７に供給され、信号電荷３８は信号チャネル２８に供給される。信号チャネル２７は４０ａと４０ｂおよび４０ｃと表記された３段を含み、同様に信号チャネル２８は４２ａ、４２ｂおよび４２ｃと表記された３段を含む。付随してスケーリングチャネル３０も４４ａ、４４ｂおよび４４ｃと表記された３段を含み、スケーリングチャネル３２も４６ａ、４６ｂおよび４６ｃと表記された３段を含む。信号チャネル２７および２８の段「ａ」における電荷は、第１の電圧比較器３４ａによって比較される。比較器３４ａの決定はこの段からのデジタル出力４８ａを構成し、２つの信号電荷のいずれが大きいかを指示する。２つの定格上等しい基準電荷がスケーリングチャネル段４４ａおよび４６ａに格納される。信号電荷対が信号チャネル２７および２８の段「ａ」からシフトされると、比較器の決定は、スケーリングチャネル段４４ａとスケーリングチャネル段４６ａのどちらかからの基準電荷を信号電荷対の小さい方の要素への加算を指示する。未使用の基準電荷は破棄される。これらの比較および加算演算の結果として生じる電荷対は信号チャネル２７および２８の次段４０ｂおよび４２ｂにそれぞれ供給される。

この操作が繰り返され、今度はそれぞれの信号チャネル段４０ｂおよび４２ｂの電荷が比較器３４ｂによって比較される。比較器３４ｂの決定はこの段からのデジタル出力４８ｂを構成し、２つの信号電荷のどちらがより大きいかを指示する。２つの定格上等しい基準電荷がスケーリングチャネル段４４ｂおよび４６ｂに格納される。この段の基準電荷は好適な実施形態では、その前段の基準電荷の値の約１／２である。信号電荷対が信号チャネル２７および２８の段「ｂ」からシフトされると、比較器の決定は、スケーリングチャネル段４４ｂとスケーリングチャネル段４６ｂのどちらかからの基準電荷を信号電荷対の小さい方の要素に加算することを指示する。これらの比較および加算演算の結果として生じる電荷対は、次にチャネル２７および２８の次段４０ｃおよび４２ｃにそれぞれ供給される。

この動作が第３段で再び繰り返され、それぞれ信号チャネル段４０ｃおよび４２ｃからの電荷が比較器３４ｃによって比較される。比較器３４ｃの決定はこの段からのデジタル出力４８ｃを構成し、２つの信号電荷のいずれが大きいかを指示する。２つの定格上等しい基準電荷がスケーリングチャネル段４４ｃおよび４６ｃに格納される。この段の基準電荷は好適な実施形態では、その前段の基準電荷の値の約１／２である。比較器の決定は、スケーリングチャネル段４４ｃとスケーリングチャネル段４６ｃのどちらかからの基準電荷をその対の小さい方の要素に加算するように指示する。これらの比較および加算演算の結果として生じる電荷対は、マスタＡＤＣ２２から差出力端５０および５２に出力される。

次に図４を参照するとスレーブＡＤＣセル２４が示される。このスレーブＡＤＣセル２４は、サンプルホールド回路５４と、２つの信号チャネル５６および５８と、２つのスケーリングチャネル６０および６２とを備える。信号チャネル５６は６４ａ、６４ｂおよび６４ｃと表記された３段を含み、同様に信号チャネル５８は６６ａ、６６ｂおよび６６ｃと表記された３段を含む。同じ様に、スケーリングチャネル６０も６８ａ、６８ｂおよび６８ｃと表記された３段を含み、スケーリングチャネル６２も７０ａ、７０ｂおよび７０ｃと表記された３段を含む。本明細書で説明されるスレーブＡＤＣセル２４は「ａ」と「ｂ」および「ｃ」として識別される３段を含む。しかしながら、任意の個数の段が使用され得ることが理解されるべきである。

スレーブＡＤＣセル２４は次のように動作する。入力信号Ｖ_ｉｎがサンプルホールド回路５４に供給され、この回路はサンプリングされ比例した差信号電荷対７２および７４を生成する。この入力信号Ｖ_ｉｎおよびサンプリングの瞬間を決定するクロックは定格上マスタＡＤＣおよび各スレーブセル２４と同一である。信号電荷７２は信号チャネル５６の段６４ａに供給され、信号電荷７４は信号チャネル５８の段６６ａに供給される。

マスタＡＤＣ２２の比較器３４ａの決定は入力４８ａを構成し、マスタＡＤＣの段「ａ」内の２つの信号電荷のいずれが大きいかを指示し、これに対応して段６４ａおよび６６ａ内の信号電荷のいずれが大きいと推定されるかを指示する。２つの定格上等しい基準電荷がスケーリングチャネル段６８ａおよび７０ａに格納される。入力４８ａは、スケーリングチャネル段６８ａとスケーリングチャネル段７０ａのどちらかからの基準電荷を信号チャネル段６４ａおよび６６ａ内の信号電荷対の小さい方の要素に加算するように指示する。この加算演算の結果として生じる電荷対は、信号チャネル５６および５８の次段６４ｂおよび６６ｂにそれぞれ供給される。

この操作は第２段で繰り返され、ここではマスタＡＤＣ１０の比較器３４ｂの決定がこの段の入力４８ｂを構成し、マスタＡＤＣの段「ｂ」内の２つの信号電荷のいずれが大きいかを指示する。２つの定格上等しい基準電荷がスケーリングチャネル段６８ｂおよび７０ｂに格納される。好適な実施形態においては、この段の基準電荷はその前段の基準電荷の値の１／２である。入力４８ｂは、スケーリングチャネル段６８ｂとスケーリングチャネル段７０ｂのどちらかからの基準電荷を信号チャネル段６４ｂおよび６６ｂ内の信号電荷対の小さいと推定される方の要素に加算することを指示する。この加算演算の結果として生じる電荷対は、チャネル５６および５８の次段６４ｃおよび６６ｃにそれぞれ供給される。

この操作は再び第３段で反復され，ここではマスタＡＤＣ１０の比較器３４ｃの決定がこの段の入力４８ｃを構成し、２つの信号電荷のいずれが大きいかを指示する。２つの定格上等しい基準電荷がスケーリングチャネル段６８ｃおよび７０ｃに格納される。比較器の決定は、スケーリングチャネル段６８ｃとスケーリングチャネル段７０ｃのいずれかからの基準電荷を信号電荷対の小さいと推定される方の要素に加算することを指示する。この加算演算の結果として生じる電荷対はスレーブセル２４から差出力端６１および６２に出力される。

先のいくつかの段落では１つのスレーブセルの動作を説明した。先に述べたようにすべてのＫのスレーブセル２４内の基準電荷パケット（マスタＡＤＣ２２内の基準電荷パケットと同様）のステアリングはマスタＡＤＣ２２の比較器３４ａ〜３４ｃからの信号により制御される。

この説明から、全体のＡＤＣの第１ブロックで処理される全部の電荷は任意の１つのセル内の電荷のＫ倍であることが理解できよう。各セルのサイズ（そのＣＣＤレジスタのＷおよびＬ）は（ターゲット製造プロセスの不可避的な限度の範囲内で）ＡＤＣの速度目標を満たすように選択され得る。それゆえ所望のＡＤＣの分解能に到達するために必要となる総電荷は、必要に応じてＫを増加させることにより簡単に得ることができる。

全体のＡＤＣはサブレンジング法を使用しているので、第１ブロックにおける比較器の決定はそのブロックで作られるビット数に対して十分に正確であることだけを必要とする。これと同様の緩やかな精度要件がマスタＡＤＣ自体にも適用される。なぜなら、そのビット決定だけが（その演算のいくつかの他の側面ではなく）第２ブロックに進む信号電荷に影響を与えるからである。マスタＡＤＣは電荷ドメインＡＤＣである必要が実際はなく、パイプライン化していなければならないこともない。全体のＡＤＣに比較してその分解能および精度の要件が緩やかであるから、ある場合にはそれをフラッシュまたは他のデザインにすることが有利かもしれない。

本発明は、従来技術のＡＤＣアークテクチュアに対していくつかの利益をもたらす。すべての電荷ステアリング決定がマスタＡＤＣで行われるから、スレーブセルはフローティングゲートを含む必要がない。この結果、デバイスのレイアウトと電荷移動効率および電荷処理容量が最適化され得る。これらの最適化はＣＣＤのクロック電力を減少させる。加えて、比較器の物理的な配置のためにスレーブセル内に許容差をもたらす必要がないので、スレーブパイプラインは通常の電荷ドメインパイプライン型ＡＤＣにおけるよりもより少数の段で形成することができる。この段数の削減はＣＣＤのクロック電力をさらに減少させる。

多数のスレーブセルを使用するさらなる利益は、アレイ内のセルを交互配置することによって全体のＡＤＣの精度が改善され得ることである。このようにして、差動対のセルを横断しておよび相補チャネルの間において複数の状態変化が相殺される傾向となる。加えて、アレイ内に交互に現れるセルが配置をミラーされるならば、マスクの不整合によるどんな影響も相殺される傾向になろう。

本発明によってもたらされるさらにもう１つの利益は、多数のスレーブセルのために、基準電荷の導入における不正確さと、パイプライン段間の基準電荷のスケーリングにおける不正確さ、および信号電荷の導入における不正確さ（デバイス不整合の結果に基づく）とが平均化される傾向となり、これにより全体のＡＤＣの精度が改善されることである。

以上説明したように、限られた精度のマスタＡＤ変換器が１組のスレーブＡＤ変換器パイプラインまたはセルの調整電荷ステアリングを制御する新しいアーキテクチュアが提供される。このアーキテクチュアは、従来のアーキテクチュアによって課せられていたレイアウトの制約を軽減し、デバイスの電力消費も減少させる。アレイ内のスレーブパイプラインを空間的に交互配置することによりこの新しいアーキテクチュアは精度も改善する。

本発明の好適な実施形態を説明してきたが、これらの概念を組み入れた他の実施形態も使用できることは当業者にとって今や明らかであろう。したがって、本発明は説明した実施形態に限定されるべきでなく、むしろ添付の特許請求の範囲の精神と範囲によってのみ限定されるべきであると思われる。本明細書に引用したすべての刊行物および参考文献は参照によってその全体が本明細書に明確に組み込まれる。

サブレンジングパイプライン型電荷ドメインＡＤＣの構成図である。 本発明のＡＤＣの最上層の構成図である。 マスタＡＤＣの構成図である。 スレーブＡＤＣセルの構成図である。

Claims (17)

1. 変換されるべきアナログ信号を受信するように構成された入力を有し、少なくとも１ビットのデジタル出力をさらに有するマスタアナログデジタル変換器（ＡＤＣ）と、
   変換されるべき前記アナログ信号を受信するように構成された入力を有し、前記マスタＡＤＣの前記デジタル出力に結合したデジタル入力をさらに有し、第１のＡＤＣＰはアナログ出力をさらに有する、第１のアナログデジタル変換器パイプライン（ＡＤＣＰ）と、
   を備えた装置。
2. 前記第１のＡＤＣＰは、前記マスタＡＤＣの前記デジタル出力に結合したデジタル入力をそれぞれが有する複数のＡＤＣＰのうちの第１のＡＤＣＰであり、各前記複数のＡＤＣＰから前記アナログ出力を受信するように構成された入力を有するコンバイナーをさらに備え、前記コンバイナーは出力をさらに備える、請求項１に記載の装置。
3. 前記コンバイナーの出力は、一対の電荷間の差が出力信号を表わす前記一対の電荷を備えた電荷ドメイン信号である、請求項２に記載の装置。
4. 前記コンバイナーの出力に結合した入力を有し、コモンモード電荷が出力電荷差に関係して低減される出力を有するコモンモード低減回路をさらに備える、請求項３に記載の装置。
5. 前記コモンモード低減回路の前記出力は前記コモンモード低減回路の前記入力と実質的に同一の電荷差を有し、前記コモンモード低減回路の前記出力は低減されたコモンモード電荷を有する、請求項４に記載の装置。
6. 前記コモンモード低減回路の前記出力は前記コモンモード低減回路の前記入力に関して増幅された電荷差を有し、前記コモンモード低減回路の前記出力は相対的に低減されたコモンモード電荷を有する、請求項４に記載の装置。
7. 前記コモンモード低減回路の前記出力に結合したアナログ入力を有し、少なくとも１ビットのデジタル出力を有する第２の電荷ドメインＡＤＣブロックをさらに備える、請求項４に記載の装置。
8. 前記ＡＤＣＰは、
   変換されるべき信号を受信するように構成された前記入力に結合され、第１の出力および第２の出力を有するサンプルホールド回路と、
   前記サンプルホールド回路の前記第１の出力に結合した第１の電荷結合素子（ＣＣＤ）信号チャネルと、
   前記サンプルホールド回路の前記第２の出力に結合された第２のＣＣＤ信号チャネルと、
   前記第１のＣＣＤ信号チャネルに結合した第１のＣＣＤスケーリングチャネルと、
   前記第２のＣＣＤ信号チャネルに結合した第２のＣＣＤスケーリングチャネルと、
   を備え、
   各前記第１および第２スケーリングチャネルから各前記第１および第２信号チャネルへの電荷の加算が前記デジタル入力によって制御される、請求項１に記載の装置。
9. 前記第１のＣＣＤスケーリングチャネルおよび前記第２のＣＣＤスケーリングチャネルは実質的に等しいそれぞれの基準電荷を含む、請求項８に記載の装置。
10. 前記第１のＣＣＤ信号チャネル、前記第２のＣＣＤ信号チャネル、前記第１のＣＣＤスケーリングチャネルおよび前記第２のＣＣＤスケーリングチャネルは、複数の段を含む、請求項８に記載の装置。
11. 前記第１のＣＣＤスケーリングチャネルおよび前記第２のＣＣＤスケーリングチャネルの各段はそれぞれの基準電荷を有し、各段における基準電荷の値が前段の基準電荷の値のほぼ１／２である、請求項１０に記載の装置。
12. 変換されるべき信号をマスタＡＤＣの入力で受信するステップと、
    変換されるべき前記信号を１または複数のＡＤＣＰで受信するステップと、
    前記マスタＡＤＣにおいて前記信号をサンプリングするステップと、
    各ＡＤＣＰにおいて前記信号をサンプリングし、前記信号に比例した差を有する電荷対を備えた出力を生じるステップと、
    前記マスタＡＤＣにおいてアナログデジタル変換を実行し、少なくとも１出力ビットを生じるステップと、
    前記マスタＡＤＣからの前記少なくとも１出力ビットに基づいて各ＡＤＣＰの各段において電荷を選択的に加算し、サンプリング結果と比較して低減された電荷差を有するＡＤＣＰ出力を生じるステップと、
    を備える信号をアナログ形式からからデジタル形式に変換する方法。
13. 前記ＡＤＣＰの各出力の電荷差の和からなる電荷差を有し、且つ前記ＡＤＣＰの各出力のコモンモード電荷の和からなるコモンモード電荷を有する新しい出力を生成するために、前記１または複数のＡＤＣＰの出力を結合するステップさらに備える、請求項１２に記載の方法。
14. 前記結合された出力のコモンモード電荷を前記電荷差に関して低減させるステップをさらに備える、請求項１３に記載の方法。
15. 前記結合された出力の前記コモンモード電荷は、前記電荷差が実質的に変化していない間に低減される、請求項１４に記載の方法。
16. 前記結合された出力の電荷差は、前記相対コモンモード電荷が低減される間に増幅される、請求項１４に記載の方法。
17. 第２の電荷ドメインＡＤＣへの入力としてコモンモード低減電荷出力を受信するステップをさらに備える、請求項１３に記載の方法。

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