KR101208643B1 - 향상된 해상도와 감소된 파워 소모를 갖는 서브-레인징파이프라인드 차지-도메인 아날로그 디지털 컨버터 - Google Patents

향상된 해상도와 감소된 파워 소모를 갖는 서브-레인징파이프라인드 차지-도메인 아날로그 디지털 컨버터 Download PDF

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Abstract

신호 값 샘플들이 차동 쌍들이 차지들로 나타나고 차지들에 대한 지연과 산술적 연산에 전하 결합 소자(CCD)들을 사용하는 파이프라인드 아나로그-디지털 컨버터가 개시된다. 파이프라인에서는, 각각의 연속적 스테이지에서 동일하거나 더 작은 차지 차이를 결정한다. 일정수의 스테이지 후에, 상기 단일-차지 쌍의 공통 모드 성분이 감소된다. 이러한 공통-모드-차지 감소 스테이지 이후의 파이프라인 스테이지들은 차지 용량과 크기가 감소되어, 더 민감하게 차지를 비교할 수 있다. 따라서 상기 아날로그 디지털 컨버터의 해상도가 증가하게 되고 파워 소모는 감소하게 된다.

Description

향상된 해상도와 감소된 파워 소모를 갖는 서브-레인징 파이프라인드 차지-도메인 아날로그 디지털 컨버터{SUB-RANGING PIPELINED CHARGE-DOMAIN ANALOG-TO-DIGITAL CONVERTER WITH IMPROVED RESOLUTION AND REDUCED POWER CONSUMPTION}
본 발명은 아날로그 디지털 컨버터에 관한 것으로서, 보다 상세하게는 전하 결합 소자(charge-coupled device; CCD)를 채택한 파이프라인드 아날로그 디지털 컨버터에 관한 것이다.
파이프라인드 차지-도메인 아날로그 디지털 컨버터(analog-to-digital converter; ADC)들이 알려져 있다. 이러한 아날로그 디지털 컨버터(ADC)들은 샘플링된 아날로그 신호를 차지들 또는 차지-쌍 차이들의 시퀀스로 나타난다. 이와 같은 신호 차지들은 하나 또는 그 이상의 전하 결합 소자(CCD) 쉬프트 레지스터들에서 저장되고, 이동되고 처리된다. 차지를 저장하거나 쉬프팅시키는 것 이외에도, 이러한 차지-도메인 아날로그 디지털 컨버터(ADC)들은 차지를 나누고, 차지를 비교하고, 차지를 병합하는(더하는) 동작을 수행하여 아날로그 신호를 디지털 신호로 변환한다.
알려진 바와 같이, 아날로그 디지털 컨버터(ADC)는 아날로그 형태의 신호를 디지털 형태의 신호로 변환한다. 종래의 아날로그 디지털 컨버터(ADC) 회로는 여러 가지 형태의 회로 구조로 구현될 수 있고, 각 회로 구조에는 각각의 이점과 불리한 점이 존재한다. 알려진 아날로그 디지털 컨버터(ADC) 구조로는 파이프라인, 서브-레인징(sub-ranging), 시그마-델타(signma-delta), 사이클릭(cyciclic), 연속 근사(seccessive approximation) 및 이중 슬로프(dual-slope) 등이 있다. 각 구조는 제한된 동작 영역에만 적용 가능하다. 즉, 이러한 각각의 구조들은 강점과 약점을 가지고 있어서, 특정 범위의 주파수와 해상도에만 적용할 수 있게 된다.
예를 들면, 플래시 아날로그 디지털 컨버터(ADC)는 가장 높은 샘플링 레이트를 제공하지만, 비교적 한정된 해상도와 비교적 높은 파워 소모를 갖는다. 시그마-델타 아날로그 디지털 컨버터(ADC)는 매우 높은 해상도를 제공하지만, 실제적으로 낮은 출력 샘플링 레이트를 제공한다. 일반적인 파이프라인 아날로그 디지털 컨버터(ADC)는 보통에서 높은 해상도와 보통에서 높은 샘플링 레이트에서 동시 동작하기에는 매우 적합하다. 대부분의 파이프라인 아날로그 디지털 컨버터(ADC)들은 연산 증폭기를 채택하는 스위치드-커패시터 회로 기술을 이용하여 구현된다. 연산 증폭기는 회로의 동작 속도를 제한하고 상당한 양의 파워를 소모한다. 차지-도메인(전하 결합 소자(CCD) 기반의) 파이프라인드 아날로그 디지털 컨버터(ADC)는 연속 증폭기를 사용하지 않아서 파워 소모가 감소되고, 회로 면적이 상당히 줄어든다.
종래의 차지-도메인(전하 결합 소자(CCD) 기반의) 파이프라인드 아날로그 디지털 컨버터(ADC)들은 약 10 비트 정도의 해상도에서 한계가 있었다. 이러한 한계가 나타나는 주요한 이유는 전하 결합 소자(CCD) 쉬프트 레지스터 내의 차지들을 파괴하지 않으면서 정확히 비교하는데 어려움이 있기 때문이다. 플로팅 게이트를 이용하여 차지들을 비교하는데, 전하 결합 소자(CCD)들의 플로팅 게이트들 밑의 비교되는 차지들이 순간적으로 전압 변화를 유도한다. 이러한 전압 변화는 전압 비교기 회로에 의하여 감지된다. 이러한 플로팅-게이트의 차지-비교를 이용하는 방법은 기생 커패시턴스, 커패시턴스 부정합, 커패시턴스-프리차지 또는 "kTC" 노이즈 및 비교기 회로의 노이즈와 전압 오프셋 때문에 발생하는 에러들에 취약하다. 이러한 에러들은 전하 결합 소자(CCD)에 대한 내재적 또는 기생 커패시턴스 등 여러 가지 커패시턴스들이 플로팅 게이트 상의 주어진 차동 차지들에 의하여 유도된 차동 전압 신호의 이용 가능한 크기와 정확도를 제한하는 것과 모두 연관이 있다.
비교기의 오프셋을 자동으로 영(=zero)으로 만드는 것과 같은 여러 가지 회로 기법들이 이러한 문제점들을 해결할 수 있지만, 이러한 회로 기법들은 종작 속도를 느리게 하고, 파워 소모를 증가시킬 수 있다. 이와 유사하게, 비교할 차지 패킷들이 동일한 플로팅 게이트에 순차적으로 제공되는 직렬 비교기법에서는, 차지를 정확하게 비교할 수 있지만, 클럭 레이트의 1/2 정도로 샘플링 레이트가 감소되고, 동작속도도 감소하게 된다.
본 발명은 신호 값 샘플들이 차동 쌍의 차지들로 나타나고 전하 결합 소자(CCD)를 이용하여 상기 차지들을 저장하고, 이동하고, 산술적 연산을 하는 파이프라인드 아날로그 디지털 컨버터를 제공한다. 상기 파이프라인에서는, 각각의 연속적 스테이지에서 동일하거나 더 작은 차지 차이를 결정한다. 일정수의 스테이지 후에, 상기 단일-차지 쌍의 공통 모드 성분이 감소된다. 이러한 공통-모드-차지 감소 스테이지 이후의 파이프라인 스테이지들은 차지 용량과 크기가 감소되어, 더 민감하게 차지를 비교할 수 있다. 따라서 상기 아날로그 디지털 컨버터의 해상도가 증가하게 되고 파워 소모는 감소하게 된다.
도 1은 종래의 장치를 나타내는 블록도이다.
도 2는 종래의 장치에서 2개의 차지들의 흐름을 나타내는 그래프이다.
도 3은 본 발명의 실시예에 따른 파이프라인드 아날로그 디지털 컨버터를 나타내는 블록도이다.
도 4는 본 발명에서 2개의 차지들의 흐름을 나타내는 그래프이다.
도 5는 본 발명의 다중화된 실시예를 나타내는 블록도이다.
도 6은 본 발명의 또 다른 다중화된 실시예를 나타내는 블록도이다.
본 발명의 이점을 명확히 하기 위해서, 종래의 차지-도메인 파이프라인드 아날로그 디지털 컨버터(ADC)의 동작을 먼저 설명한다. 종래의 차지-도메인 파이프라인드 아날로그 디지털 컨버터(ADC)의 전형적인 파이프라인 스테이지가 도 1에 나타나 있다. 도 1에서는 차지-전달 경로는 화살표가 있는 굵은 선으로 나타나고, 보통(와이어드)의 연결은 가는 선으로 나타난다.
본 발명에서, 구체적인 전하 결합 소자(CCD) 구조는 중요하지 않기 때문에 도시하지는 않는다. 파이프라인 스테이지 당 스토리지 게이트들의 개수처럼, 도 1에 나타나는 개수들은 변할 수 있다. 도 1의 파이프라인에서는 전하 결합 소 자(CCD) 레지스터는 시그널-차지 쌍의 두 구성 요소들을 위해서 병렬구조이다. 단일한 전하 결합 소자(CCD) 레지스터에 시그널-차지 쌍이 인터리브드되는 유사한 파이프라인을 기초로 한 아날로그 디지털 컨버터(ADC)들도 본 발명의 범위 안에 있다.
도 1을 참조하면, 파이프라인 스테이지(1)는 다음과 같이 동작한다. 차동 신호-차지 쌍(QPin;2, QMin;4)이 다른 파이프라인 스테이지나 시그널 소스로부터 입력으로서 스테이지에 진입한다. 구성 요소들(6, 8, 12, 14, 16, 18)은 차지들이 저장될 수 있는 전하 결합 소자(CCD) 쉬프트 레지스터 내의 스토리지 게이트들을 나타낸다. 스토리지 게이트들(6, 8)은 플로팅 게이트들이다. 플로팅 게이트의 특성은 시그널 차지를 끌어당기는 전압으로 프리차지된 후에는 플로팅 게이트는 전압원으로부터 분리되어 전기적으로 플로팅 상태에 있게 된다. 두 개의 시그널 차지들이 플로팅 게이트들(6, 8) 밑으로 쉬프트되면, 시그널 차지들은 플로팅 게이트들(6, 8) 위에 비례하는 전압 변화를 유도한다. 유도된 전압 변화들(6a, 8a)은 전압 비교기(10)에 의하여 비교된다. 비교기의 비교결과에 따라서 이 단계(도시되지 않음)의 디지털 출력(bout)이 결정되고, 두 개의 시그널 차지들(2, 4) 중 어느 쪽이 더 큰지가 나타난다. 거의 같은 양의 2 개의 기준 차지들이 게이트들(12, 14) 밑에 저장된다. 입력 차지 쌍이 각각 게이트들(16, 18)로 쉬프트됨에 따라, 비교기에서 상기 쌍 중에서 차지 양이 더 작은 쪽으로 기준 차지들 중 하나를 더하도록 한다. 이 순간에 게이트(8)의 시그널 차지(8b)는 게이트(6)의 시그널 차지(6b)보다 더 작아서, 게이트(14)로부터의 기준 차지는 게이트(18)에서 게이트(8)로부터의 시그널 차지(8b)에 더해진다. 사용되지 않은 게이트(12)로부터의 기준 차지는 버려진다. 게이트(6)의 시그널 차지(6b)가 게이트(8)의 시그널 차지(8b)보다 더 작은 경우라면, 게이트(12)로부터의 기준 차지가 게이트(16)에서 게이트(6)로부터의 시그널 차지(6b)에 더해진다. 게이트(14)로부터의 사용되지 않은 기준 차지는 버려진다. 이러한 비교동작 및 더하는 동작들로부터 결과적인 차지 쌍은 각각 게이트들(16, 18)에 출력들(QPout;20, QMout;22)로서 존재한다.
이러한 과정들은 연속되는 파이프라인 스테이지들에서 반복된다. 기준 차지는 일반적으로 파이프라인의 각 스테이지에서 더 작아진다. 기준 차지는 전형적으로 각 스테이지마다 1/2 정도씩 줄어들어서, 비교기들의 디지털 출력은 바이너리 코딩을 제공한다.
도 2를 참조하면, 도 1의 파이프라인 스테이지가 4 스테이지로 구성된 경우에 4 스테이지들을 통과하는 시그널-차지 쌍(Sig1, Sig2)의 연속적인 차지 값들이 나타나 있다. 도 2에 나타난 바와 같이, 차지들(Sig1, Sig2)은 첫 번째 스테이지에 입력으로서 제공된다. 위에서 기술된 바와 같이, 차지들은 비교기들에서 비교되고, 기준 차지가 두 차지 중 더 작은 쪽에 더해진다. 첫 번째 스테이지에서는, 차지(Sig2)의 값(24)에 기준 차지가 더해져 차지(Sig2)의 값은 값(26)이 되고, 차지(Sig1)는 그 값(28)이 변하지 않은 채 유지된다. 각 스테이지에서 기준 차지의 값은 전 스테이지의 기준 차지의 값의 약 절반이다. 두 번째 스테이지에서는, 두 신호들이 다시 비교되고, 기준 차지가 두 신호들 중 작은 쪽에 더해진다. 이 경우에 차지(Sig2)가 더 작아서 차지(Sig2)의 값(26)에 기준 차지가 더해져 차지(Sig2)의 값은 값(30)이 되고, 차지(Sig1)는 그 값(28)이 변하지 않는다. 세 번째 스테이지에서는 차지(Sig1)가 두 신호들 중 더 작아져서, 차지(Sig1)에 기준 신호가 더해져서 차지(Sig1)의 값은 값(32)이 된다. 이 경우에 차지(Sig2)의 값(30)은 변하지 않는다. 네 번째 스테이지에서는, 두 신호가 비교되고, 차지(Sig1)가 두 신호들 중 더 작아서, 기준 신호가 더해지고, 차지(Sig1)의 값은 값(34)이 된다. 이 때 차지(Sig2)의 값(30)은 변하지 않는다. 위에서 명백히 나타나듯이 두 개의 신호들은 스테이지들을 거치면서 수렴하게 된다.
한 스테이지에서 차지 출력은 그 스테이지의 입력에 제공된 차지로부터 2 기지 방식으로 변한다. 첫 번째, 그 스테이지에 진입하는 차지들 중 더 작은 쪽의 차지가 기준 차지의 양 만큼 증가된다. 여러 스테이지를 거치면서, 두 개의 차지들은 수렴하게 된다. 두 번째, 공통모드 차지, 즉, 두 시그널 차지의 평균이 더해진 기준 차지의 1/2 정도만큼 증가한다. 도 1에 도시된 바와 같이 QPin > QMin 인 경우에는 아래의 수학식 1 및 수학식 2와 같이 되고,
OPout = OPin
QMout = QMin + QREF
출력 공통 모드 차지는 아래의 수학식 3과 같이 된다.
QCMout = (QPout + QMout)/2 = (QPin + QMin + QREF)/2 = QCMin + QREF/2
두 가지 효과는 도 2의 그래프에서 확인된다. 이러한 효과들의 결과는 여러 개의 스테이지들을 거치면, 비교되는 차지들의 차이는 점점 작아지고, 공토 모드 차지는 점점 커진다. 이 두 가지 효과는 모두 차지 비교의 정확성을 떨어뜨린다. 공통 모드 차지가 증가하게 되면, 플로팅 게이트들의 커패시턴스 부정합의 효과가 더욱 커지게 되고, 차지들을 저장하는데 상대적으로 큰 전하 결합 소자(CCD) 커패시턴스가 필요하게 된다. 차지 차이가 줄어들게 되면 유도되는 전압 차이가 줄어들게 되어 비교기 오프셋과 노이즈 및 kTC 노이즈의 효과가 더 심해지게 된다. 공통 모드 차지를 수용해야 하기 때문에, 플로팅 게이트의 커패시턴스를 줄일 수 없다. 그렇지 않으면, 플로팅 게이트의 커패시턴스를 줄이면 차지를 좀 더 민감하게 비교할 수 있다.
본 발명에서는, 공통 모드 차지를 감소시켜서, 이러한 동작에 있어서의 제한 요소들을 제거하여 아날로그 디지털 컨버터(ADC)의 해상도를 높일 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 4 스테이지의 파이프라인드 차지-도메인 아날로그 디지털 컨버터(ADC)가 나타나 있다. 각 아날로그 디지털 컨버터(ADC) 스테이지들(36, 38, 40, 42)은 도 1에 도시되어 있는 일반적 타입의 아날로그 디지털 컨버터(ADC)와 유사할 수도 있다. 공통 모드 감소 스테이지(44)가 아날로그 디지털 컨버터(ADC) 스테이지들(38, 40) 사이에 위치해 있다. 본 발명의 추가적인 실시예들은 공통 모드 감소 스테이지의 전 스테이지와 후 스테이지에 더 많은 스테이지들을 포함할 수 있다. 본 발명의 실시예에 따른 구조는 아날로그 디지털 컨버터 파이프라인 스테이지의 제1 블록으로서 설명되는데 제1 블록(46) 다음에는 공통 모드 감소 회로(44)가 연결되고, 공통 모드 감소 회로 다음에는 파이프라인드 스테이지의 제2 블록(48)이 연결된다.
스테이지(38)의 출력에서의 차동 차지가 스테이지(38)의 차동 입력 차지보다 감소되어 있기 때문에, 차동 차지가 스테이지(38)의 출력에서 필요로 하는 공통 모드 차지는 스테이지(38)의 입력에서 보다 작다. 공통 모드 감소 스테이지(44)는 공통 모드 감소 스테이지(44)를 통과하는 차지 패킷들 각각에서 서로 동일한 양의 차지를 제거한다(즉, 시그널-차지 쌍의 각 구성요소로부터 동일한 양의 차지를 제거하고, 각 순차적 쌍으로부터 동일한 양의 차지를 제거한다). 따라서 공통 모드 감소 스테이지(44)에서 출력되어 스테이지(40)의 입력으로 제공되는 시그널-차지 쌍은 스테이지(38)의 출력보다 감소된 공통 모드 차지를 갖으면서, 동일한 양의 차동 차지를 유지한다. 이러한 감소된 공통 모드 차지 때문에, 공통 모드 감소 스테이지(44) 이후의 전하 결합 소자(CCD) 스테이지들(40, 42)에서 이에 비례하여 크기와 커패시턴스가 감소될 수 있다. 플로팅 게이트 커패시턴스(CFG)와 공통 모드 차지가 감소되면, 위에서 기술하였던 해상도를 제한하는 요소를 제거할 수 있다. 특히, 커패시턴스(CFG)가 작아지면, 차동 차지에 대한 차동 플로팅 게이트 전압의 민감도가 증가하므로, 커패시턴스(CFG)에서 부정합이 발생하면 나타나는 전압 오프셋은 감소한다. 차지에서 전압으로 변환하는 민감도가 증가하면, 비교기들에서 발생하는 전압 노이즈나 오프셋에 의한 차지 에러는 감소하게 된다.
이제 도 4를 참조하면, 시그널-차지 쌍(Sig1, Sig2)이 도 3의 회로의 3 스테이지들(36, 38, 44)을 통과할 때 측정된 연속된 차지 값들이 나타나 있다. 도 4에 나타나 있듯이, 차지들(Sig1, Sig2)은 제1 스테이지(36)에 제공된다. 도 1 및 도 2에서 설명한 바와 같이, 차지들은 비교되고, 기준 차지가 두 차지들 가운데 작은 쪽에 더해진다. 제1 스테이지(36)에서는 차지(Sig2)의 값(50)에 기준 차지가 더해져 차지(Sig2)의 값은 값(52)이 되고, 차지(Sig1)는 그 값(54)이 변하지 않은 채 유지된다. 각 스테이지에서 기준 차지의 값은 전 스테이지의 기준 차지의 값의 약 절반이다. 제2 스테이지(38)에서, 두 신호들이 다시 비교되고, 기준 차지가 두 신호들 가운데 작은 쪽에 더해진다. 이 경우에 차지(Sig2)가 더 작아서 차지(Sig2)의 값(52)에 기준 차지가 더해져 차지(Sig2)의 값은 값(56)이 되고, 차지(Sig1)는 그 값(54)이 변하지 않는다. 다음 스테이지(44)에서, 공통 모드 감소 동작이 수행되고, 차지(Sig1)의 값이 감소하여 값(58)이 된다. 이와 유사하게, 차지(Sig2)의 값은 차지(Sig1)의 값과 동일한 양으로 감소하여 값(60)이 된다. 나타난 바와 같이, 공통 모드 감소 스테이지(44)의 출력의 차지들(58, 60)의 차이는 스테이지(38)의 출력의 차지들(56, 54)의 차이와 동일하다. 동시에 신호 쌍의 공통 모드 값은 값들(58, 60)의 평균과 같고 감소되었다.
위에서는 본 발명의 실시예가 차지들간의 비교를 더 민감하게 하여 아날로그 디지털 컨버터(ADC)의 해상도를 높인다는 것을 보여주었다. 하지만, 스테이지들 사이에서 2 배의 기준 스케일링을 하는 차지-도메인 파이프라인드 아날로그 디지털 컨버터(바이너리 출력 코드를 직접 생성하는데 필요함)는 추가적인 불리한 점들이 있다. 전체적인 아날로그-디지털 변환이 LSB(least-significant bit)까지 정확하기 위하여 하나의 LSB까지 각 비교동작이 정확하여야 한다. 파이프라인에서 먼저 수행된 비교 동작에 에러가 발생하면, 그 이후의 스테이지들에서는 비교 해상도가 전단의 스테이지들보다 더 좋아도 에러에 대한 정정을 할 수 없다. 하지만, 이후에 설명되는 본 발명의 실시예에 따른 방법과 장치에 의하면, 제1 블록(46)의 스테이지들의 해상도를 높일 수는 없지만, 제2 블록(48)의 스테이지들의 해상도를 향상시킬 수 있다.
전체 아날로그 디지털 컨버터(ADC)의 해상도는 서브-레인징 아날로그 디지털 컨버터와 공통된 기술을 사용하여 제2 블록(48)의 해상도 레벨까지 향상시킬 수 있다. 스테이지에서 스테이지로의 차지 스케일링은 공통 모드 감소 스테이지에 의하여 막히고, 다음 단의 스테이지(도 3의 참조 부호 40)는 순수-바이너리 스케일링을 사용할 때보다 더 큰 기준 차지를 갖는다. 전형적으로, 스테이지(40)에 대한 기준 차지는 순수-바이너리 시퀀스에서의 값의 2배(스테이지(38)에서의 기준 차지와 동일)이다. 이러한 기술을 사용하면 스테이지들(40, 42)에서 전단의 스테이지들에서 발생한 에러값을 스테이지(38)의 기준 차지들까지 정정할 수 있다. 따라서 아날로그 디지털 컨버터의 제1 블록(46)은 전체 아날로그 디지털 컨버터의 LSB 정도의 정 확도가 아니라 해당 블록의 LSB 정도까지의 정확도를 가지는 비교동작을 하면 된다. 따라서 블록(48)의 향상된 해상도를 전체 아날로그 디지털 컨버터에 적용할 수 있다. 이 기술에서는 실제로, 공통 모드 감소 회로 다음에 하나의 여분의 스테이지를 필요로 하는데, 즉, 스테이지(40)의 출력 비트가 스테이지(38)의 출력 비트와 동일한 크기를 나타낸다. 이 기술에서는 블록들(46, 48)로부터의 두 개의 서브-레이징 결과를 병합하는 추가적인 로직이 필요하다.
그 결과는 서브 레인징 기술과 공통 모드 감소 스테이지가 결합한 구조가 된다. 이러한 구조는 각 블록이 파이프라인드 서브-아날로그 디지털 컨버터인 서브-레인징 아날로그 디지털 컨버터로 구성된다. 이하에서는 이와 같은 구조를 "서브레이징 파이프라인드 차지-도메인 아날로그 디지털 컨버터"라 한다.
본 발명의 실시예에 의하면 차지-도메인 아날로그 디지털 컨버터의 해상도를 증가시킬 뿐 아니라, 주어진 해상도에서 파워 소모를 감소시킬 수 있다. 이러한 파워 감소는 두 가지 방법으로 구현된다. 첫째로, 멀티-스테이지 구조에서 각 블록에서의 비교기들의 전압-해상도에 대한 요구정도가 완화되었기 때문에, 주어진 속도에서 파워 소모가 감소될 수 있다. 두 번째로, 아날로그 디지털 컨버터를 구성하는 전하 결합 소자를 동기화하는데 필요한 파워가 다음과 같은 이유로 감소된다. 시그널이 차지의 형태로 나타나는 모든 아날로그 디지털 컨버터들에서는 신호 대 잡음비(signal-to-nosie ratio; SNR)는 궁극적으로 시그널을 나타내는 차지 패킷이 크기에 의하여 제한된다. 주어진 아날로그 디지털 컨버터 해상도에서, 차지 패킷의 크기는 고정된다. 클럭-파워 소모는 전하 결합 소자 커패시턴스에 비례하고, 전하 결합 소자 커패시턴스는 시그널 차지의 크기에 비례한다. 기술된 서브-레인징 구조에서는, 제1 블록만이 모든 시그널 차지를 수용하면 된다. 따라서, 제1 블록 이후의 블록들은 크기가 작아지고, 클럭 파워 소모가 줄어들게 된다.
본 발명은 제2 공통 모드 감소 스테이지와 더 작은 크기의 제3 블록의 파이프라인 스테이지들을 추가하여 서브-레이징 구조를 확장하는데도 적용할 수 있다. 이러한 확장에 의하면 각 블록이 멀티-스테이지 파이프라인드(서브-) 아날로그 디지털 컨버터를 포함하는 세 스테이지의 파이프라인드 블록들이 구현된다. 이러한 개념은 그러한 확장이 이득이 된다면 더 많은 스테이지들로 확장될 수 있다.
본 발명의 다른 실시예에 따른 파이프라인드 차지-도메인 아날로그 디지털 컨버터에 의하면, 차동 쌍을 이루는 두 개의 차지 패킷들은 하나의 전하 결합 소자 레지스터에서 순차작으로 운반된다. 이러한 실시예에서는, 차지들의 비교는 동일한 플로팅 게이트에서 시간-순차적으로 수행되어, 플로팅 게이트의 커패시턴스 부정합과 비교기의 DC 오프셋에 의한 효과들을 제거한다. 이러한 특징들은 전술한 종래 기술의 한계로 나타나 있다. 단일한 레지스터를 사용하여 구현하면, 샘플링 레이트가 주어진 전하 결합 소자 클락 레이트의 1/2 정도 밖에 되지 않는다. 본 발명은 단일-레지스터와 인터리브드-차지 아날로그 디지털 컨버터 구현에 똑같이 적용할 수 있다. 이 실시예에서는 공통 모드 감소 이후의 채널 용량을 감소시켜서, 플로팅 게이트의 차지-전압 스케일링을 증가시키고, 전압 비교기들의 수를 감소시키는데 유용하다.
본 발명의 또 다른 실시예에서는, 공통 모드 감소 블록에 진입하는 차지들을 증폭하기 위한 플로팅 게이트의 차지 복사나 다른 수단을 사용할 수 있다. 공통 모드 감소 단계는 이 증폭된 신호에 적용되거나, 증폭 과정과 결합되어 증폭된 차동 신호가 감소된 공통 모드 차지를 갖게 된다.
도 5를 참조하면, 본 발명의 또 다른 실시예가 도시되어 있다. 공통 모드 감소 스테이지(64)에서 시그널 차지들은 일시적으로 전하 결합 소자 전달보다는 금속적인 연결위로 이동된다. 그러한 금속적 전달 동안에, 차지들은 기하학적으로 재배치되어/재배치되거나 다른 경로로 연결될 수 있다. 따라서, 공통 모드 감소 스테이지의 출력 전하들이 두 개 또는 그 이상으로 역다중화되어 전하 결합 소자 레지스터들로 진입할 수 있다.
도 5에서 구성 요소들(66, 68)들은 공통 모드 감소 회로(64)의 바로 전단의 파이프라인 스테이지(62)의 마지막 스토리지 게이트들을 나타낸다. 구성 요소(70, 72)들은 공통 모드 감소 스테이지(64) 후의 제1 스테이지(74)의 제1 스토리지 게이트들을 나타낸다. 구성 요소(76, 78)들은 공통 모드 감소 스테이지(64)후의 제2 스테이지(80)의 제1 스토리지 게이트들을 나타낸다. 스토리지 게이트들(71, 73)은 각각 게이트들(70, 72)의 출력들을 저장한다. 스토리지 게이트들(77, 79)은 각각 게이트들(76, 78)의 출력들을 저장한다. 파이프라인 스테이지들(74, 80) 가각은 도 3의 스테이지(40)와 동일하다. 이 실시예에서 또 하나의 특징은 공통 모드 감소 스테이지(68)가 스테이지(64)의 2 세트의 출력들(82, 84, 86, 88)사이에서 교대로 출력 차지-패킷 쌍의 방향을 결정하는데 있다. 이 출력들은 입력 스테이지들이 각각 스테이지들(74, 80)인 두 개의 다음 파이프라인들에 각각 제공된다. 스테이지(64) 는 도 5에 나타난 역다중화 기능과 이전에 기술되었던 공통 모드 감소 기능을 결합한다. 도 5에서는 설명의 편의상 2 개의 출력 파이프라인들이 나타나 있지만, 상기 파이프라인들의 수는 2 보다 더 클 수 있다.
출력 파이프라인들의 개수가 N개일 경우, N개의 파이프라인들 각각은 공통 모드 감소 스테이지의 이전 파이프라인 스테이지들의 클럭 레이트의 1/N 클럭 레이트에서 동작할 수 있다. 이처럼 클럭 레이트가 낮아지면, 차지들의 비교가 더 민감해진다. 예를 들어, 비교기들의 스피드와 노이즈 대역폭은 감소되어, 비교기들은 보다 정확하게 비교기의 오프셋을 자동으로 0으로 할 수 있다.
다른 실시예로서, 스테이지(64)로부터의 출력 시그널-차지 쌍들을 한 쌍의 채널에 동시에 투입하지 않고, 동일한 전하 결합 소자 채널에 순차적으로 투입하여 위에서 기술한 순차자거 차지 비교를 수행할 수도 있다. 이러한 개념은 도 6에 나타나 있다(더 많은 수의 출력 파이프라인들이 가능하지만, 두 개의 출력 파이프라인들만을 도시하였다). 이 다른 실시예에서는 공통 모드 감소 스테이지 이후에 다중의 단일-레지스터 파이프라인들이 연결되어 있어서, 전체 아날로그 디지털 컨버터의 샘플링 레이트는 단일 레지스터에 기반하는 전체 아날로그 디지털 컨버터의 경우보다는 감소하지 않는다.
도 6에서 구성 요소들(90, 92)들은 공통 모드 감소 회로(96)의 바로 전단의 파이프라인 스테이지(94)의 마지막 스토리지 게이트들을 나타낸다. 게이트들(98, 100)들은 공통 모드 감소 스테이지(64)후의 제1 파이프라인 스테이지(102)의 제1 스토리지 게이트들을 나타낸다. 지연 게이트(104)가 공통 모드 감소 스테이지(96) 의 출력(106)과 스토리지 게이트(98) 사이에 위치하고 있다. 구성요소(108, 110)들은 공통 모드 감소 스테이지(96)후의 제2 파이프라인 스테이지(112)의 제1 스토리지 게이트들을 나타낸다. 지연 게이트(114)가 공통 모드 감소 스테이지(96)의 출력(116)과 스토리지 게이트(108) 사이에 위치하고 있다. 파이프라인 스테이지들(102, 112) 각각은 도 3의 스테이지(40)와 동일하다. 공통 모드 감소 스테이지(96)가 2 세트의 출력들(106, 118, 116, 120)사이에서 교대로 출력 차지-패킷 쌍의 방향을 결정한다. 스토리지 게이트들(98, 100)의 출력은 구성 요소(122)에 의하여 병합되고, 스토리지 게이트(124)에 저장된다. 이에 따른 신호(124)는 순차적 차지 페어들로 구성되어, 위에서 기술한 바대로 순차적 차지 비교를 할 수 있게 된다. 이와 유사하게 스토리지 게이트들(108, 110)의 출력들은 구성 요소(126)에 의하여 병합되고, 위에서 기술한 바대로 순차적 차지 비교를 할 수 있게 된다. 도 6에서는 설명의 편의상 2 개의 출력 파이프라인들이 나타나 있지만, 파이프라인들의 수는 2 보다 더 클 수 있다.
본 발명의 실시예들에서는 시그널-차지 페어들의 공통 모드 차지가 아날로그 디지털 컨버터 파이프라인의 블록들을 전파하면서 차동 차지 신호보다 더 줄어든다는 것이 개시되었다. 이러한 공통 모드 감소는 수동적으로 각 차지 패킷에서 일정한 차지를 제거함으로써 달성될 수 있다. 다른 방법으로는 다음과 같은 본 발명에 따르면 공통 모드 차지를 감소시킬 수 있다. 능동 회로를 동통 모드 감소 동작의 선형성 및/또는 속도를 향상시키는데 사용할 수 있다. 다이나믹-이중-샘플링 와이 어-전달 기술은 한 가지 예이다. 그리고 연산 증폭 적분기를 사용할 수도 있다. 차동 차지-패킷-분할도 다운 스트림 차지 쌍들을 생성하는데 이용될 수 있다. 이러한 분할은 플로팅 게이트나 능동 게인을 구비하거나 구비하지 않은 시그널-차지 패킷들의 플로팅-디퓨전 센서들이나 버퍼링 회로들에 의하여 이루어질 수 있다. 각 방법들에서 출력 차지 쌍들의 공통 모드 대 차동 모드 비를 입력 차지 쌍들의 비보다 작게 선택할 수 도 있다.
상술한 바와 같이 본 발명의 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (36)

  1. 변환될 신호를 수신하는 입력을 구비하며, 각각이 상기 변환될 신호에서 동이하거나 더 작은 차지 차이를 결정하는 적어도 하나의 제1 스테이지들을 구비하며 제1 차동 출력 차지 쌍을 제공하는 출력을 갖는 제1 블록의 파이프라인 스테이지; 및
    상기 제1 블록의 파이프라인 스테이지의 출력에 연결되는 입력을 구비하고, 상기 제1 차동 출력 차지 쌍의 평균에 해당하는 공통 모드 차지를 상기 제1 차동 출력 차지 쌍으로부터 감소시켜 제2 차동 출력 차지 쌍을 제공하고, 상기 제2 차동 출력 차지 쌍을 제공하는 출력을 갖는 제1 공통 모드 감소 회로를 포함하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터(ADC).
  2. 제 1 항에 있어서, 상기 변환될 신호는 차동 차지 쌍으로 구성되는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  3. 제 2 항에 있어서, 상기 제1 공통 모드 감소 회로는 상기 제1 차동 출력 차지 쌍으로부터 같은 양의 차지를 감소시켜서, 상기 제1 차동 출력 차지 쌍 사이의 차지 차이를 변하지 않게 유지하면서 상기 제1 차동 출력 차지 쌍의 공통 모드 차지를 감소시키는 회로로 구성되는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  4. 제 2 항에 있어서, 상기 제1 공통 모드 감소 회로는 상기 제1 차동 출력 차지 쌍 사이의 차지 차이에 비하여 상기 공통 모드 차지를 감소시키는 동안에 상기 제1 차동 출력 차지 쌍 차이의 상기 차지 차이를 증폭하는 회로로 구성되는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  5. 제 2 항에 있어서, 상기 차동 차지 쌍은 동시에 제공되는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  6. 제 5 항에 있어서, 상기 적어도 하나의 제1 스테이지들 각각은,
    상기 차동 차지 쌍 중에서 제1 차지 신호를 수신하는 제1 전하 결합 소자(CCD) 채널;
    상기 차동 차지 쌍 중에서 제2 차지 신호를 수신하는 제2 전하 결합 소자 채널;
    상기 제1 전하 결합 소자 채널에 연결되고, 디지털 제어 신호에 응답하는 제1 차지 조절 회로; 및
    상기 제2 전하 결합 소자 채널에 연결되고, 상기 디지털 제어 신호에 응답하는 제2 차지 조절 회로를 포함하는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  7. 제 6 항에 있어서, 상기 적어도 하나의 제1 스테이지들 각각은 상기 제1 전하 결합 소자 채널 및 상기 제2 전하 결합 소자 채널에 연결되어 상기 디지털 제어 신호를 생성하는 적어도 하나 이상의 비교기를 더 포함하는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  8. 제 2 항에 있어서, 상기 차동 차지 쌍은 시간에 따라 순차적으로 제공되는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  9. 제 8 항에 있어서, 상기 적어도 하나의 제1 스테이지들 각각은,
    상기 차동 차지 쌍의 제1 차지 신호와 제2 차지 신호를 순차적으로 수신하는 전하 결합 소자 채널; 및
    상기 전하 결합 소자 채널에 연결되고, 디지털 제어 신호에 응답하는 차지 조절 회로를 포함하는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  10. 제 9 항에 있어서, 상기 적어도 하나의 제1 스테이지들 각각은 상기 전하 결합 소자 채널에 연결되어 상기 디지털 제어 신호를 생성하는 적어도 하나 이상의 비교기를 더 포함하는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  11. 제 1 항에 있어서, 각각이 상기 제2 차동 출력 차지 쌍에서 동일하거나 더 작은 차지 차이를 결정하는 적어도 하나의 제2 스테이지들을 구비하고, 상기 제1 공통 모드 감소 회로의 출력에 연결되는 입력을 구비하며 출력에서 제3 차동 출력 차지 쌍을 제공하는 제2 블록의 파이프라인 스테이지를 더 포함하는 차지-도메인 아날로그-디지털 컨버터.
  12. 제 11 항에 있어서, 상기 제2 블록의 파이프라인 스테이지의 입력은 상기 제2 차동 출력 차지 쌍으로 구성되는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  13. 제 12 항에 있어서, 상기 제2 차동 출력 차지 쌍은 동시에 제공되는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  14. 제 13 항에 있어서, 상기 적어도 하나의 제2 스테이지들 각각은
    상기 제2 차동 출력 차지 쌍 중에서 제1 차지 신호를 수신하는 제1 전하 결합 소자(CCD) 채널;
    상기 제2 차동 차지 쌍 중에서 제2 차지 신호를 수신하는 제2 전하 결합 소자 채널;
    상기 제1 전하 결합 소자 채널에 연결되고, 디지털 제어 신호에 응답하는 제1 차지 조절 회로; 및
    상기 제2 전하 결합 소자 채널에 연결되고, 상기 디지털 제어 신호에 응답하는 제2 차지 조절 회로를 포함하는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  15. 제 14 항에 있어서, 상기 적어도 하나의 제2 스테이지들 각각은 상기 제1 전하 결합 소자 채널 및 상기 제2 전하 결합 소자 채널에 연결되어 상기 디지털 제어 신호를 생성하는 적어도 하나 이상의 비교기를 더 포함하는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  16. 제 13 항에 있어서, 상기 제2 블록의 파이프라인 스테이지는 상기 제2 차동 출력 차지 쌍을 처리 전에 동시 제공에서 순차적 제공으로 변환하는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  17. 제 12 항에 있어서, 상기 제2 차동 출력 차지 쌍들은 순차적으로 제공되는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  18. 제 17 항에 있어서, 상기 적어도 하나의 제2 스테이지들 각각은,
    상기 제2 차동 출력 차지 쌍의 제1 차지 신호와 제2 차지 신호를 순차적으로 수신하는 전하 결합 소자 채널; 및
    상기 전하 결합 소자 채널에 연결되고, 디지털 제어 신호에 응답하는 차지 조절 회로를 포함하는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  19. 제 18 항에 있어서, 상기 적어도 하나의 제2 스테이지들 각각은 상기 전하 결합 소자 채널에 연결되어 상기 디지털 제어 신호를 생성하는 적어도 하나 이상의 비교기를 더 포함하는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  20. 제 11 항에 있어서, 상기 제2 블록의 파이프라인 스테이지에 연결된 입력을 구비하고 상기 제3 차동 출력 차지 쌍의 평균에 해당하는 공통 모드 차지를 상기 제3 차동 출력 차지 쌍으로부터 감소시켜 제4 차동 출력 차지 쌍을 제공하고, 상기 제4 차동 출력 차지 쌍을 제공하는 출력을 갖는 제2 공통 모드 감소 회로를 더 포함하는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  21. 제 20 항에 있어서, 각각이 상기 제4 차동 출력 차지 쌍에서 동일하거나 더 작은 차지 차이를 결정하는 적어도 하나의 제3 스테이지들을 구비하며 상기 제2 공통 모드 감소 회로의 상기 출력에 연결된 입력을 구비하는 제3 블록의 파이프라인 스테이지를 더 포함하는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  22. 제 11 항에 있어서, 상기 제1 공통 모드 감소 회로는 복수개의 출력들을 제공하는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  23. 제 22 항에 있어서, 상기 제1 공통 모드 감소 회로의 출력에 입력이 각각 연결되는 복수의 제2 블록의 파이프라인 스테이지들을 더 포함하고, 상기 제2 블록의 파이프라인 스테이지들 각각은 상기 제2 차동 출력 차지 쌍의 동일하거나 더 작은 차지 차이를 결정하는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  24. 제 22 항에 있어서, 상기 복수개의 출력들은 시간에 따라 순차적으로 제공되는 것을 특징으로 하는 파이프라인드 차지-도메인 아날로그-디지털 컨버터.
  25. 적어도 하나 이상의 전하 결합 소자(CCD) 레지스터에서 차동 쌍의 차지 패킷들로 나타나는 신호를 처리하는 방법으로서,
    (a) 처리할 신호를 수신하는 단계;
    (b) 디지털 제어 신호에 기초하여 상기 패킷들 중 하나에 차지를 더하는 단계; 및
    (c) 그 중 하나에 상기 차지가 더해진 상기 패킷들로 구성되는 결과 신호의 상대적 공통-모드 차지를 감소시켜서, 출력 신호를 제공하는 단계를 포함하는 신호 처리 방법.
  26. 제 25 항에 있어서, 상기 (a) 단계 및 상기 (b) 단계는 적어도 한번 이상 반복되는 것을 특징으로 하는 신호 처리 방법.
  27. 제 26 항에 있어서, 상기 차지 패킷들은 두 개의 전하 결합 소자 레지스터들 에 동시에 제공되는 것을 특징으로 하는 신호 처리 방법.
  28. 제 26 항에 있어서, 상기 차지 패킷들은 하나의 전하 결합 소자 레지스터에 순차적으로 제공되는 것을 특징으로 하는 신호 처리 방법.
  29. 제 25 항에 있어서, 상기 공통 모드 차지를 감소시키는 단계는 상기 결과 신호의 차지 패킷들 사이의 동일한 차지 차이를 유지하면서, 상기 결과 신호의 각 차지 패킷으로부터 동일한 양의 차지를 빼내는 단계를 포함하는 것을 특징으로 하는 신호 처리 방법.
  30. 제 21 항에 있어서, 상기 공통 모드 차지를 감소시키는 단계는 상기 결과 신호의 차지 패킷들 사이의 차지 차이보다 상기 결과 신호의 공통 모드 차지를 감소시키면서 상기 결과 신호의 차지 차이를 증폭시키는 단계를 포함하는 것을 특징으로 하는 신호 처리 방법.
  31. 제 25 항에 있어서, 상기 (b) 단계에 앞서 상기 차지 패킷들은 비교하여 상기 비교결과에 기초하여 상기 디지털 제어 신호를 생성하는 (d) 단계를 더 포함하는 것을 특징으로 하는 신호 처리 방법.
  32. 제 31 항에 있어서, 상기 (a) 단계, 상기 (b) 단계 및 상기 (c) 단계는 적어도 한번 이상 반복되는 것을 특징으로 하는 신호 처리 방법.
  33. 제 25 항에 있어서, 상기 출력 신호들은 복수개의 출력 신호들로 구성되는 것을 특징으로 하는 신호 처리 방법.
  34. 제 33 항에 있어서, 상기 복수개의 출력 신호들은 제공된 후 상기 출력 신호들 각각의 하나의 패킷에 차지를 더하여 더 처리되는 것을 특징으로 하는 신호 처리 방법.
  35. 제 25 항에 있어서, 상기 제공된 출력 신호를 수신하는 단계; 및
    디지털 제어 신호에 기초하여 상기 수신된 출력 신호의 상기 패킷들 중 하나에 차지를 더하는 단계를 더 포함하는 것을 특징으로 하는 신호 처리 방법.
  36. 제 35 항에 있어서, 상기 수신된 출력 신호의 상기 상대적 공통 모드 차지를 감소시키는 단계를 더 포함하는 것을 특징으로 하는 신호 처리 방법.
KR1020077001973A 2004-07-12 2005-06-03 향상된 해상도와 감소된 파워 소모를 갖는 서브-레인징파이프라인드 차지-도메인 아날로그 디지털 컨버터 KR101208643B1 (ko)

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