JPH02223227A - 自己較正式パイプライン化範囲分割型アナログ・ディジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明は全般的にアナログ・ディジタル（Ａ／Ｄ）変
換器、更に具体的に云えば、信頼性の高１、ＩＶＬＳＩ
モノリシック半導体技術で高速で分解能の高いＡ／Ｄ変
換器を実現する為の新しいアーキテクチュアに関する。

従来技術の説明 ディジタル信号処理の多くの用途では、アナログ領域で
発生した信号を受理し、処理の前に、それをディジタル
形式に変換することが必要である。

超大規模集積（ＶＬＳＩ）回路技術が成熟するにつれて
、コストは安いが、性能の高い多くの用途に対処する為
に、次第にディジタル信号処理が用いられている。その
為、個別のモノリシック半導体装置として、又はＶＬＳ
Ｉ信号プロセッサに対するオンチップ（ｏｎ−ｃｈｌｐ
　）マクロセルとして、少ない電力、高い精度及び高い
信頼性でアナログ・ディジタル・インターフェース機能
を実現することが決め手になってきた。

軍事用、工業用及び原子力用の多くの信号処理装置はそ
のフロントエンド又はその入力回路に高速で分解能の高
いＡ／Ｄ変換器を必要とする。こう云う変換器はメガヘ
ルツ（ＭＨｚ　）の標本化速度で少なくとも１２ビット
の高い感度及び直線性が要求される。この様な変換器を
実現する為の現在の方式は、混成の個別部品に頼ってい
るが、これは嵩張り、厄介で高価である。具体的に云う
と、高速で分解能の高いモノリシックのＡ／Ｄ変換器を
実現する従来の方式は、完全に並列の２段階のフラッシ
ュ又はパイプライン化アーキテクチュアを使っていた。

完全に並列のＡ／Ｄ変換器アーキテクチュアが、Ｉ　Ｅ
ＥＥジャーナル・オブ・ソリッド・ステート・サーキッ
ッ誌、５Ｃ−１７巻、第６号（１９８２年１２月号）第
１１３３頁乃至第１１３８頁所載のトヨキータケモト、
ミチヒロ自イノウニ、ヒデアキ・サダマツ、アキラ・マ
ッザヮ及びカズヒコ・ツジの論文「完全に並列のビデオ
速度を持つ１０ビットＡ／Ｄ変換器」に記載されている
。ニーに記載されている完全に並列のアーキテクチュア
は、ｍビットの分解能を達成する為に、２１−１個の比
較器を必要とする。

２段階のフラッシュＡ／Ｄ変換器アーキテクチュアが、
ＩＥＥＥジャーナル・オブ・ソリッドφステート・サー
キッッ誌、５Ｃ−２０巻、第６号（１９８５年１２月号
）第１１３８頁乃至第１１４３頁所載のアンドリュウＧ
、Ｆ、ディングウオール及びビクター・ジャズの論文ｒ
　８　ＭＨｚ　　ＣＭＯ８範囲分割型８ビットＡ／Ｄ変
換器」に記載されている。二＼に記載される２段階フラ
ッシュ・アーキテクチュアは、ｍビットの分解能を達成
する為に２１＋（ｍ／２）　−１個の比較器を必要とす
る。

完全に並列のアーキテクチュアでも２段階フラッシュ・
アーキテクチュアでも、多数の比較器とそれに伴う周辺
回路を必要とする結果、ダイスの寸法が大きくなり、そ
れと共に入力負荷及び消費電力がかなりのものとなり、
それを高い分解能（１０ビットより多く）に拡張するこ
とが困難であるか又は実用的でないものにする。パイプ
ライン化アーキテクチュアがＩＥＥＥジャーナル・オブ
・ソリッド・ステート・サーキッッ誌、５Ｃ−２２巻、
第６号（１９８７年１２月号）第９５４頁乃至第９６１
頁所載のステフェンＨ５ルイス及びボールＲ，グレイの
論文「パイプライン化した５−Ｍサンプル／Ｓの９ビッ
トｅアナログ争デイジタル変換器」に記載されている。

このパイプライン形アーキテクチュアは大きなダイス寸
法と云う難点がない。然し、アナログ減算及び増幅の為
に段間の差動増幅器に厳しい条件がある為、特にバルク
相補形金属−酸化物一半導体（ＣＭＯＳ）切換えキャパ
シタ回路で実現した時、その速度と精度が制限される傾
向がある。一般的にこう云う制約の為に、改良されたＡ
／Ｄ変換器を達成する従来の方式は、５乃至１０ＭＨｚ
の標本化速度で、最大の分解能が１０ビット又はそれ以
下に抑えられていた。

こう云う方式をモノリシックの構成に変換するには、効
率のよい自己較正方式と共に革新的なアナログ切換えキ
ャパシタ回路を必要とする。今日、種々の産業及び大学
の研究者が、こう云う望ましい商品を積極的に追及して
いる。然し、１０Ｍ１ｌｚより高い標本化速度で、１２
ビットより高い分解能を持つモノリシックＡ／Ｄ変換器
を容易に構成すると云う必要性がある。

発明の要約 従って、この発明の目的は、高速で分解能の高いアナロ
グ・ディジタル変換器を構成する為の基本的なアーキテ
クチュア及び自己較正方式を提供することである。

この発明の別の目的は、高速で分解能の高いアナログ・
ディジタル変換器に対するアーキテクチュアとして、ハ
ードウェアを指数関数式に増加せずに、また段間のアナ
ログ増幅を用いずに、１サンプル／クロツク・サイクル
のスルーブツト速度が達成される様なアーキテクチュア
を提供することである。

この発明では、自己較正式パイプライン化範囲分割型（
ｐｉｐｅｌｉｎｅｄ　ｓｕｂｒａｎｇｉｎｇ）アナログ
。ディジタル変換器が構成され、これはディジタル出力
コードに変換すべきアナログ信号を標本化するサンプル
ホールド手段と、アナログ信号を標本化して分解能の低
い出力ディジタル・コードを発生する様に接続された素
子段のパイプラインとを有する。また較正手段が設けら
れていて、これは分解能の低い出力ディジタル・コード
によってアドレスされて、非直線性情報を記憶すると共
に、この非直線性情報を用いた分解能の低い出力ディジ
タル・コードの補間に基づいて第２の出力ディジタル・
コードを発生するメモリ及び算術演算手段を含む。高分
解能のアナログ・ディジタル変換器がサンプルホールド
手段に接続されていて、アナログ信号のサンプルに応答
して、基準として役立つ分解能の高い出力ディジタル・
コードを発生する。

較正手段は分解能の高い出力ディジタル・コードに周期
的に応答して、メモリ及び算術演算手段を較正する。

この発明の上記並びにその他の目的、特徴及び利点は、
以下図面について好ましい実施例を詳しく説明する所か
ら更によく理解されよう。

発明の好ましい実施例の詳しい説明 第１図及び第２図にこの発明のパイプライン化範囲分割
型Ａ／Ｄ変換器のアーキテクチュアを示す。変換器はク
ロックで動作する素子段のパイプラインで構成されるこ
とが示されている。パイプラインの各段１０１．１０２
・・・・・・１０には、第２図に示す様に、低分解能の
ｎｌ　　ビットのフラッシュＡ／Ｄ部分変換器（ｓｕｂ
ｃｏｎｖｅｒｔｅｒ）　１２．２つのｎ、ビットのディ
ジタル・アナログ（Ｄ／Ａ）変換器１４、及び利得が１
のバッファ１６で構成される。パイプライン化Ａ／Ｄ変
換器の各段に対するアナログ入力信号が複数個のサンプ
ルホールド（Ｓ／Ｈ）回路１　ｇ＋　、１８２・・・・
・・１８ｋによって順次標本化され、各々のＳ／Ｈ回路
はそれが保持する信号Ｖａよ、■、２・・・・・・ｖａ
ｋ’夫々電圧ｖａｊ。

Ｖａｊ−１・・・・・・ｖａｊ−に−１として、連続的
にクロック作動されるシフトレジスタの様なスイッチン
グ回路１１を通じて、パイプラインの各段に逐次的に送
出す。パイプラインの各段、サンプルボールド回路及び
スイッチング回路は何れもクロック（図面を簡単にする
為に示してない）によって共通に駆動される。各々のク
ロック・サイクルで、各々のサンプルホールド回路で保
持された電圧がパイプラインの次に続く段に供給され、
パイプライン化Ａ／Ｄ変換器の最後の段１０．に結合さ
れていたサンプルホールド回路がアナログ入力電圧「Ｖ
（アナログ）」の新しいサンプルを取出し、これが保持
されると共にパイプライン化Ａ／Ｄ変換器の最初の段１
０１に供給される。

パイプライン化Ａ／Ｄ変換器の各段のアナログ入力信号
Ｖ、ｊがその段のＡ／Ｄ部分変換器１２によって助　ビ
ットに変換される。Ａ／Ｄ部分変換器はパイプライン化
Ａ／Ｄ変換器の直前の段から、その基準電圧（Ｖ、。ｆ
’ｌ及び−ｖｒｅｆｌ）を受取る。

ｎｌ　ビットがＤ／Ａ変換器１４に送られ、これらの変
換器が対応する部分基準電圧（Ｖ　　　及びｎ１＋１．
５ Ｖｎｌ−０，５）を発生する。こう云う電圧Ｖ　　　及
ｎｌ＋１．５ びＶｎｉ−０，５が次に続く段にその基準電圧として、
利得が１のバッファ１６を介して送出される。電圧につ
いて使う添字ｉは、直前の段がら受取った任意の１つの
段に対する入力電圧、及び次に続く段に印加される該任
意の段からの出力電圧を表わし、また添字ｊは、対応す
る１つのサンプルホルト回路によってパイプライン化Ａ
／Ｄ変換器の任意の所定の１つの段（ｊ）に供給される
標本化されたアナログ電圧を表わすことを承知されたい
。

分解能、速度及びコストの条件に応じて、パイプライン
の各段にあるＡ／Ｄ部分変換器１２は原則的には、フラ
ッシュ、順次近似、過剰標本化デルタ−シグマ（Δ−Σ
）等の様な公知の任意のＡ／Ｄ変換器方式で構成するこ
とが出来る。パイプラインの各段にあるＤ／Ａ変換器１
４も同様である。

第３図は高速パイプライン化Ａ／Ｄ変換器の１段の更に
詳しい例であり、この場合フラッシュＡ／Ｄ部分変換″
５１２及び２つの抵抗形Ｄ／Ａ変換器１４ａ、１４ｂが
使われている。この例では、段のアナログ入力電圧Ｖ　
、が２ｒｌ１１個の比較器Ｊ ２０＋、２０ｚ・・・・・・２０Ｌ１１を駆動する。ｍ
−２ｎｌｌである。それらの基準電圧は夫々Ｄ／Ａ変換
器１４ａ、１４ｂの抵抗列２２　ａ、　　２２　ｂから
タップで取出す。各々の比較器のアナログ入力電圧と基
準電圧との間の増幅された差信号が自乗され、ラッチさ
れて論理レベルを発生する。米国特許節４，７６８，０
１６号に記載されている相互接続された復号器及び符号
器の様な復号器及び符号器２４が、比較器の出力を解釈
し、符号器部分からの適切なコードを選択して、ｎｌ　
　ビットの分解能を持つ変換結果を発生する。こうして
得られた変換信号が夫々Ｄ／Ａ変換器１４ａ、１４ｂの
スイッチ回路２５ａ、２５ｂに供給され、対応する基準
電圧範囲（又は「部分範囲」）を選択し、それを利得が
１のバッファ１６を介してパイプラインの次の段に送出
す。対応する部分基準電圧差Δｖｎｌ＝”ｎ１＋１．５
　　　ｎｌ−０，５が次の段に、その基−■ 準電圧として抵抗列の両端に印加される。この「部分範
囲」が、次の段の変換範囲を定め、その間に現在の段が
次のサンプルを符号化する。パイプラインの終りまで、
この過程が繰返される。スイッチ回路２５　ａ、　　２
５　ｂが理解し易い様に、機械的なスイッチで構成され
るものとして示しであるが、実際にはスイッチは周知の
形で電子的に構成される。

比較器が１／２ＬＳＢ　（最下位ビット）に較べて大き
いオフセットを持ち、その為偶発的に間違ったｒ部分範
囲（ｓｕｂｒａｎｇｏ）　Ｊを選択する可能性があるこ
とを是正する為、次の段に対する電圧の窓を２倍にして
、誤差を許容すると共に補正する。

例えば、所定のアナログ入力信号が、第３図に示す抵抗
列２２ａの抵抗Ｒのタップｐ及びｑの間の電圧範囲に入
る時、スイッチ回路２５ａはタップ［及びｔの間の電圧
の窓を選択して、それを次の段に対して送出す。こうす
ることにより、次の段は余分のビットを発生するが、こ
れは前段のディジタル誤差を補正する為に使うことが出
来る。この「二重窓」方式は、精度の高い比較器を使う
ことを必要とする厳しい条件を緩め、利得が１のバッフ
ァが、１／２ＬＳＢに較べて大きいオフセットを持って
いても差支えない様にする。

最後の段にある比較器は最大の分解能が要求される。こ
れは、最後の段の部分範囲が、パイプラインの全ての段
の中で一番狭いからである。この分解能の厳しい条件を
緩める為、前段からの残留電圧が増幅されて、最後の段
に対してそのアナログ入力信号として送出される様に、
最後の段を修正する。こうすることにより、ｎｋビット
の精度を持つ粗い増幅器と１／２・２ｎｋ　−ＬＳＨの
分解能を持つ緩くした比較器によって、性能の条件が充
たされる。

変換器全体の精度は主に最初の段の部分基準電圧ΔＶ−
Ｖ−Ｖ　　　　の精度次第であり、ｎｌ　　　　ｎｌ＋
１．５　　　　ｎｌ−１，５これはＤ／Ａ変換器１４及
び利得が１のバッファ１６の絶対的な精度によって決定
される。ｍビットの分解能の場合、最初の段からの部分
基準電圧はｍビット・レベルまでの精度がなければなら
ない。それに偏差があると、変換器の全体の直線性に影
響がある。然し、後続の段からの部分基ｄＩｉ電圧は、
ｈをパイプラインの問題の段の順番として、１・ｌ の精度がありさえすればよい。典型的なモノリシックＶ
ＬＳ　ｌ技術では、９乃至１０ビットより高い精度を持
つ基準抵抗列を実現することは非常に困難である。それ
を避ける為、必要な精度を達成する為に、パイプライン
の最初の段では、電荷の再分布に基づく容量性Ｄ／Ａ変
換器配列を用いることが出来る。

このパイプライン化範囲分割アーキテクチュアのパイプ
ライン構成と同時性との特徴により、変換器のスルーブ
ツトが高くなる。任意の時に、最初の段が一杯の電圧範
囲を持つ一番最近のサンプル（ｖ９）を変換しており、
次の段が前段で発生Ｊ された「部分範囲」を持つ前のサンプル”　ａｊ−１）
を変換しており、その次の段はこれより前のサンプル（
Ｖａｊ−２）を変換すると云う様になる。このパイプラ
イン方式は、純粋なフラッシュ変換器と同じエサンプル
／クロック・サイクルのスルーブツト速度を達成する。

然し、パイプラインの各段は分解能が比較的低くてよく
、純粋なフラッシュ又は２段階のフラッシュ変換器に較
べて、関連するハードウェアの複雑さは比較的小さくな
る。他方、パイプライン化範囲分割アーキテクチュアは
、従来のパイプライン方式の様に、アナログ処理（即ち
、減算及び増幅）を必要としない。その為、アナログ処
理の為に従来のパイプライン化アーキテクチュアを悩ま
せていた未知のオフセット及び利得の誤差にぶつかると
云う心配が軽減される。

抵抗の為並びに部品の微妙な不整合の為の全体の非直線
性を誇張したＡ／Ｄ変換器の伝達特性が第４Ａ図に示さ
れている。直観的には、各々の出力コードに対する直線
性の誤差をランダムアクセス・メモリ（ＲＡＭ）に記憶
しておいて、テーブル・ルックアップを使って誤差を補
正することが出来る様に思われる。然し、大きなメモリ
容量を必要とする為、この方式はモノリシック形では魅
力がないことがある。「補間」方式の方が一層簡単で、
ずっと面積効率がよい。変換器の理想的でない伝達特性
は、第４Ａ図に示す様な区間別線形曲線で近似すること
が出来る。図では、４つの区間からなる線形近似が示さ
れている。曲線の各々の屈折点に於ける直線性の誤差（
”＋＋８２゜ｅｇ）を記憶してＲＡＭに記憶することが
出来る。

第４Ａ図の曲線の区間別線形の屈折点を較正する為、曲
線の最初の区間に対して利得を調節し、残りの区間に対
して利得及びオフセットの両方を調節すべきである。４
つの区間からなる区間別線形較正を行なった後、変換器
の伝達特性は第４Ｂ図に示す様に改善することが出来る
。この場合、伝達特性曲線の１／４．１／２及び３／４
の点に於ける直線性誤差がなくなっている。

理想的でない伝達特性は、更に多くの区間近似を用いる
ことによって一層正確に較正することが出来る。パイプ
ライン化範囲分割型変換器では、ｎｌをパイプラインの
第１段の分解能のビット数として、２°１個の区間の線
形近似を使うのが適切である。こうすると、第１段の不
整合の抵抗素子による非直線性があっても、それを較正
することが出来る。任意の所定の出力コードに於ける直
線性誤差（ｅ２）は、第４Ｃ図に示す補間方法を用いて
計算することが出来る。直線性誤差（ｅ８）はオフセッ
ト誤差（ｅ＋　）及び利得誤差（ｅ、ｃ′）から成る、
即ち、ｅオーｅＩ　＋ｅｘ′である。利得誤差（ｅＸ’
）と隣接するオフセットの差（ｅ　Ｉ＋１ｅ　ｉ　）と
の間の一般的な関係は次の様になることを容易に証明す
ることが出来る。

ｅｌ　　　　　　医 ｅ　ｓ＋ｔ　　ｅ　、Ｄ／　２　　に 一でり、ｃ及びＤは夫々所定のディジタル出力信号とデ
ィジタル出力の範囲全体とを表わす。従って ｅｘ　−ｅ＋　＋（ｅ１＋ｌ　Ｊ　）　（Ｄ／２．１ｍ
をパイプライン化範囲分割型変換器の分解能として、ｄ
−２であり 以−Σ　２”　ｄ。

（ｄｊはパイプライン化Ａ／Ｄ変換器の任意の段によっ
て発生されたディジタル・コードの任意のビットの値（
１又は０）を表わす）であるから、式（１）は次の様な
ディジタル形式に表わすことが出来る。

この計算はシフトレジスタ及び２進トリー加算器を使っ
たディジタル回路で行なうことが出来る。

上に述べた較正アルゴリズムを実施したモノリシックＡ
／Ｄ変換装置のブロック図が第５図に示されている。こ
の装置は、較正しようとする（第１図に示す形式の）パ
イプライン化範囲分割型Ａ／Ｄ変換器３０と、過剰標本
化Δ−Σ変換器の様な精度が高いが低速のＡ／Ｄ変換器
３２と、較正器３４とで構成される。この装置に入るア
ナログ信号が２つの変換器に並列に送出される。サンプ
ルホールド（Ｓ　／Ｈ）回路３６が、Δ−Σ変換器３２
に対するアナログ信号を標本化する。Δ−Σ変換器３２
は、パイプライン化範囲分割型変換器３０よりも分解能
が２ビット多く、較正用の理想的な伝達特性を持つ。こ
の装置は２つの動作モードがある。即ち、誤差検出モー
ドと正常な変換モードとである。誤差検出モードでは、
パイプライン化範囲分割型Ａ／Ｄ変換器３０の出力信号
はあるサンプルで構成されていて、それがΔ−Σ変換器
３２の出力信号と比較され、その差を検出して、較正器
３４のランダムアクセス会メモリ（ＲＡＭ）部分に記憶
する。正常な変換モードでは、パイプライン化範囲分割
型Ａ／Ｄ変換器３０の出力信号が記憶されている情報を
アクセスして、それに対応する直線性誤差（ｅ８）を計
算し、その非直線性を相殺する。

第６図は第５図の較正器３４のブロック図であり、第７
図は較正器で誤差を検出する基本的な順序を示すフロー
チャートである。較正器はｍビット比較器４０、及び（
ｍ＋２）ビット減算器４２を持っている。減算器４２の
一方の入力がバッファ５４を介して比較器４０の出力に
結合され、２番目の入力が低速のΔ−ΣＡ／Ｄ変換器３
２（第５図に示す）からのディジタル出力信号（Ｄ　　
　　）を受取る。Ｘで表わす数を計数するΔ−Σ ０１ビット・カウンタ４６の出力が、比較器４０の一方
の入力と、二重ポート静止形ランダムアクセス−メモリ
（ＲＡＭ）５０のＷＡＤＤＲ（すなわち書込みアドレス
）ボートに結合される。ｙで表わす数を計数するＳビッ
ト・カウンタ４８の出力が、アキミュムレータ４４の一
方の入力に結合され、その２番目の入力が減算器４２の
出力に結合されている。アキミュムレータはシフトレジ
スタ４５及び加算器４７で構成され、加算器４７の出力
がシフトレジスタの入力に結合されている。

パイプライン化範囲分割型Ａ／Ｄ変換器３０（第５図に
示す）からのディジタル出力信号（Ｄ　　）Ｓ が比較器４０の第２の入力、二重ポート静止形ＲＡＭ５
０のＲＡＤＤＲ（読取アドレス）と示した第２のポート
、及び式（２）に従ってｅ、Ｘを計算する算術演算装置
５２の第１の入力に供給される。算術演算装置は二重ポ
ート静止形ＲＡＭ５０の出力信号を第２の入力として受
取る。

誤差検出モードは、パイプライン化範囲分割型Ａ／Ｄ変
換器３０からのディジタル出力信号Ｄｐｓをカウンタ４
６の出力信号と比較することによって開始される。信号
Ｄ　の最上位０１ビットが力ｓ ウンタ４６の出力（ＣＮＴＸ）と等しく、残りの下位（
ｍ−ｎ＋）ビットが全部０に等しければ、第７図の判定
ブロック６０の試験で示す様に、信号Ｄ　がバッファ５
４に送出される。そうでなけれｐｓ ば、機能ブロック６２で示す様に、リセット信号が発生
されて、サンプルホールド（Ｓ／Ｈ）回路３６（第５図
）をリセットすると共に、Δ−Σ変換器３２（第５図）
が次のサンプルを受取って変換する。低速Δ−Σ変換器
３２が、保持されているサンプル１ご対応する精度の高
いディジタル値Ｄニーゆを発生するまで、ディジタル信
号Ｄ　がＳ バッファ５４にとＶまっている。信号Ｄ　に対すＳ る直線性誤差（ｅ＋　）が、機能ブロック６４に示す様
に、減算器４２でＤ　からＤ　　　を減算すｐｓ　　　
　Δ−Σ ることによって決定される。

ランダムノイズの影響を平均して除去する為、所定のデ
ィジタル信号Ｄ　に対応するオフセットＳ 誤差ｅｌが何回か検出されてから、ＲＡＭ　　５０に記
憶される。この為、機能ブロック６６にＡＣＣＵ−ＡＣ
ＣＵ＋ｅＩで示す様に、オフセット誤差ｅｉ　をアキミ
ュムレータ４４に一時的に記憶し、判定ブロック６８の
試験で決定された通りに、誤差検出順序を２８回繰返す
。カウンタ４８がＣＮＴＹ−ＣＮＴＹ＋１で示すように
オフセット誤差ｅｌ　の検出の回数を計数する。−旦カ
ウンタ４８の出力カウントが２Ｓに達すると、累算結果
をアキミュムレータのシフトレジスタ４５の所で２Ｓで
除して、平均オフセット誤差ｅｉ　を発生する。

これは機能ブロック７０に示しである。この平均オフセ
ット誤差ｅｌが、カウンタ４６の出力カウント（ＣＮＴ
Ｘ）に等しいアドレスの所で、ＲＡＭ　　５０に記憶さ
れる。

カウンタ４８はカウンタ４６よりも計数速度がずっと速
い。Ｓを誤差を平均する為にユーザが定めた任意の数と
して、カウンタ４８が２　まで計数する。典型的にはＳ
は５とすることが出来る。

ｎｌをパイプラインの第１段の分解能として、カウンタ
４６は２ｎｌ　まで計数する。実際に作ったプロトタイ
プの装置では、ｎｌ　は４とした。

誤差検出過程は、機能ブロック７２で示す様に、カウン
タ４６を増数し、判定ブロック７４で行なわれる試験で
決定された通りに、ディジタル信号Ｄ　の０１個の最上
位ビット（ＭＳＢ）によつてＳ 構成された次のビット・パターンに対する直線性誤差を
検出することによって続けられる。カウンタ４６の出力
信号が２ｎｌに達した時、２ｒ１１個の区間の区間別線
形近似伝達曲線の全ての屈折点に関する直線性誤差が検
出され、ＲＡＭ　　５０に記憶される。

この後の正常の変換モードの間、パイプライン化範囲分
割型Ａ／Ｄ変換器３０の出力信号の最上位の０１　ビッ
トが、ＲＡＭ　　５０から、それに対応する非直線外項
（ｅ＋、ｅｉ＋１　）をアクセスする。これらの項が算
術演算装置に送出されて、式（２）に従って対応する線
形誤差（ｅｏ）を計算する。これを直線性誤差Ｃｅｘ　
）をパイプライン化範囲分割型Ａ／Ｄ変換器の出力信号
Ｄ　から減ｓ 算して、その非直線性を相殺する。

誤差検出モードは正常の変換モードと平行に実施して、
ＲＡＭ　　５０に記憶される誤差項目（ｅｌ）を頻繁に
更新することが出来る。温度又は環境の変動による部品
の長期的なドリフトを検出して補正することが出来る。

この発明を好ましい実施例について説明したが、当業者
であれば、この発明を特許請求の範囲内で変更して実施
することが出来ることが理解されよつ〇

【図面の簡単な説明】

第１図はこの発明によるパイプライン化範囲分割型Ａ／
Ｄ変換器の基本的なアーキテクチュアを示すブロック図
、第２図は第１図に示したＡ／Ｄ変換器の１段の構造を
全体的に示すブロック図、第３図は第２図に示したＡ／
Ｄ変換器の１段の構造を更に詳しく示す回路図、第４Ａ
図は避けることの出来ない非直線性を持つＡ／Ｄ変換器
の伝達特性を示すグラフ、第４Ｂ図は４区間の較正を用
いた後の第４Ａ図の伝達特性を示すグラフ、第４Ｃ図は
この発明の補間方法を用いて計算した任意の所定の出力
コードに於ける直線性誤差ｅＸを示すグラフ、第５図は
この発明の自己較正式Ａ／Ｄ変換装置のブロック図、第
６図は第５図に示した装置に使われる較正器構成を示す
ブロック図、第７図は第６図に示した較正器に使われる
誤差検出順序の論理を示すフローチャートである。 ［主な符号の説明］ １０１乃至１０．：パイプラインの各段１８１乃至１８
ｋ　：サンプルホールド手段３０：パイプライン化範囲
分割型Ａ／Ｄ変換器３２：高分解Ａ／Ｄ変換器 ３４：補正器 ５０：メモリ ５２：算術演算装置

Claims (1)

1. 【特許請求の範囲】 １、ディジタル出力コードに変換すべきアナログ信号を
   標本化するサンプルホールド手段と、該アナログ信号を
   標本化して分解能の低い出力ディジタル・コードを発生
   する様に接続された複数の素子段よりなるパイプライン
   と、前記分解能の低い出力ディジタル・コードによって
   アドレスされるメモリ及び算術演算手段を含んでいて、
   非線形情報を記憶すると共に、該非線形情報を用いた前
   記分解能の低い出力ディジタル・コードの補間に基づい
   て第２の出力ディジタル・コードを計算する較正手段と
   、前記サンプルホールド手段に接続され、前記アナログ
   信号のサンプルに応答して分解能の高い出力ディジタル
   ・コードを発生する高分解能アナログ・ディジタル変換
   器とを有し、前記分解能の高い出力ディジタル・コード
   が基準として作用し、前記較正手段は前記分解能の高い
   出力ディジタル・コードに周期的に応答して前記メモリ
   及び算術演算手段を較正する自己較正式パイプライン化
   範囲分割型アナログ・ディジタル変換器。 ２、前記高分解能アナログ・ディジタル変換器がΔ−Σ
   変換器で構成される請求項１記載の自己較正式パイプラ
   イン化範囲分割型アナログ・ディジタル変換器。 ３、前記パイプラインの各段が、前記分解能の低い出力
   ディジタル・コードの一部分を発生する低分解能フラッ
   シュ・アナログ・ディジタル部分変換器と、該アナログ
   ・ディジタル部分変換器に応答して当該段に対する部分
   範囲出力電圧を発生するディジタル・アナログ変換手段
   と、前記部分範囲出力電圧を前記パイプラインの相次ぐ
   段に供給するバッファ手段とで構成される請求項１記載
   の自己較正式パイプライン化範囲分割型アナログ・ディ
   ジタル変換器。 ４、前記ディジタル・アナログ変換手段が、前記分解能
   の低い出力ディジタル・コードの前記一部分によって制
   御されるスイッチ回路で構成される請求項３記載の自己
   較正式パイプライン化範囲分割型アナログ・ディジタル
   変換器。 ５、前記バッファ手段が１の利得を有する請求項４記載
   の自己較正式パイプライン化範囲分割型アナログ・ディ
   ジタル変換器。 ６、前記スイッチ回路が抵抗回路及び複数個のスイッチ
   を含み、各々のスイッチが前記抵抗回路の夫々の接続点
   に接続されていて、１番目の接続点を利得が１のバッフ
   ァ手段に、２番目の接続点を利得が１のバッファ手段に
   選択的に接続して、前記１番目及び２番目の接続点の間
   の電圧降下が前記部分範囲電圧を構成する様にした請求
   項５記載の自己較正式パイプライン化範囲分割型アナロ
   グ・ディジタル変換器。 ７、前記フラッシュ・アナログ・ディジタル部分変換器
   が、前記スイッチの位置を制御する復号器及び符号器手
   段と、該復号器及び符号器手段に入力信号を供給する複
   数個の比較手段とで構成され、各々の比較手段は、前記
   アナログ信号のサンプルに応答する第１の入力、及び前
   記抵抗回路の別の接続点に夫々接続された第２の入力を
   持っている請求項６記載の自己較正式パイプライン化範
   囲分割型アナログ・ディジタル変換器。 ８、前記パイプラインの各段が、前記分解能の低い出力
   ディジタル・コードの一部分を発生する低分解能の順次
   近似アナログ・ディジタル部分変換器と、前記分解能の
   低い出力ディジタル・コードの前記一部分によって制御
   されて、該段に対する部分範囲出力電圧を発生する手段
   と、該部分範囲出力電圧を前記パイプラインの後続段に
   供給するバッファ手段とで構成されている請求項１記載
   の自己較正式パイプライン化範囲分割型アナログ・ディ
   ジタル変換器。 ９、前記パイプラインの各段が、前記分解能の低い出力
   ディジタル・コードの一部分を発生する低分解能の過剰
   標本化Δ−Σアナログ・ディジタル部分変換器と、前記
   分解能の出力ディジタル・コードの前記一部分によって
   制御されて、該段に対する部分範囲出力電圧を発生する
   手段と、該部分範囲出力電圧を前記パイプラインの後続
   の段に接続するバッファ手段とで構成されている請求項
   １記載の自己較正式パイプライン化範囲分割型アナログ
   ・ディジタル変換器。 １０、前記較正手段が、第１のｎ＿１ビットの数ｘを計
   数する第１のカウンタ手段及び第２のｓビットの数ｙを
   計数する第２のカウンタ手段と、前記分解能の低い出力
   ディジタル・コードを前記数ｘと比較して、前記分解能
   の低い出力ディジタル・コードの最上位のｎ＿１ビット
   が前記第１のカウンタ手段の出力カウントに等しい時、
   前記分解能の低い出力ディジタル・コードを発生する比
   較手段と、前記第２のカウンタ手段に応答して、前記比
   較手段の分解能の低い出力ディジタル・コードから、前
   記分解能の高い出力ディジタル・コードを反復的に減算
   して、差出力を累算し、前記数ｙが２＾Ｓに達した時、
   累算した差を２＾Ｓで除して平均直線性誤差を発生する
   計算手段とを有し、前記平均直線性誤差が前記非直線性
   情報として前記メモリ及び算術演算手段に記憶される請
   求項１記載の自己較正式パイプライン化範囲分割型アナ
   ログ・ディジタル変換器。