JP3597303B2 - A/dコンバータのテスト方法及びテスト装置 - Google Patents
A/dコンバータのテスト方法及びテスト装置 Download PDFInfo
- Publication number
- JP3597303B2 JP3597303B2 JP10146196A JP10146196A JP3597303B2 JP 3597303 B2 JP3597303 B2 JP 3597303B2 JP 10146196 A JP10146196 A JP 10146196A JP 10146196 A JP10146196 A JP 10146196A JP 3597303 B2 JP3597303 B2 JP 3597303B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- analog input
- current
- converter
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
- H03M1/109—Measuring or testing for dc performance, i.e. static testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
- H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
- H03M1/147—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters at least two of which share a common reference generator
- H03M1/148—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters at least two of which share a common reference generator the reference generator being arranged in a two-dimensional array
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、コンパレータを有するA/Dコンバータのテスト方法に関するものである。
【0002】
【従来の技術】
図37は、アナログ/ディジタル混在LSIの内蔵するA/Dコンバータセルのファンクションテストを行う従来の技術を説明するブロック図であり、図38は上記ファンクションテストの方法を説明したフローチャートである。
【0003】
図37において、アナログ/ディジタル混在LSI12はA/Dコンバータセル10と、ロジック回路11とを内蔵している。A/Dコンバータセル10のアナログ回路には、アナログ電源端子1を介して第1の電源13から電位AVddが供給される。また、A/Dコンバータセル10のディジタル回路及びロジック回路11には、ディジタル電源端子を介して第2の電源14から電位DVddが供給される。
【0004】
A/Dコンバータセル10内のラダー抵抗の内、最高の電位が与えられる点には、上部基準電源端子3を介して第3の電源15から電位VRTが、最低の電位が与えられる点には、下部基準電源端子4を介して第4の電源16から電位VRBが、それぞれ与えられる。
【0005】
A/Dコンバータセル10にはアナログ電圧入力端子5を介してアナログソース源17からアナログ入力電圧Vinが供給される。A/Dコンバータセル10から得られるディジタル出力はロジック回路11に与えられるが、ファンクションテストを実施するための外部テスト端子7を介してデータアナライザ19にも与えられる。コンピュータ20は、データアナライザ19のメモリに取り込まれたディジタル出力信号を読み出し、Nビットのバイナルコード信号線21を介して演算処理をする。ここでは、説明の便宜のためA/Dコンバータセル10は10ビットの信号を出力するとし、N=10となる。従って、外部テスト端子7は7a,7b,7c,7d,7e,7f,7g,7h,7i,7jの10本である。
【0006】
ロジック回路11はA/Dコンバータセル10から得られるディジタル出力に所定の処理をしてディジタル入出力端子9に与える。
【0007】
また、A/Dコンバータセル10は接地8に接続され、更にクロック入力端子6を介してクロック源18から、A/Dコンバータセル10のサンプリングクロックやロジック回路11に供給されるべきクロックが供給される。
【0008】
図38に示されるように、ステップSP1においては第1乃至第4の電源をONし、アナログ電源端子1、ディジタル電源端子2、上部基準電源端子3、下部基準電源端子4に、それぞれ電位AVdd,DVdd,VRT,VRBを印加する。
【0009】
ステップSP2において、クロック源18からのサンプリングクロック等をクロック入力端子6に印加する。また、別途ステップSP3において、アナログソース源17から出力されるアナログ入力電圧Vinの分解能を設定する。
【0010】
ステップSP4では、ステップSP3で設定された分解能ずつ増加させて、アナログ入力電圧端子5にアナログ入力電圧をステップ状に供給する。
【0011】
ステップSP5では外部テスト端子7から得られた、A/Dコンバータセル10のディジタル出力(バイナルデータ)をデータアナライザ19のメモリに格納する。
【0012】
ステップSP6ではデータアナライザ19のメモリからバイナルデータをコンピュータ20で10進数へ変換する。そしてその変換した結果からステップSP7で良否の判定が行われる。
【0013】
【発明が解決しようとする課題】
図39は、バイナルコードから10進化コードへの変換の対応を示す。ここでは外部テスト端子7aに与えられるビットがLSBであり、外部テスト端子7jに与えられるビットがMSBであるとしている。10進化コードの値は、7a×20 +7b×21 +7c×22 +7d×23 +7e×24 +7f×25 +7g×26 +7h×27 +7i×28 +7j×29 で求められる。
【0014】
図40は、A/Dコンバータセル10が正常な場合の、アナログ入力電圧Vinと10進化コードとの関係を示すグラフである。10進化コードに対応するアナログ入力電圧Vinの幅は、10進化コードの値によらずに一定であり(10進化コードが“0”,“1023”の場合を除く)、アナログ入力電圧Vinが増大するにつれ、ステップ状に10進化コードが増大する。このような場合にはステップSP7において良品と判断される。
【0015】
図41乃至図43はミッシングコードが存在する場合のアナログ入力電圧Vinと10進化コードとの関係を示すグラフである。これらの図では何れも10進化コード“5”が欠落し、“0”〜“1023”のコードが全て存在している状態にはない。このような場合にはステップSP7において不良品と判断される。
【0016】
従来の技術は以上のように、10進化コードの所定値が全て存在するか否かを判断するので、外部テスト端子7からバイナルコードを得る必要があった。外部テスト端子7を設ける必要があるので半導体装置のチップ面積が増加し、パッケージサイズが増加した。これにより半導体装置のコストの増加を招来するという問題点があった。
【0017】
本発明は以上のような不具合を解消するもので、外部テスト端子の数を著しく低減し、A/Dコンバータセルのアナログ部の電源電流を測定することによって、A/Dコンバータセルのファンクションテストやスタティックリニアリティを可能にする方法を提供する。
【0018】
【課題を解決するための手段】
この発明のうち請求項1にかかるものは、複数の上位基準電圧と、複数の下位基準電圧からなる複数の下位基準電圧群が設定され、各々が、負荷をカレントミラーとした差動対による、複数のコンパレータを含む第1のコンパレータアレイを有し、前記複数の上位基準電圧とアナログ入力との前記複数のコンパレータにおける比較に基づいて前記ディジタル出力の上位ビットが決定され、前記上位ビットに基づいて一つの前記複数の下位基準電圧群が選択され、前記一の前記複数の下位基準電圧群に属する前記複数の下位基準電圧と前記アナログ入力との比較がなされて下位ビットが決定され、前記アナログ入力をある分解能で前記上位ビット及び前記下位ビットからなるディジタル出力へとA/D変換を行う、サブレンジング型A/Dコンバータのテスト方法である。そして、(a)前記アナログ入力として、前記分解能よりも小さな変化量で変化するアナログ信号を与える工程と、(b)前記アナログ信号と、前記アナログ入力を前記複数の下位基準電圧と比較する際に少なくとも前記第1のコンパレータアレイに流れる電流との関係を測定し、電流波形を求める工程と、(c)前記電流波形において極値を採る点の個数を求める工程と、(d)前記個数が所定数であるか否かに基づいて前記A/Dコンバータの良否を判断する工程とを備える。
【0019】
この発明のうち請求項2にかかるものは、請求項1記載のA/Dコンバータのテスト方法であって、(e)前記極値の内、最も小さい前記アナログ信号に対応するものを除く極大値と、前記極大値と隣接して対をなす極小値とを求める工程と、(f)前記対毎に前記極大値と前記極小値の差である第1の電流差を求め、前記対の間で比較して前記第1の電流差の最大値を求める工程と、(g)前記第1の電流差の前記最大値を2の前記下位ビット乗よりも1だけ小さい値で除して第2の電流差を求める工程と、(h)全ての前記極大値同士の差の絶対値及び全ての極小値同士の差の絶対値が前記第2の電流差に収まるか否かに基づいて前記A/Dコンバータの良否を判断する工程とを更に備える。
【0020】
この発明のうち請求項3にかかるものは、請求項1記載のA/Dコンバータのテスト方法であって、前記サブレンジング型A/Dコンバータは、複数のコンパレータを含む第2のコンパレータアレイを更に有し、前記工程(b)では前記アナログ信号と、前記アナログ入力を前記複数の下位基準電圧と比較する際に前記第1のコンパレータアレイ及び前記第2のコンパレータアレイに流れる電流の和との関係を測定し、前記電流波形を求める。
【0021】
この発明のうち請求項4にかかるものは、請求項3記載のA/Dコンバータのテスト方法であって、(e)前記極値の内、最も小さい前記アナログ信号に対応するものを除く極大値と、前記極大値と隣接して対をなす極小値とを求める工程と、(f)前記対毎に前記極大値と前記極小値の差である第1の電流差を求め、前記対の間で比較して前記第1の電流差の最大値を求める工程と、(g)前記第1の電流差の前記最大値を2の前記下位ビット乗よりも1だけ小さい値で除して第2の電流差を求める工程と、(h)第1及び第2の条件を満足するか否かに基づいて前記A/Dコンバータの良否を判断する工程とを更に備える。そして、前記第1の条件は、隣接する前記極大値の内、前記アナログ信号の大きい方に対応するものから前記アナログ信号の小さい方に対応するものを引いた値に前記第2の電流差を加えた値の絶対値が、前記第2の電流差に収まることであり、前記第2の条件は、隣接する前記極小値の内、前記アナログ信号の大きい方に対応するものから前記アナログ信号の小さい方に対応するものを引いた値に前記第2の電流差を加えた値の絶対値が、前記第2の電流差に収まることである。
【0022】
この発明のうち請求項5にかかるものは、複数の上位基準電圧と、複数の下位基準電圧からなる複数の下位基準電圧群が設定され、各々が、負荷をカレントミラーとした差動対による、複数のコンパレータを含む第1のコンパレータアレイを有し、前記複数の上位基準電圧とアナログ入力との前記複数のコンパレータにおける比較に基づいてWビット(Wは自然数)からなる上位ビットが決定され、前記上位ビットに基づいて一つの前記複数の下位基準電圧群が選択され、前記一の前記複数の下位基準電圧群に属する前記複数の下位基準電圧と前記アナログ入力との比較がなされてWビットからなる下位ビットが決定され、前記アナログ入力を前記上位ビット及び前記下位ビットからなる2Wビットのディジタル出力へとA/D変換を行う、サブレンジング型A/Dコンバータのテスト方法である。そして、(a)前記A/Dコンバータが、量子化誤差を含まないと仮定した場合に得られる線形の理想A/D変換特性と、前記ディジタル出力の変化の最小単位に対応する前記アナログ入力の電圧である第1の分解能とを求める工程と、(b)前記理想A/D変換特性を規定する前記アナログ入力の電圧の、最小値に対応する第1の初期電圧と、最大値に対応する第1の終期電圧との間を、前記第1の分解能の(2W+1)倍である第2の分解能ごとに区分し、前記第1の初期電圧と、前記第1の終期電圧とを含む2W個のアナログ信号を前記アナログ入力として与える工程と、(c)前記アナログ入力と、前記アナログ入力を前記複数の下位基準電圧と比較する際に少なくとも前記第1のコンパレータアレイに流れる2W個の電源電流を測定する工程と、(d)前記第1の初期電圧及びこれに対応する前記電源電流と、前記第1の終期電圧及びこれに対応する前記電源電流とから前記理想A/D変換特性に対応した電流波形を求め、前記電源電流の全てが前記電流波形に対して所定の範囲内に収まっているか否かに基づいて前記A/Dコンバータの良否を判断する工程とを備える。
【0023】
この発明のうち請求項6にかかるものは、請求項5記載のA/Dコンバータのテスト方法であって、前記工程(a)は(a−1)前記ディジタル出力の値が最小値となるかそれよりも1単位だけ大きな値となるかの境界に対応する前記アナログ入力の値である第2の初期電圧を求める工程と、(a−2)前記ディジタル出力がフルスケールとなるかオーバフローとなるかの境界に対応する前記アナログ入力の値である第2の終期電圧を求める工程と、(a−3)前記第2の終期電圧から前記第2の初期電圧を引いた値を、(22W−1)で除して前記第1の分解能を求める工程と、(a−4)前記第2の初期電圧から前記第1の分解能を引いて前記第1の初期電圧を求め、前記第2の終期電圧から前記第1の分解能を引いて前記第1の終期電圧を求める工程とを有する。
【0024】
この発明のうち請求項7にかかるものは、請求項6記載のA/Dコンバータのテスト方法であって、前記サブレンジング型A/Dコンバータは、複数のコンパレータを含む第2のコンパレータアレイを更に有し、前記工程(c)では前記アナログ入力と、前記アナログ入力を前記複数の下位基準電圧と比較する際に前記第1のコンパレータアレイ及び前記第2のコンパレータアレイに流れる電流の和との関係を測定し、前記電源電流を求める。
【0025】
この発明のうち請求項8にかかるものは、複数の基準電圧とアナログ入力とを比較する複数のコンパレータを含み、前記複数のコンパレータにおける比較に基づいて2Wビット(Wは自然数)からなるディジタル出力を出力するコンパレータアレイを備え、前記アナログ入力を前記ディジタル出力へとA/D変換を行う、A/Dコンバータのテスト方法である。前記複数のコンパレータの各々が、負荷をカレントミラーとした差動対によるコンパレータである。そして、(a)前記アナログ入力と、前記アナログ入力を前記基準電圧と比較する際に前記コンパレータアレイに実際に流れる電源電流との関係を測定し、実測電流波形を求める工程と、(b)前記ディジタル出力の値が最小値となるかそれよりも1単位だけ大きな値となるかの境界に対応する前記アナログ入力の値である初期電圧を求める工程と、(c)前記ディジタル出力がフルスケールとなるかオーバフローとなるかの境界に対応する前記アナログ入力の値である終期電圧を求める工程と、(d)前記終期電圧から前記初期電圧を引いた値を、(22W−1)で除して分解能を求める工程と、(e)前記初期電圧から前記終期電圧の範囲内であって、前記アナログ入力の値が増加するに伴って前記電源電流が単調に増加する基本領域において、前記A/Dコンバータが理想的に前記A/D変換を行う場合に、前記電源電流が変化し得る値を前記アナログ入力の値が変化し得る値で除し、これに前記分解能を乗じた値を電流増分として求める工程と、(f)前記基本領域において、前記A/Dコンバータが理想的に前記A/D変換を行う場合に、前記アナログ入力の値が前記分解能だけ増加する度に前記増分ずつ増加する前記電源電流を示す理想電流波形を求める工程と、(g)前記実測電流波形と前記理想電流波形とを比較して、両者間の差異が所定の範囲内に収まっているか否かに基づいて前記A/Dコンバータの良否を判断する工程とを備える。
【0026】
この発明のうち請求項9にかかるものは、請求項8記載のA/Dコンバータのテスト方法であって、前記複数の基準電圧は、複数の上位基準電圧と、複数の下位基準電圧からなる複数の下位基準電圧群を有し、前記複数の上位基準電圧と前記アナログ入力との前記複数のコンパレータにおける比較に基づいてWビットからなる上位ビットが決定され、前記上位ビットに基づいて一つの前記複数の下位基準電圧群が選択され、前記一の前記複数の下位基準電圧群に属する前記複数の下位基準電圧と前記アナログ入力との比較がなされてWビットからなる下位ビットが決定され、前記A/Dコンバータは、前記アナログ入力を前記上位ビット及び前記下位ビットからなる2Wビットのディジタル出力へとA/D変換を行う、サブレンジング型A/Dコンバータであって、前記電源電流は、前記アナログ入力と、前記アナログ入力を前記複数の下位基準電圧とを比較する際に前記コンパレータアレイに流れる電流である。
【0027】
この発明のうち請求項10にかかるものは、請求項9記載のA/Dコンバータのテスト方法であって、前記サブレンジング型A/Dコンバータは、複数のコンパレータを含む第2のコンパレータアレイを更に有し、前記電源電流は、前記アナログ入力と、前記アナログ入力を前記複数の下位基準電圧と比較する際に前記コンパレータアレイ及び前記第2のコンパレータアレイに流れる電流の和である。
【0028】
この発明のうち請求項11にかかるものは、(a)アナログ入力を複数の上位基準電圧と比較し、更に複数の下位基準電圧と比較する複数のコンパレータからなるコンパレータアレイを有し、前記複数のコンパレータの各々が、負荷をカレントミラーとした差動対によるコンパレータであり、前記アナログ入力をある分解能でディジタル出力へとA/D変換するサブレンジング型A/Dコンバータと、(b)前記分解能よりも小さな変化量ずつステップ状に変化するアナログ信号を前記アナログ入力として与えるアナログ信号源と、(c)前記コンパレータアレイに電圧を供給する電源と、(d)前記アナログ入力を前記複数の下位基準電圧と比較する際に、前記電源から流れる電流を測定する電流測定器と、(e)前記アナログ信号と前記電流との関係を解析する解析手段とを備えるA/Dコンバータのテスト装置である。
【0029】
この発明のうち請求項12にかかるものは、(a)アナログ入力を複数の基準電圧と比較する複数のコンパレータからなるコンパレータアレイを有し、前記複数のコンパレータの各々が、負荷をカレントミラーとした差動対によるコンパレータであり、前記アナログ入力をディジタル出力へとA/D変換するA/Dコンバータと、(b)前記コンパレータアレイに電圧を供給する電源と、(c)前記アナログ入力を前記下位基準電圧と比較する際に、前記電源から流れる電源電流を測定する電流測定器と、(d)前記A/Dコンバータがオーバフローとなっているか否かと、前記ディジタル出力が最小値となっているか否かを検出する検出手段と、(e)前記工程(d)の結果に基づいて前記電源電流の理想的な波形を求め、これと前記電源電流との関係を解析する解析手段とを備えるA/Dコンバータのテスト装置である。
【0030】
【発明の実施の形態】
実施の形態1.
図1はアナログ/ディジタル混在LSI12の内蔵するA/Dコンバータセル101のファンクションテストを行う、本実施の形態の技術を説明するブロック図である。A/Dコンバータセル101は直並列(サブレンジング)型であり、本実施の形態では10ビットのコンバータである場合を説明するが、他のビット数に対しても適用できるのは当然である。
【0031】
アナログ/ディジタル混在LSI12はA/Dコンバータセル101と、ロジック回路11とを内蔵している。A/Dコンバータセル101のアナログ回路には、アナログ電源端子1を介して第1の電源13から電位AVddが供給される。また、A/Dコンバータセル101のディジタル回路及びロジック回路11には、ディジタル電源端子2を介して第2の電源14から電位DVddが供給される。
【0032】
アナログ電源端子1と第1の電源13との間には電流測定器22が設けられ、両者の間に流れる電流(以下「アナログ電源電流」という)を測定する。電流測定器22のデータはコンピュータ20に与えられ、後述のような解析が行われる。
【0033】
A/Dコンバータセル101は後述するラダー抵抗を備え、その内で最高の電位が与えられる点には、上部基準電源端子3を介して第3の電源15から電位VRTが、最低の電位が与えられる点には、下部基準電源端子4を介して第4の電源16から電位VRBが、それぞれ与えられる。電位VRT,VRBとしては例えばそれぞれ1V,0Vが設定される。
【0034】
A/Dコンバータセル101にはアナログ電圧入力端子5を介してアナログソース源17からアナログ入力電圧Vinが供給される。ロジック回路11はA/Dコンバータセル101から得られるディジタル出力に所定の処理をしてディジタル入出力端子9に与える。
【0035】
また、A/Dコンバータセル101は接地8に接続される。以下で用いられる用語「電位」は接地8を基準とするので、用語「電圧」と混用して説明することもある。
【0036】
更にクロック入力端子6を介してクロック源18から、A/Dコンバータセル101のサンプリングクロックやロジック回路11に供給されるべきクロックが供給される。
【0037】
図2は本実施の形態にかかるA/Dコンバータセル101の構成を示すブロック図である。この10−bitサブレンジングA/Dコンバータセルは、1024個の抵抗からなるラダー抵抗23、スイッチマトリックス24、31個のコンパレータCmp1〜Cmp31が集合したコンパレータアレイ25、コンパレータアレイ25からのデジタルデータの演算とスイッチマトリックス24の制御とを行うA/Dコンバータのロジック回路26を備える。
【0038】
電位VRT,VRBの間の電位差はラダー抵抗23によって分圧され、1024個の基準電圧が得られるが、ラダー抵抗23は32個の抵抗ブロックb1〜b32から構成されているので、1024個の基準電圧も32個のブロックに分割される。
【0039】
このA/Dコンバータセル101は、上位(coarse)5ビットと下位(fine)5ビットのデータに分けてA/D変換を行う。上位5ビットに対応する上位基準電圧線27は31本からなり、隣接する抵抗ブロックbi,b(i+1)(i=1〜31)の境界に接続される。これらには31個のcoarse基準電圧Vrcが与えられる。下位5ビットに対応する下位基準電圧線28は31本からなり、これらにはラダー抵抗ブロックb1〜b32のうちスイッチマトリックス24によって一つ選択されたものが出力する31個のfine基準電圧Vrfが与えられる。fine基準電圧Vrfはその低いものから高いものへと順に、コンパレータアレイ25の31個のコンパレータCmp1〜Cmp31に供給される。
【0040】
下部基準電源配線42には下部基準電源端子4を介して電位VRBが与えられ、これは第1の分配端子31を介してコンパレータアレイ25の31個のコンパレータCmp1〜Cmp31に供給される。
【0041】
アナログ入力電圧Vinはアナログ入力電圧線43に伝達され、これはアナログ分配端子30を介してコンパレータアレイ25の31個のコンパレータCmp1〜Cmp31に供給される。
【0042】
コンパレータアレイ25にはその動作のためにアナログ電源線40を介してアナログ電源端子1から電位AVddが供給される。コンパレータアレイ25の31個の出力はコンパレータアレイ出力線41を介してロジック回路26に伝達される。
【0043】
ロジック回路26は、32本からなるフィードバック線29を用いて、スイッチマトリックス24を制御するフィードバック信号を出力する。またロジック回路26は出力コードB1〜B10を出力し、出力コードB1〜B10はそれぞれ順次LSB〜MSBを示す。
【0044】
図3はコンパレータアレイ24を構成するコンパレータCmpi(i=1〜31)の一つの構成を例示するブロック図である。このコンパレータは、3個の差動アンプ34〜36、4個のキャパシタC1〜C4、10個のスイッチS1〜S10で構成されている。なお、点線で示すように更に2個のキャパシタC5,C6が設けられても良い。
【0045】
入力端30,31,32,33には、それぞれアナログ入力電圧Vin、電位VRB、coarse基準電圧Vrc、fine基準電圧Vrfがそれぞれ与えられる。スイッチS1〜S4、S5とS6、S7とS8、S9とS10は夫々連動して開閉動作をする。
【0046】
入力端子30,32,33はそれぞれスイッチS5,S7,S9を介してキャパシタC1の一端に接続される。キャパシタC1の他端には差動アンプ34の一方の入力端が接続される。入力端子31は、互いに並列に接続された3個のスイッチS6,S8,S10を介してキャパシタC2の一端に接続される。キャパシタC2の他端には差動アンプ34の他方の入力端が接続される。
【0047】
差動アンプ34の一対の入力端は、それぞれスイッチS1,S2を介して、自身の一対の出力端と接続される。差動アンプ34の一対の出力端は、それぞれキャパシタC3,C4を介して、差動アンプ35の一対の入力端と接続される。差動アンプ35の一対の入力端は、それぞれスイッチS3,S4を介して、自身の一対の出力端と接続される。差動アンプ35の一対の出力端は、直接に、あるいはそれぞれキャパシタC5,C6を介して、差動アンプ36の一対の入力端と接続される。差動アンプ36は出力端が1つのsingle−ended−styleであり、これはコンパレータ出力端子37に接続される。
【0048】
簡単にこのA/Dコンバータセル101の動作について説明する。まず、コンパレータアレイ25は31個のcoarse基準電圧VrcとA/D変換の対象となるアナログ入力電圧Vinとを比較する。A/Dコンバータセルのロジック回路26は、上位(coarse)の5ビットのコードB6〜B10を出力し、fine基準電圧Vrfと比較するためのラダー抵抗ブロックの一つが選択される。
【0049】
次にスイッチマトリックス24はフィードバック信号によって制御され、選択されたラダー抵抗ブロックのfine基準電圧Vrfは、コンパレータアレイ25へ伝達される。コンパレータアレイ25は、31個のfine基準電圧Vrfとサンプリングされるアナログ入力電圧Vinとを比較する。ロジック回路26は、保持していた上位(coarse)5ビットのコードB6〜B10と共に下位(fine)5ビットのコードB1〜B5を出力する。
【0050】
図4は差動アンプ36の構成を示す回路図である。非反転入力端子38、反転入力端子39は、それぞれnチャネルトランジスタQ3,Q4のゲートに接続されている。pチャネルトランジスタQ1,Q2のソースにはアナログ電源端子1を介して電位AVddが与えられており、nチャネルトランジスタQ5のソースには接地8が接続されている。pチャネルトランジスタQ1のゲート及びドレイン、並びにpチャネルトランジスタQ2のゲートは共通に接続されており、pチャネルトランジスタQ2のドレインはコンパレータ出力端子37に接続されている。またnチャネルトランジスタQ5のドレインと、nチャネルトランジスタQ3,Q4のソースとは共通に接続されている。nチャネルトランジスタQ5のゲートにはバイアス電位が与えられている。
【0051】
図5はnチャネルトランジスタQ5の特性を示すグラフである。ここでnチャネルトランジスタQ5のソースドレイン間電圧をVds、ドレイン電流をIdとする。
【0052】
非反転入力端子38に“H”、反転入力端子39に“L”が入力された時、コンパレータ出力端子37に“H”が出力される。その時のVds,Idの値をそれぞれVH,IHとする。逆に非反転入力端子38に“L”、反転入力端子39に“H”が入力された時、コンパレータ出力端子37に“L”が出力される。その時のVds,Idの値をそれぞれVL,ILとする。
【0053】
コンパレータ出力端子37に表れる出力が“L”の時と“H”の時とでは、差動アンプ34,35,36に流れる電流は、それぞれ電流差ΔI1,ΔI2,ΔI3だけ異なり、3個の差動アンプ34〜36で構成された1個のコンパレータCmpjの電流差ΔIは、ΔI=ΔI1+ΔI2+ΔI3となる。
【0054】
しかし、差動アンプ36がsingle−ended−styleのために、Vds=VLの時にはnチャネルトランジスタQ5は不飽和領域(三極管領域)で動作し、Vds=VHの時には飽和領域(ピンチ領域)で動作する。よってΔI3=IH−ILとなる。一方、1段目の増幅器34と2段目の増幅器35はいずれも飽和領域で動作するため、ΔI1とΔI2はΔI3と比較して小さな値になる。従って、1個のコンパレータの電流差ΔIは近似的にΔI=ΔI3=IH−ILになる。コンパレータの出力レベルが“L”から“H”に変化したとき、1個のコンパレータの電源電流は、例えば20μAから200μAに変化する。
【0055】
本実施の形態は、この電流値の差を利用して、コンパレータアレイ25の電源電流を測定し、ファンクションテストを行うものである。電源電流を測定して回路の良否を判定する手法はディジタル回路においてはIDDQテスト法(Vdd supply current Quiescent)が知られているが、本実施の形態ではこれをアナログ回路に適用する(アナログIDDQテスト)。
【0056】
図6はアナログ入力電圧Vinの時間変化を示すグラフである。このように時間とともに階段状に変化するアナログ入力電圧Vinを受ければ、コンパレータの出力レベルが変動することによってドレイン電流Idが変動し、これはアナログ電源端子1を介して電流測定器22によって測定される。
【0057】
アナログ入力電圧Vinの分解能をLSBに対応する電圧VLSB の1/Rに設定した場合には、210×R個のステップで時間とともに順次上昇するようにアナログ入力電圧Vinがアナログソース源17からアナログ電圧入力端子5に与えられる。(1/R)VLSB =(VRT−VRB)/(210−1)/Rが成立する。例えばR=5と設定すれば、5×1024ステップの微小な入力ステップ電圧として、アナログ電圧入力端子5に印加される。
【0058】
アナログIDDQは、図6に示したようなアナログ入力電圧Vinの増加に伴って、後述するようなのこぎり形状(Jagged Waveform )を呈してアナログの電源AVddに現れる電流を電流測定器22において測定する方法である。そして測定された電源電流波形は、理論的に算出された理想的(正常状態)な電源電流と比較される。
【0059】
図7は本実施の形態にかかるファンクションテストの方法を説明したフローチャートである。まずステップSP1において第1乃至第4の電源をONし、アナログ電源端子1、ディジタル電源端子2、上部基準電源端子3、下部基準電源端子4に、それぞれ電位AVdd,DVdd,VRT,VRBを印加する。そしてステップSP2において、クロック源18からのサンプリングクロック等をクロック入力端子6に印加する。一方、別途ステップSP3において、アナログソース源17から出力されるアナログ入力電圧Vinの分解能(つまり(1/R)VLSB )を設定する。そしてステップSP8では、ステップSP3で設定された分解能ずつ増加させて、アナログ入力電圧端子5にアナログ入力電圧Vinを図6に示されるようにステップ状に(ランプ波形で)供給しつつ、マルチメータ等の電流測定器22で、アナログ入力電圧Vinの各々のステップに対してアナログ電源端子1において流れるアナログ電源電流Iddを測定する。アナログ電源電流Iddはコンパレータアレイ25に流れる電流である。
【0060】
図8は、A/Dコンバータセル101が正常な場合のアナログ入力電圧Vinに対するアナログ電源電流Iddの電流波形を示すグラフである。サブレンジング型のA/Dコンバータでは、まず上位(coarse)5ビットを求め、これに対応する抵抗ブロックbj(j=1〜32)から得られる31個のfine基準電圧Vrfとアナログ入力電圧Vinとを比較して下位(fine)5ビットを求める。ここではアナログ電源電流Iddの測定は、上位(coarse)5ビットを求める際ではなく、下位(fine)ビットを求める際に測定する。
【0061】
Vin<Vref(Vrc or Vrf)の時、コンパレータ出力は“L”となる。逆にVin>Vrefの時、コンパレータ出力は“H”となる。
【0062】
アナログ入力電圧Vinがあるラダー抵抗ブロックbjでの全てのfine基準電圧Vrfよりも小さいとき、31個のコンパレータCmp1〜Cmp31の出力が全て“L”となる。そしてVinが増加することによって31個のコンパレータCmp1〜Cmp31の出力は順々に“H”に変化する。その結果、アナログ電源電流Iddは増加する。この様子は例えばj=3の場合には図8の positive slope A1に示される。既述のように、アナログ電源電流Iddの測定は、下位(fine)ビットを求める際に測定するので、アナログ入力電圧Vinが増加して上位(coarse)ビットを求める際に流れる電流はグラフに現れない。
【0063】
電位VRB(例えば0V)から順次増大して行く場合、あるオフセット電圧までの範囲がコンパレータにとっての不感帯として存在し、アナログ電源電流Iddは単調に増加する。アナログ入力電圧Vinがこのオフセット電圧以上になって初めてラダー抵抗ブロックb1に接続されたコンパレータCmp1が“H”を出力する。
【0064】
スイッチマトリックス24によってラダー抵抗ブロックb1に接続された、コンパレータCmp1〜Cmp31の出力が全て“H”になった後、ロジック回路26はフィードバック信号によってスイッチマトリックス24を制御する。つまりコンパレータCmp1〜Cmp31はVinの増加によってラダー抵抗ブロックb2に接続される。その時、31個のコンパレータCmp1〜Cmp31の出力は“L”になる。従って、それまで増加していたアナログ電源電流Iddは、急激に低下することになる。
【0065】
更にアナログ入力電圧Vinの増加によってコンパレータCmp1〜Cmp31の出力は、順々に“H”に変化する。このようにして、コンパレータCmp1〜Cmp31は、順次更新されるラダー抵抗ブロックに接続されて動作する。これらのコンパレータの動作に依り電源電流波形は図8に示す32個のJagged Waveform (のこぎり状の波形)となる。
【0066】
このアナログIDDQテストによって、スイッチマトリックス24のスイッチ接続不良(switch connection fault )やコンパレータCmp1〜Cmp31のファンクション不良(comparator’s functional fault )が検出可能となる。ステップSP9〜SP14は得られた電源電流波形を解析することで良否を判断する具体的処理を行う。上記解析はコンピュータ20において行われる。
【0067】
まずステップSP9においては図8で示された電源電流波形の各々の上部の頂点の電流値Idhm(m=1〜32)をサーチする。アナログ入力電圧Vinの低い方(電位VRB)からサーチを開始し、アナログ電源電流Iddの増加が停止するか減少に向かう点の電流値を求めるのである。スイッチマトリックス24の動作により、コンパレータアレイ25に接続されるラダー抵抗ブロックがbiからb(i+1)(i=1〜31)に代わったことに起因してアナログ電源電流Iddの増加が急激な減少に向かう。このようなサーチをアナログ入力電圧Vinが電位VRTになるまで行うことによって電流値Idhmが求められる。但し、アナログ入力電圧VinがA/Dコンバータセル101のフルスケールを越えると電位VRTに到るまでアナログ電源電流Iddは増加を止めるか、低下するので、これも上部の頂点として認識される(電流値Idh32)。
【0068】
ステップSP10は上部の頂点の個数を判定する。A/Dコンバータセル101が正常であれば、この個数はラダー抵抗ブロックの個数32(これは上位5ビットに対応する)と一致するはずである。従って、32個以外であれば不良品と判定され、32個であれば良品の可能性が残っているので更に他のテストを行うべくステップSP11へ進む。
【0069】
ステップSP11においては図8で示された電源電流波形の各々の下部の頂点の電流値Idlk(k=1〜31)をサーチする。即ち、アナログ入力電圧Vinの高い方(電位VRT)からサーチを開始し、このサーチの方向に沿って見たときにアナログ電源電流Iddの単調な減少が急激な増加に向かった変化点の電流値を求める。このようなサーチをアナログ入力電圧Vinが電位VRBになるまで行うことによって電流値Idlkが求められる。
【0070】
ステップSP12は下部の頂点の個数を判定する。既述のように、コンパレータにとっての不感帯が存在するので、A/Dコンバータセル101が正常であれば、この個数はラダー抵抗ブロックの個数32よりも1だけ少ない31個となるはずである。従って、31個以外であれば不良品と判定され、31個であれば良品の可能性が残っているので更に他のテストを行うべくステップSP13へ進む。
【0071】
以上のようにしてステップSP10,SP12は上位(coarse)ビットに関する動作不良を検出する。図9は不良となる2種のパターンが存在する電源電流波形を示すグラフである。もしもcoarse基準電圧Vrcが伝達される上位基準電圧線27の一つが開放していれば、この開放した上位基準電圧線27に対応するコンパレータは常に一定の電圧“L”を出力する。その結果、抵抗ブロックとして適切なものよりも電圧の低い方で隣接するものが選択され、下位(fine)ビットを求める際にはコンパレータの出力が全て“H”になる。つまりアナログ入力電圧Vinの値に依存せずに31個のコンパレータが全て“H”のままの状態となり、領域B1のようにアナログ電源電流Iddの大きな平坦部分が生じるので、これに起因して下部の頂点の数は一つ減る。
【0072】
一方、もしもコンパレータのキャパシタC1が短絡していれば、この不良のコンパレータは常に一定の電圧“H”を出力する。その結果、抵抗ブロックとして適切なものよりも電圧の高い方で隣接するものが選択され、下位(fine)ビットを求める際にはコンパレータの出力が全て“L”になる。つまりアナログ入力電圧Vinの値に依存せずに31個のコンパレータが全て”L”のままの状態となり、領域B2のようにアナログ電源電流Iddの小さな平坦部分が生じるので、これに起因して上部の頂点の数は一つ減る。
【0073】
ステップSP13では更に、下位(fine)ビットに関する動作不良を検出するために電流差δIを求める。まず、隣接する上部の頂点と、下部の頂点との電流値の差Ixi(i=1,2,…,31)を求める。即ち、Ixi=Idh(i+1)−Idliであり、これは同一のラダー抵抗ブロックb(i+1)に接続されている場合のアナログ電源電流Iddの増加量に相当する。
【0074】
図8、図9ではアナログ電源電流Iddの増加が positive slope A1のように直線で示されていたが、より詳細にはステップ状に増加する。つまり一つのラダー抵抗ブロックが担当する(25 −1)個のfine基準電圧Vrfに対応して、アナログ電源電流Iddの増加は31段のステップ状のランプ波形を示す。
【0075】
このため、差Ixiの最大値をIxmaxとすると、これは下位(fine)ビットに関する動作が正常である場合に生じる電流差である。そしてIxmax/(25 −1)で求められる電流差δIは、下位(fine)ビットに関する動作が正常である場合に許される誤差の範囲を示すことになる。換言すれば電流差δIはディジタル出力の変化量の最小単位である1コード分の電流量に設定される。
【0076】
ステップSP14は判別式Decを以て下位(fine)ビットに関する動作不良を判定する。電流差δIは正常である場合に許される誤差の範囲を示すので、全てのIdhm同士の差、及び全てのIdlk同士の差(m=1〜32,k=1〜31)の絶対値がδIに収まる場合のみ、正常な動作が行われていると判断される。従って、判別式Decとしては、
Dec1:−δI<(Idhp−Idhm)<δI、かつ
−δI<(Idlq−Idlk)<δI
(但し、pは1,2,…,32のいずれかであり、
mはp以外の1,2,…,32のすべてであり、
qは1,2,…,31のいずれかであり、
kはq以外の1,2,…,31のすべてである)
が採用され、判別式Dec1を満足した場合にのみ、ADC10はステップSP14において良品と判断され、そうでない場合には不良品であると判断される。図7ではp=q=1の場合が示されている。
【0077】
図10は不良となる2種のパターンが存在する電源電流波形を示すグラフである。区間Cでは常にコンパレータCmp5の出力が常に“L”となっており、そのために最も低い電流値から数えて5番目のステップに到るアナログ入力電圧Vinが正常な場合よりも大きい。その結果、電源電流が増加しても正常な場合よりもδIだけ低い値にまでしか到らない。区間D1では常にコンパレータCmp5の出力が常に“H”となっており、そのために最も低い電流値から数えて5番目のステップに到るまでのアナログ電源電流Iddの値は正常な場合よりも小さい。その結果、区間D1におけるアナログ電源電流Iddの最低値は正常な場合よりもδIだけ高い値となる。
【0078】
本実施の形態によれば、以上のようにしてA/Dコンバータセルのファンクションテストが行われ、上位(coarse)ビットに関する動作不良を掲出することができる。また更には下位(fine)ビットに関する動作不良を検出することもできる。しかもその検出はアナログ電源端子1に流れる電流を電流測定器22で測定し、これをコンピュータ20によって解析することによって行われる。
【0079】
従って、動作不良の検出のための外部テスト端子を特に設ける必要がなく、半導体装置のチップやパッケージサイズが減少し、製造コストを低減することができる。
【0080】
実施の形態2.
図11は、本実施の形態にかかるA/Dコンバータセル102の構成を示すブロック図である。A/Dコンバータセル102は図1のA/Dコンバータセル101と置換して用いられる。この10−bitサブレンジングA/Dコンバータセルは、インタリーブされたスキームで動作する2つの10ビットのA/Dコンバータサブセル44及びA/Dコンバータサブセル45を備えている。
【0081】
A/Dコンバータサブセル44は実施の形態1で示されたA/Dコンバータセル101と同じ構造を有しており、実施の形態1においてスイッチマトリックス24として示されたものは便宜上、実施の形態2においては第1のスイッチマトリックス24として示されている。
【0082】
A/Dコンバータサブセル45は実施の形態1で示されたA/Dコンバータセル101と対応する構成要素から構成されている。即ち、第2のスイッチマトリックス54、及び31個のコンパレータScmp1〜Scmp31が集合したコンパレータアレイ46を備える。コンパレータアレイ46からのデジタルデータの演算と第2のスイッチマトリックス24の制御とを行うA/Dコンバータのロジック回路26はA/Dコンバータセル101と共有される。ロジック回路26は、32本からなるフィードバック線52を用いて、第2のスイッチマトリックス54を制御するフィードバック信号を出力する。また、ラダー抵抗23もA/Dコンバータサブセル44,45で共有される。
【0083】
このA/Dコンバータサブセル45もA/Dコンバータサブセル44と同様に、上位(coarse)5ビットと下位(fine)5ビットにわけてA/D変換を行う。上位5ビットに対応する上位基準電圧線49は31本からなり、隣接する抵抗ブロックbi,b(i+1)(i=1〜31)の境界に接続される。これらには31個のcoarse基準電圧Vrcが与えられる。下位5ビットに対応する下位基準電圧線50は31本からなり、これらにはスイッチマトリックス24によってラダー抵抗ブロックb1〜b32のうちから一つ選択されたものが出力する、31個のfine基準電圧Vrfが与えられる。fine基準電圧Vrfはその低いものから高いものへと順に、コンパレータアレイ46の31個のコンパレータScmp1〜Scmp31に供給される。コンパレータScmp1〜Scmp31はコンパレータCmp1〜Cmp31と同じ構成となっている。
【0084】
下部基準電源配線51には下部基準電源端子4を介して電位VRBが与えられ、これは第2の分配端子60を介してコンパレータアレイ46の31個のコンパレータScmp1〜Scmp31に供給される。
【0085】
アナログ入力電圧Vinはアナログ入力電圧線48に伝達され、これはアナログ分配端子61を介してコンパレータアレイ46の31個のコンパレータScmp1〜Scmp31に供給される。
【0086】
コンパレータアレイ46にはその動作のためにアナログ電源線47を介してアナログ電源端子1から電位AVddが供給される。コンパレータアレイ46の31個の出力はコンパレータアレイ出力線53を介してロジック回路26に伝達される。
【0087】
A/Dコンバータサブセル44,45はインタリーブ構成で動作する。具体的には、A/Dコンバータサブセル44が上位(coarse)ビットを得る為の動作を行う時にはA/Dコンバータサブセル45が下位(fine)ビットを得る為の動作を行う。逆にA/Dコンバータサブセル45が上位(coarse)ビットを得る為の動作を行う時にはA/Dコンバータサブセル44が下位(fine)ビットを得る為の動作を行う。従って、A/Dコンバータサブセル44,45の常に一方が上位(coarse)ビットを得る為の動作を、他方が下位(fine)ビットを得る為の動作をそれぞれ行っている。
【0088】
A/Dコンバータサブセル44,45のいずれもが、アナログ電源端子1を介して第1の電源13に接続されているため、アナログ部のアナログ電源電流IddはA/Dコンバータサブセル44,45のコンパレータアレイ25,46に供給される電流を加算した値になる。
【0089】
このようなインタリーブ構成のA/Dコンバータセル102に関しても、実施の形態1と同様にして、図7に示された処理に従って、動作の良否を判定することができる。
【0090】
図12はA/Dコンバータサブセル44,45のいずれもが、正常な動作を行う場合に、アナログの入力電圧Vinに対するアナログ電源電流Iddを示したグラフである。実施の形態1において説明された図8に示された電源電流波形は、A/Dコンバータサブセル44のコンパレータアレイ25の動作に従ってJagged Waveform (のこぎり状の波形)となる。しかし、図12に示された電源電流波形は、常に一方が上位(coarse)ビットを得る為の動作を、他方が下位(fine)ビットを得る為の動作をおこなっているため、図8に示された電源電流波形が右上がりに歪められた形となる。例えばpositive slope A2の傾きはpositive slope A1の傾きの2倍となる。
【0091】
この歪みは上位(coarse)ビットを得る為の動作、つまりアナログ入力電圧Vinが増大することによって抵抗ブロックb1〜b32が上位のものへと切り替わる必要が生じる場合、上位(coarse)ビットを得る為の動作を行うA/Dコンバータセルのコンパレータアレイにおいて、新たに一つのコンパレータが“H”を出力する動作、に起因する。Idh(s+1)−Idhs、及びIdl(t+1)−Idlt(但し、s=1〜31、t=1〜30)の値は、両方のA/Dコンバータサブセル44,45が正常に動作する限り、コンパレータ(Scmp1〜Scmp31,Cmp1〜Cmp31)の一つが“L”から“H”へと出力を変化させる際に増加する電流量に等しい。そしてこの電流量だけ図8の電流波形に加算されて図12に示された電流波形が得られるのである。
【0092】
従って、インタリーブ構成されたA/Dコンバータサブセル44,45についても、そのアナログ電源電流Iddの上部の頂点、下部の頂点の位置を実施の形態1のステップSP9,P11と同様にして検出することができ、その個数をステップSP10,SP12と同様にして調べることができ、これによって上位(coarse)ビットに関する動作の良否を判定することができる。
【0093】
また上部の頂点、下部の頂点の個数が正常な動作を行っている場合と同数であっても、実施の形態1のステップSP13と同様にして電流差δIを求め、実施の形態1の判別式Decとは異なる判別式を以て判断することにより、下位(fine)ビットに関する動作不良を検出することもできる。
【0094】
図13はアナログ入力電圧Vinの増加に伴ってアナログ電源電流Iddが増加する様子を示すグラフである。図10とは異なり上位(coarse)ビットに関する動作も行われているために、正常動作が行われていても上部の頂点及び下部の頂点はアナログ入力電圧Vinの増加に伴ってδIだけ増加する。例えば区間D2はアナログ入力電圧Vinの値に依存せずに31個のコンパレータが全て“H”のままの状態となった場合であって図9の領域B1に対応し、区間D3はアナログ入力電圧Vinの値に依存せずに31個のコンパレータが全て“L”のままの状態となった場合であって図9の領域B2に対応する。
【0095】
従って、判別式Decとしては
Dec2:−δI<Idh(s+1)−Idhs−δI<δI、かつ
−δI<Idl(t+1)−Idlt−δI<δI
(但し、s=1〜31,t=1〜30)
が採用される。
【0096】
なお、実施の形態1とは異なり、ステップSP9〜SP12によって上位(coarse)ビットに関する動作の異常が必ず検出できるとは限らず、ステップSP13,SP14を以て検出できる場合がある。
【0097】
図14はそのような動作異常が存在する場合を示した電源電流波形を示すグラフである。正常動作であれば、アナログ入力電圧Vinが増加することにより、同一のfine基準電圧Vrfに対して“H”を出力するコンパレータが順次増大し、下位(fine)ビットに関する比較動作を行う31個のコンパレータの全てが“H”を出力した後、更にアナログ入力電圧Vinが増加すれば、上位ビットが1ビットだけ増加して更新されて31個のコンパレータの全てが“L”を出力するはずである。区間D4はアナログ入力電圧Vinの増加に対して上位ビットが誤って正しい値よりも小さな値に更新され、下位(fine)ビットに関する比較動作を行う31個のコンパレータの全てが“H”の状態を維持してしまっている場合を示す。また、区間D5はアナログ入力電圧Vinの増加に対して上位ビットが誤って正しい値よりも大きな値に更新され、31個のコンパレータの全てが“L”の状態を維持してしまっている場合を示す。
【0098】
このように、一方のA/Dコンバータセルにおいて上位(coarse)ビットに関する動作の異常が生じても、インタリーブ構成を採っているので、他方のA/Dコンバータセルにおいて同時に行われる(一つ前の)アナログ入力電圧Vinの下位(fine)ビットに関する動作が正常であれば、その比較動作に起因してアナログ電源電流Iddが順次増大する。従って区間D4及び区間D5でものこぎり状の波形が現れる場合もある。
【0099】
このような場合には上部の頂点及び下部の頂点が存在するために、それらの個数は正常な場合と異ならない。しかし、隣接する上部の頂点の2つの電流値の差、隣接する下部の頂点の2つの電流値の差は、正常動作におけるそれらとは異なるので、判別式Dec2を用いて異常を検出することができる。
【0100】
図15は故障の具体的な箇所を示すブロック図であり、A/Dコンバータサブセル44の一部、即ちラダー抵抗23、第1のスイッチマトリックス24、コンパレータアレイ25、フィードバック線29の近辺の構成を示している。ここではフィードバック線29は、抵抗ブロックb(n−1),bn,b(n+1)に対応して1ビット毎に分割して描かれている。また、コンパレータCmpiにおいて示されるキャパシタCcは図3に示されたキャパシタC1に相当する。
【0101】
図16に示されたアナログ電源電流波形は、動作が正常である場合に対応し、32個のJagged Waveform になる。portion HはこのA/Dコンバータセルのオフセット電圧で、point Jは、フルスケールにおけるアナログの電源電流である。
【0102】
図17は、コンパレータのファンクション不良、特に図15に示された故障箇所NodeEにおいて開放が生じた場合、即ちA/Dコンバータサブセル44のcoarse基準電圧Vrcが伝達されない場合の結果評価を示す。この不良のコンパレータは常に一定の電圧“L”を出力する。その結果、抵抗ブロックは、適切なものよりも電圧の低い方で隣接するものが選択される。従って、コンパレータの出力は全て“H”になり、A/Dコンバータサブセル44のアナログ電源電流Iddは大きな電流値を採る。一方、A/Dコンバータサブセル45は正常に動作するので、この場合においてもアナログ電源電流Iddは、Jagged Waveform を呈することになる。
【0103】
図18は、コンパレータのファンクション不良、特に図15に示された故障箇所NodeFにおいて短絡が生じた場合、即ちA/Dコンバータサブセル44のキャパシタCがショートの時の結果評価を示す。この不良のコンパレータは常に一定の電圧“H”を出力する。そしてfield Mの部分でA/Dコンバータセルのロジック回路26は異常な信号を第1のスイッチマトリックス24にフィードバックする。その結果、抵抗ブロックは、適切なものよりも電圧の高い方で隣接するものが選択される。従って、コンパレータの出力は全て“L”になり、A/Dコンバータサブセル44のアナログ電源電流は小さな電流値を採る。一方、A/Dコンバータサブセル45は正常に動作するので、この場合においてもアナログ電源電流Iddは、Jagged Waveform を呈することになる。
【0104】
図19は、図15に示された故障箇所NodeGにおいて開放が生じた場合、即ちA/Dコンバータサブセル44のフィードバック線29がオープンの時の結果評価を示す。これはスイッチマトリックスのスイッチの接続不良の場合である。フィードバック信号によって、ノードGの電圧が“L”となり、ノードGに対応する抵抗ブロックは常に選択される。一方、正しい上位(coarse)ビットに対応する抵抗ブロックも選択されるので、31個のコンパレータがfine基準電圧Vrfとアナログ入力電圧Vinとを比較する際には、2個の抵抗ブロック間がショートされる。その結果、fine基準電圧Vrf、coarse基準電圧Vrcのいずれもが歪み、A/Dコンバータサブセル44,45は共に正常に動作できない。このような故障も、アナログ電源電流Iddの規則性がないことから判断することができる。
【0105】
上述のように、インタリーブ構成されたA/Dコンバータサブセル44,45においては常に一方のA/Dコンバータセルが下位(fine)ビットに関する比較動作を行っているので、実施の形態1のように、アナログ電源電流Iddの測定を下位(fine)ビットを求めるのに同期させて測定する必要はない。
【0106】
実施の形態3.
図20は、アナログ/ディジタル混在LSI12の内蔵するA/Dコンバータセル103のファンクションテストを行う、本実施の形態の技術を説明するブロック図である。A/Dコンバータセル103は直並列(サブレンジング)型であり、これを以て図1で示されたLSI12の内蔵するA/Dコンバータセル101を置換することができる。本実施の形態でも10ビットのコンバータである場合を説明するが、他のビット数に対しても適用できるのは当然である。
【0107】
A/Dコンバータセル103は、A/Dコンバータセル101と比較して、アナログ入力電圧VinがA/D変換のフルスケールを越えた場合にオーバフローOFWを出力する点が異なる。図20に示された測定系は、図1に示されたものと比較して、スイッチS11,S12、電圧測定器55、最下位ビット出力端子56、及びオーバフロー端子57が追加して設けられている。
【0108】
オーバフローOFWはオーバフロー端子57に与えられ、最下位ビット出力端子56にはA/Dコンバータセル103の最下位ビットB1が与えられる。スイッチS11,S12はそれぞれ最下位ビット出力端子56及びオーバフロー端子57と電圧測定器55との間に介在している。
【0109】
図21はA/Dコンバータセル103の構成を示すブロック図である。図2に示されたA/Dコンバータセル101との相違は、ロジック回路26に電位VRT及びアナログ入力電圧Vinが更に与えられること、ロジック回路26がオーバフローOFWをも出力してオーバフロー端子57に与えること、LSBたる出力コードB1を最下位ビット出力端子56に与えることである。
【0110】
ラダー抵抗23は、電位VRT以上、電位VRT未満の1023個の基準電圧(32×31=992個のfine基準電圧Vrfと、fine基準電圧Vrfの範囲内にある31個のcoarse基準電圧Vrc)を出力するが、電位VRTは出力しない。従ってオーバフローが生じるか否かを判定するにはロジック回路26に電位VRT及びアナログ入力電圧Vinを与えることが望ましい。
【0111】
図22は本実施の形態にかかるファンクションテストの方法を説明したフローチャートである。まずステップSP1は実施の形態1で説明された通り、第1乃至第4の電源をONし、アナログ電源端子1、ディジタル電源端子2、上部基準電源端子3、下部基準電源端子4に、それぞれ電位AVdd,DVdd,VRT,VRBを印加する。ステップSP2も実施の形態1で説明された通り、クロック源18からのサンプリングクロック等をクロック入力端子6に印加する。ステップSP2が実行された後、ステップSP15,SP16に進む。
【0112】
ステップSP15においては、アナログ入力電圧Vinを増加させて、A/Dコンバータセル103の出力コードが“0”から“1”に増加する時点の電圧Vsを測定する。
【0113】
図23は電圧Vsの測定を説明するグラフである。まずスイッチS11を閉じ、スイッチS12を開いておき、電圧測定器55を最下位ビット出力端子56に接続しておく。アナログ電圧入力Vinとして電位VRBから、LSBに対応する電圧よりも十分小さな微小ステップで増加させた階段波形を設定し、最下位ビット出力端子56を電圧測定器55でモニタする。最下位ビット出力端子56の電圧VB1が“L”から“H”へ遷移した際のアナログ入力電圧Viが電圧Vsとして測定される。
【0114】
ステップSP16においては、A/Dコンバータセルがオーバフローとなる状態と、出力コードがフルスケール(ここでは210−1=1023)となる状態との境界に対応するアナログ入力電圧Vinを電圧Veとして測定する。つまりロジック回路26はアナログ入力電圧Vinがそれを越えた場合にオーバフローOFWを活性化(“L”から“H”へ遷移)させる電圧を測定する。
【0115】
図24は電圧Veの測定を説明するグラフである。まずスイッチS11を開き、スイッチS12を閉じておき、電圧測定器55をオーバフロー端子57に接続しておく。アナログ入力電圧Vinとして電位VRTから、LSBに対応する電圧よりも十分小さな微小ステップで減少させた階段波形を設定し、オーバフロー端子57を電圧測定器55でモニタする。オーバフロー端子57の電圧VOFWが“H”から“L”へ変化した際のアナログ入力電圧Veを測定する。電圧Vs,Veの測定はアナログソース源17の出力するアナログ入力電圧Vinと電圧測定器55の測定結果をコンピュータ20でモニタすることで実現できる(図20)。
【0116】
ステップSP15,SP16が実行された後、ステップSP17においてA/Dコンバータセルの理想的な最小分解能1VLSB が正確に演算される。即ち、ステップSP15,SP16で得られた電圧Vs,Veを用いて、
1VLSB =(Ve−Vs)/(210−1)…(1)
として求める。かかる計算はコンピュータ20において実行することができる。
【0117】
ステップSP18,SP19においてはそれぞれ電圧Vsi,Veiが算出される。図25は電圧Vsi,Veiの算出を説明するグラフである。電圧Vsiは、A/Dコンバータセル103が量子化誤差を全く含まないと仮定した場合に得られるA/D変換特性を示す、理想的な直線(以下「理想A/D変換直線」とする)の起点となるアナログ入力電圧Vinの値である。また、電圧Veiは、理想A/D変換直線の終点となるアナログ入力電圧Vinの値である。
【0118】
電圧Vsi,Veiは、
Vsi=Vs−1/2VLSB 、Vei=Ve−1/2VLSB …(2)
として求められる。
【0119】
ステップSP18,SP19ではそれぞれ電流Is,Ieの測定もされる。電流Is,Ieはそれぞれ、アナログ電圧入力端子5にアナログ入力電圧Vinとして電圧Vsi,Veiを入力し、電流測定器22で測定されるアナログ電源電流Iddの値である。
【0120】
図26は、図8で示された正常動作に対応する電源電流波形に、理想A/D変換直線に対応する理想電流直線を重ねて描いたグラフである。正常動作に対応する電源電流波形と理想電流直線との交点を決定するアナログ電圧Vinの値及びアナログ電源電流Iddの値を予め計算しておき、良否の判断の対象となる電源電流波形が、その交点近傍を通るか否かで良否の判断を行うことができる。
【0121】
本実施の形態では各上位ビットに対して1つの交点を選定する。図26において黒点で示されるように、この交点はアナログ電圧Vinに関してある値の分解能をもって等電圧で選択される。つまり、アナログソース源17が発生するアナログ入力電圧Vinがステップ状に増加する際の増分をこの分解能に設定する。
【0122】
ステップSP18,SP19が実行された後、ステップSP20においてアナログ入力電圧Vinの分解能が設定される。式(1),(2)から、
Vei=Vsi+1023VLSB …(3)
の関係が得られる。上位(coarse)ビットの値が“0”である場合にはVsiが、“31”である場合にはVeiが、それぞれアナログ入力電圧Vinの値として採用される。従って、1023VLSB の電圧を、上位(coarse)ビットが取り得る値の数よりも1小さな値“31”で除した値、つまり(210−1)/(25 −1)VLSB =(25 +1)VLSB =33VLSB がアナログ入力電圧Vinの分解能として採用される。
【0123】
図27は、上記分解能でステップ状に増加するアナログ入力電圧Vinの値と、上位(coarse)ビットの値及び下位(fine)ビットの値との関係を示す対応図である。上位(coarse)ビットの採る値iには、アナログ入力電圧Vinが最低値(これは電圧Vsiに等しい)から数えて第(i−1)番目に採る値が対応し、Vin=Vsi+(i×m+j)VLSB となる。mはラダー抵抗の分割ブロック数、即ち上位(coarse)ビットが取り得る値の数である。ここではm=32に設定される。また、下位(fine)ビットの値jを値iと等しく採ることにより、上記分解能を実現することができる。換言すれば、上記分解能として33VLSB を採用することにより、上位(coarse)ビットが取り得る値、下位(fine)ビットが採り得る値のそれぞれの全てに対してアナログ電源電流Iddの測定を行うことになる。
【0124】
そしてステップSP21では実施の形態1のステップSP8と同様に、アナログ入力電圧Vinの値を順次増加させつつアナログ電源電流Iddを測定する。但し、ステップSP20で設定された分解能を以てアナログ入力電圧Vinの値が増大する。即ち図27に示すようにVsi+33VLSB からVsi+990VLSB まで33VLSB ステップで、アナログ入力電圧Vinとして電圧V2〜V31を印加し、それぞれに対応するアナログ電源電流Iddとして電流値Id2〜Id31を測定する。但しV1=Vsi+0VLSB ,V32=Vsi+1023VLSB の値でアナログ入力電圧Vinを印加する必要はない。ステップSP18,SP19でこれらのアナログ入力電圧Vinに対応するアナログ電源電流Id1=Is,Id32=Ieの測定は完了しているためである。
【0125】
ステップSP22では、ステップSP18,SP19で求められたVei,Vsi,Ie,Isを用いて、理想電流直線におけるアナログ電源電流Iddの値たる理想電流ID1を、
ID1=(Ie−Is)/(Vei−Vsi)×(Vin−Vsi)+Is
として求める。かかる理想電流ID1はコンピュータ20において計算して求められる。
【0126】
ステップSP21,SP22が終了するとステップSP23へ進み、ステップSP21で測定されたアナログ電源電流Idr(r=2〜31)と理想電流ID1との誤差が所定の範囲内にあるか否かを以て動作の良否が判断される。かかる判断もコンピュータ20において実現することが可能である。
【0127】
図28はステップSP23の動作を説明するグラフである。実施の形態1と類似して、誤差の大きさはディジタル出力の変化の単位である1コード分(LSB)の電流量に設定することが望ましい。つまり、誤差の大きさはεI=(Vei−Vsi)/31で設定される。もちろん、これよりも小さく、例えばεI=(Vei−Vsi)/31/2に設定することもできる。
【0128】
ここで規格値Imax,Iminが、
Imax=(Ie−Is)/(Vei−Vsi)×(Vin−Vsi)+Is+εI,
Imin=(Ie−Is)/(Vei−Vsi)×(Vin−Vsi)+Is−εI
として導入される。
【0129】
そしてアナログ電圧Vinとして電圧Vr(但しr=2,3,…,31)が採用された場合に規格値Imax,Iminのとる値IMr,Imrに対して、アナログ電源電流Idrが全てのrについてImr≦Idr≦IMrを満足していれば動作が正常であると判断され、そうでなければ不良であると判断される。
【0130】
尚、実施の形態1と同様にSP18,SP19,SP21の電流測定は、下位(fine)ビット比較時と同期させて行う必要がある。
【0131】
以上の方法によれば、最下位ビット出力端子56、及びオーバフロー端子57の2つという少ない外部テスト端子を設けるのみでA/Dコンバータセルのファンクションテストが可能になり、半導体装置の外部テスト端子が削減されることでチップやパッケージサイズが減少し、製造コストが低減する。
【0132】
更に、アナログ入力電圧Vinの分解能を33VLSB に設定したので、A/Dコンバータセルの上位ビットが取り得る値の全て、及び下位ビットの取り得る値の全てを効率的にチェックすることができる。このため、上位(coarse)5ビットと下位(fine)5ビットからなる10−bitA/Dコンバータセルの場合では、実施の形態1の場合と比較しておよそ(1024×R)/32倍だけ高速に(短時間に)ファンクションテストを実行できるという効果がある。
【0133】
実施の形態4.
図29は、本実施の形態にかかるA/Dコンバータセル104の構成を示すブロック図である。A/Dコンバータセル104は図20のA/Dコンバータセル103と置換して用いられる。A/Dコンバータセル104はA/Dコンバータセル102とは、アナログ入力電圧VinがA/D変換のフルスケールを越えた場合にオーバフローOFWを出力する点が異なる。つまり、ロジック回路26に電位VRT及びアナログ入力電圧Vinが更に与えられること、ロジック回路26がオーバフローOFWをも出力してオーバフロー端子57に与えること、LSBたる出力コードB1を最下位ビット出力端子56に与えることが相違している。
【0134】
このように、インタリーブされたスキームで動作する10ビットのA/Dコンバータサブセル44及びA/Dコンバータサブセル45を有するA/Dコンバータセル104においても、実施の形態3と同様にして、図22に示された処理に従って、動作の良否を判定することができる。
【0135】
図30は図26に対応しており、図12で示され、正常動作に対応する電源電流波形に、理想A/D変換直線に対応する理想電流直線を重ねて描いたグラフである。A/Dコンバータサブセル44,45がインタリーブ構成を採っているので、実施の形態2と同様にしてアナログ電源電流Iddはコンパレータアレイ25,46に供給する電流を加算した値になる。下位(fine)ビット比較時と同期させてこの電流を測定する必要はない。
【0136】
図26に示された理想A/D変換直線に対応する理想電流直線と比較すると、図30に示された理想A/D変換直線に対応する理想電流直線の傾きは2倍となっているが、実施の形態3で示された処理と同様にして、正常動作に対応する電源電流波形と理想電流直線との交点を決定するアナログ電圧Vinの値及びアナログ電源電流Iddの値を予め計算しておき、良否の判断の対象となる電源電流波形が、その交点近傍を通るか否かで良否の判断を行うことができる。
【0137】
図31は図28に対応しており、ステップSP23の動作を説明するグラフである。アナログ電圧Vinとして電圧Vr(但しr=2,3,…,31)が採用された場合に、アナログ電源電流Iddの採る値Idrが規格値Imax,Iminがとる値IMr,Imrに対して、全てのrについてImr≦Idr≦IMrを満足していれば動作が正常であると判断され、そうでなければ不良であると判断される。
【0138】
実施の形態3と同様に、上位(coarse)5ビットと下位(fine)5ビットからなる10−bitA/Dコンバータセルの場合では、実施の形態2の場合と比較しておよそ(1024×R)/32倍だけ高速に(短時間に)ファンクションテストを実行できるという効果がある。
【0139】
実施の形態5.
本実施の形態では、A/Dコンバータセルを内蔵したアナログ/ディジタル混在LSIのA/Dコンバータセルのスタティックリニアリティテストを実施する方法について説明する。この方法は、実施の形態3で用いられた構成において実行される。つまりA/Dコンバータセル103についてのテストが行われる。
【0140】
図32は本実施の形態にかかるファンクションテストの方法を説明したフローチャートである。図22におけるステップSP18,SP19,SP20,SP22がそれぞれステップSP25,SP26,SP30,SP27に置換され、ステップSP23がステップSP28,SP29に置換された構成となっている。
【0141】
ステップSP15においては図23に示されたようにして電圧Vsが、ステップSP16においては図24に示されたようにして電圧Veが、それぞれ求められ、その後ステップSP17においては図25に示されたように電圧VLSB が求められる。
【0142】
ステップSP15の終了後ステップSP25はアナログ入力電圧Vinとして電圧Vsを印加した場合のアナログ電源電流Iddの値Isyを、ステップSP16の終了後ステップSP26はアナログ入力電圧Vinとして電圧Veを印加した場合のアナログ電源電流Iddの値Ieyを、それぞれマルチメータ等の電流測定器22で測定する。
【0143】
ステップSP17の終了後、ステップSP30においてはステップSP20と類似して、アナログ入力電圧Vinの分解能を設定する。但し、ステップSP20とは異なり、(1/R)VLSB に設定される。実施の形態1と同様にして値Rは仕様に依存して決定され、例えばR=5と設定される。
【0144】
ステップSP21においては、アナログソース源17からアナログ入力電圧端子5に、(1/R)VLSB の分解能を有する210×R個のステップ状のアナログ入力電圧Vinを供給する。これらに対応して流れるアナログ電源電流Iddが測定される。但し、この測定は実施の形態1,3と同様に下位(fine)ビット比較時に同期させて行う必要がある。
【0145】
ステップSP27は、ステップSP22と類似して、理想A/D変換特性における電源電流を求める。但し、ステップSP22のように量子化誤差が無いとするのではなく、ステップSP27では量子化誤差が存在する場合のステップ状の理想電流ID2を求める。具体的には、電流Iey,Isy間を均等に31(これは下位ビットの取り得る値25 よりも1小さい)分割して増分Ibを求める。
【0146】
この“31”という値は、電圧Vs〜Veの範囲であってアナログ電源電流Iddが単調増加する複数の領域(以下「基本領域」と称す)のそれぞれにおいて、アナログ電源電圧Vinが変化しうる値を電圧VLSB で除したものに対応することになる。つまり増分Ibは、基本領域においてアナログ電源電流Iddが変化し得る値(Iey−Isy)をアナログ電源電圧Vinが変化しうる値で除して電圧VLSB を乗じた値となる。
【0147】
電圧VeとVsを均等に1023(これはディジタル出力の取り得る値210よりも1小さい)分割し(つまり電圧VLSB 毎に分割し)、アナログ入力電圧Vinが上昇するにつれ、電圧VLSB ごとに増分Ibづつ増加してステップ状に変化し、電圧33VLSB ごとに急減して電流Isyを採る理想電流ID2の波形(以下「理想線」という)を求める。理想電流ID2の計算はコンピュータ20において実現可能である。
【0148】
ステップSP21,SP27が実行された後、ステップSP28においてスタティックリニアリティである積分非直線性SINLと微分非直線性SDNLを求める。図33はステップSP28における処理を説明するためのグラフであり、2つの実線のうち、太い方はステップSP21で得られた実測線を、細い方はステップSP27で得られた理想線を、それぞれ示している。
【0149】
実測線の変化点に対応するアナログ入力電圧Vinの値をVyとし、この変化点に対応する(つまりアナログ電源電流の変化が同じである)理想線の変化点のアナログ入力電圧Vinの値をViとすると、積分非直線性SINLは、
SINL=(Vy−Vi)/VLSB
として求められる。この演算は全ての変化点において実施される。
【0150】
また、実測線のアナログ電源電流Iddが一定となるアナログ入力電圧Vinの範囲(以下「一定範囲」)の大きさをVdとするとき、微分非直線性SDNLは、
SDNL=Vd/VLSB −1
として求められる。この演算は全ての一定範囲において実施される。
【0151】
積分非直線性SINL、微分非直線性SDNLはいずれもその絶対値が小さい程、理想線に対する実測線の隔たりが小さいことを示し、望ましい。よってステップSP29は規格値Emin,Emaxを設定し、全ての変化点及び全ての一定範囲にてEmin≦SINL≦Emax,Emin≦SDNL≦Emaxが満足されれば良品と判定され、満たさなければ不良品と判定される。例えばA/Dコンバータセルの量子化誤差の範囲で規格値を設定するのであればEmin=−1/2VLSB ,Emax=1/2VLSB に設定できる。これらの判断、演算もコンピュータ20で行わせることができる。
【0152】
以上の方法によれば、2本という少ない外部テスト端子を設けるのみでA/Dコンバータセルのスタティックリニアリティテストが可能になり、半導体装置の外部テスト端子が削減されることでチップやパッケージサイズが減少し、製造コストが低減する。
【0153】
実施の形態6.
インタリーブされたスキームで動作する 10−bit sub−ADCに対しても、実施の形態5と同様にしてスタティックリニアリティテストを実施することができる。このテストは、実施の形態4で用いられた構成において実行される。つまりA/Dコンバータセル104についてのテストが行われる。
【0154】
このテストの処理は図32に示されたフローチャートに基づいて実行することができる。図34はステップSP28における処理を説明するためのグラフであり、2つの実線のうち、太い方はステップSP21で得られた実測線を、細い方はステップSP27で得られた理想線を、それぞれ示している。
【0155】
但し実施の形態5とは異なり、実施の形態6における理想電流ID2の増分Ibは電流Iey,Isy間を均等に63分割して求められる。A/Dコンバータセル104においては、A/Dコンバータサブセル44,45の一方が下位ビットの比較を行っている際に他方が上位ビットの比較を行っているので、上位ビットの更新に伴ってアナログ電源電流が減少する量は、同一の上位ビットに対応して下位ビットの比較が行われる際にアナログ電源電流Iddが増加する量よりも増分Ibだけ小さい。つまり、実施の形態5の場合と比較して、アナログ電源電流Iddは上位ビットが更新する度に増分Ibずつ増加する。従って、実施の形態5の場合よりも上位ビットの採り得る数だけ多い31+25 =63が除数(「法」)として採用される。
【0156】
なお理想電流ID2においてはA/D変換特性に故障が存在しないので、上記のようにして求めた増分Ibは、アナログ電源電流Iddが単調に増加する領域(つまり同一の上位ビットに関して行われる下位ビットの比較時)において、アナログ電源電流が変化しうる値を31で除しても得られる。この“31”という値は、実施の形態5と同様に基本領域でアナログ電源電圧Vinが変化しうる値を電圧VLSB で除したものに対応することになる。つまり増分Ibは、実施の形態5の場合と同様に、基本領域でアナログ電源電流Iddが変化し得る値(Iey−Isy)をアナログ電源電圧Vinが変化しうる値で除して電圧VLSB を乗じた値であるといえる。
【0157】
実施の形態2,4と同様に、アナログ電源電流IddはA/Dコンバータサブセル44,45のコンパレータアレイ25,46に供給する電流を加算した値になり、下位(fine)ビット比較時と同期して電流を測定する必要はない。
【0158】
以上の方法によって、インタリーブされたスキームで動作するA/Dコンバータに対しても実施の形態5と同様の効果を得ることができる。
【0159】
実施の形態7.
フラッシュ型の 10−bit A/Dコンバータセルに対しても、実施の形態5と同様にしてスタティックリニアリティテストを実施することができる。
【0160】
図35はフラッシュ型の 10−bit A/Dコンバータセル105の構成を示すブロック図である。A/Dコンバータセル105は図20においてA/Dコンバータセル103と置換されて用いられ得る。
【0161】
A/Dコンバータセル105はA/Dコンバータセル103と比較して、大まかにいって第1のスイッチマトリックス24が省略され、コンパレータアレイ25がコンパレータアレイ62に置換された構成を有している。
【0162】
ラダー抵抗23は、電位VRT,VRB間の電圧差を分圧して1023個の基準電圧を出力する。コンパレータアレイ62はコンパレータfcmpg(g=1〜1023)を備え、それぞれ基準電圧の一つをアナログ入力電圧Vinと比較した1023個の結果をADCのロジック回路26へ与える。
【0163】
ADCのロジック回路26はこれらの結果を出力コードB1〜B10及びオーバフローOFWとして、それぞれロジック回路11及びオーバフロー端子57に与える。
【0164】
A/Dコンバータセル105のスタティックリニアリティテストも、図32に示されたフローチャートに基づいて実行することができる。図36はステップSP28における処理を説明するためのグラフであり、2つの実線のうち、太い方はステップSP21で得られた実測線を、細い方はステップSP27で得られた理想線を、それぞれ示している。
【0165】
但し実施の形態5とは異なり、実施の形態7における理想電流ID2の増分Ibは電流Iey,Isy間を均等に1023分割して求められる。A/Dコンバータセル105はフラッシュ型なので、アナログ電源電流Iddは単調増加し、出力コードB1〜B10の採り得る数よりも1だけ少ない1023(=210−1)が除数(「法」)として採用される。
【0166】
実施の形態7においては基本領域が電圧Vs〜Veの範囲の全体に及ぶので、この“1023”という値は、基本領域においてアナログ電源電圧Vinが変化しうる値を電圧VLSB で除したものに対応することになる。つまり増分Ibは、実施の形態5,6の場合と同様に、基本領域において、アナログ電源電流Iddが変化し得る値(Iey−Isy)をアナログ電源電圧Vinが変化しうる値で除して電圧VLSB を乗じた値であるといえる。
【0167】
以上の方法によって、フラッシュ型のA/Dコンバータに対しても実施の形態5と同様の効果を得ることができる。
【0168】
【発明の効果】
この発明のうち請求項1にかかるA/Dコンバータのテスト方法によれば、A/Dコンバータが正常であれば、同一の上位ビットに対応しつつアナログ信号が増大する場合には、アナログ入力を下位基準電圧と比較する際にコンパレータに流れる電流の値は増大し、アナログ信号が増大してアナログ信号に対応する上位ビットが変化する際には前記電流の値は減少、あるいは停滞する。よって、前記電流の値はアナログ信号の変化に対してのこぎり波状に変化し、のこぎり波状の変化の数はコンパレータの数によって決まる。従って、極値の数を吟味することによって、A/Dコンバータの良否を判定することができ、その際に別途にディジタル出力を引き出す構成を必要としない。
【0169】
この発明のうち請求項2にかかるA/Dコンバータのテスト方法によれば、第1の電流差は、同一の下位基準電圧群に対して比較されるアナログ入力が変化した際に、第1のコンパレータアレイに流れる電流がどの範囲で変化をするかを示す。よって、第1の電流差の最大値はある上位ビットに関して正常な比較が行われた場合の第1の電流差を示すことになる。そして第2の電流差は、正常な比較が行われた場合に許される電源電流の変動の範囲を示すこととなる。よって第2の電流差よりも大きな差が極大値同士において生じた場合には、比較が正常に行われていないことを示す。極小値同士の差に関しても同様に判断される。
【0170】
この発明のうち請求項3にかかるA/Dコンバータのテスト方法によれば、インタリーブされたスキームで動作するA/Dコンバータのテストを行うことができる。
【0171】
この発明のうち請求項4にかかるA/Dコンバータのテスト方法によれば、インタリーブされたスキームで動作するA/Dコンバータにおいては、第1のコンパレータアレイにおいて上位ビットに関する比較が行われている際には第2のコンパレータアレイにおいては下位ビットに関する比較が行われている。従って、下位ビットに関する比較において第2のコンパレータアレイにおける全てのコンパレータが“L”を出力しても、上位ビットが更新されることによって、第1のコンパレータアレイにおいて“H”を出力するコンパレータが一つ増加する。これによって第2の電流差だけ電流波形は上昇するので、第1及び第2の条件によって上位ビット、下位ビットに関する比較動作の良否を判断することができる。
【0172】
この発明のうち請求項5にかかるA/Dコンバータのテスト方法によれば、第2の分解能を、ディジタル出力の変化の最小単位の(2W +1)倍に設定したので、A/Dコンバータセルの上位ビットが取り得る値の全て、及び下位ビットの取り得る値の全てを効率的にチェックすることができる。よって高速にファンクションテストを実行できる。
【0173】
この発明のうち請求項6にかかるA/Dコンバータのテスト方法によれば、ディジタル出力の値が最小値となる点から、ディジタル出力がフルスケールとなる点までの、線形の理想A/D変換特性を得ることができる。
【0174】
この発明のうち請求項7にかかるA/Dコンバータのテスト方法によれば、インタリーブされたスキームで動作するA/Dコンバータのテストを行うことができる。
【0175】
この発明のうち請求項8にかかるA/Dコンバータのテスト方法によれば、理想電流波形が初期電圧及び終期電圧から求められるため、ディジタル出力のLSBとオーバフローの2つのみをモニタすることによって理想電流波形を求めることができる。よって別途に必要となる構成は僅かで済ませつつ、スタティックリニアリティテストを行うことができる。
【0176】
この発明のうち請求項9にかかるA/Dコンバータのテスト方法によれば、サブレンジング型のA/Dコンバータに対してもスタティックリニアリティのテストを行うことができる。
【0177】
この発明のうち請求項10にかかるA/Dコンバータのテスト方法によれば、インタリーブされたスキームで動作するA/Dコンバータに対してもスタティックリニアリティのテストを行うことができる。
【0178】
この発明のうち請求項11にかかるA/Dコンバータのテスト装置によれば、A/Dコンバータが正常な場合には、アナログ入力を下位基準電圧と比較する際に電源からコンパレータアレイに流れる電流の値はアナログ信号の変化に対して規則的に変化する。解析手段はその規則性があるか否かを検出することにより、A/Dコンバータの良否を判断する。ディジタル出力を分析する必要がないので、ディジタル出力のビット数に対応した多数の外部端子を必要とすることなく、電源とコンパレータの間に電流測定器を設けるだけで足りる。
【0179】
この発明のうち請求項12にかかるA/Dコンバータのテスト装置によれば、A/Dコンバータが正常な場合には、アナログ入力を基準電圧と比較する際にコンパレータアレイに流れる電源電流の値は、アナログ信号の変化に対して規則的に変化する。解析手段はその規則性があるか否かを理想的な波形と比較することにより検出する。理想的な波形を求めるために工程(d)で必要な判定対象は2種であり、ディジタル出力を分析する必要がない。よって、電源とコンパレータの間に電流測定器を設け、ディジタル出力のビット数に対応した数ではなく、2つの外部端子を必要とするのみで足りる。
【図面の簡単な説明】
【図1】実施の形態1を説明するブロック図である。
【図2】実施の形態1にかかるA/Dコンバータセル101の構成を示すブロック図である。
【図3】コンパレータCmpiの構成を例示するブロック図である。
【図4】差動アンプ36の構成を示す回路図である。
【図5】nチャネルトランジスタQ5の特性を示すグラフである。
【図6】アナログ入力電圧Vinの時間変化を示すグラフである。
【図7】実施の形態1にかかるファンクションテストの方法を説明したフローチャートである。
【図8】正常な場合のアナログ電源電流Iddを示すグラフである。
【図9】不良となる2種のパターンが存在する電源電流波形を示すグラフである。
【図10】不良となる2種のパターンが存在する電源電流波形を示すグラフである。
【図11】実施の形態2にかかるA/Dコンバータセル102の構成を示すブロック図である。
【図12】正常な場合のアナログ電源電流Iddを示すグラフである。
【図13】アナログ電源電流Iddが増加する様子を示すグラフである。
【図14】動作異常が存在する場合を示した電源電流波形を示すグラフである。
【図15】故障の具体的な箇所を示すブロック図である。
【図16】正常な場合のアナログ電源電流Iddを示すグラフである。
【図17】故障箇所NodeEにおいて開放が生じた場合のアナログ電源電流を示すグラフである。
【図18】故障箇所NodeFにおいて短絡が生じた場合のアナログ電源電流を示すグラフである。
【図19】故障箇所NodeGにおいて開放が生じた場合のアナログ電源電流を示すグラフである。
【図20】実施の形態3を説明するブロック図である。
【図21】A/Dコンバータセル103の構成を示すブロック図である。
【図22】実施の形態3にかかるファンクションテストの方法を説明したフローチャートである。
【図23】電圧Vsの測定を説明するグラフである。
【図24】電圧Veの測定を説明するグラフである。
【図25】電圧Vsi,Veiの算出を説明するグラフである。
【図26】理想電流直線を示すグラフである。
【図27】アナログ入力電圧Vinと、上位ビット及び下位ビットとの関係を示す対応図である。
【図28】動作の良否の判断を説明するグラフである。
【図29】実施の形態4にかかるA/Dコンバータセル104の構成を示すブロック図である。
【図30】理想電流直線を示すグラフである。
【図31】動作の良否の判断を説明するグラフである。
【図32】実施の形態5にかかるファンクションテストの方法を説明したフローチャートである。
【図33】スタティックリニアリティを示すグラフである。
【図34】スタティックリニアリティを示すグラフである。
【図35】実施の形態7にかかるA/Dコンバータセル105の構成を示すブロック図である。
【図36】スタティックリニアリティを示すグラフである。
【図37】従来の技術を説明するブロック図である。
【図38】従来のファンクションテストを示すフローチャートである。
【図39】バイナルコードと10進化コードとの対応図である。
【図40】正常な場合のアナログ入力電圧Vinと10進化コードとの関係を示すグラフである。
【図41】ミッシングコードが存在する場合のアナログ入力電圧Vinと10進化コードとの関係を示すグラフである。
【図42】ミッシングコードが存在する場合のアナログ入力電圧Vinと10進化コードとの関係を示すグラフである。
【図43】ミッシングコードが存在する場合のアナログ入力電圧Vinと10進化コードとの関係を示すグラフである。
【符号の説明】
Cmp1〜31,Scmp1〜31,fcmp1〜1023 コンパレータ、17 アナログソース源、20 コンピュータ、22 電流測定器、25,46,62 コンパレータアレイ、44,45 A/Dコンバータサブセル、101〜105 A/Dコンバータセル、Idh1〜32 上部の頂点の電流値、Idl1〜31 下部の頂点の電流値、δI 電流差、VLSB 分解能。
Claims (12)
- 複数の上位基準電圧と、複数の下位基準電圧からなる複数の下位基準電圧群が設定され、
各々が、負荷をカレントミラーとした差動対による、複数のコンパレータを含む第1のコンパレータアレイを有し、
前記複数の上位基準電圧とアナログ入力との前記複数のコンパレータにおける比較に基づいて前記ディジタル出力の上位ビットが決定され、
前記上位ビットに基づいて一つの前記複数の下位基準電圧群が選択され、前記一の前記複数の下位基準電圧群に属する前記複数の下位基準電圧と前記アナログ入力との比較がなされて下位ビットが決定され、
前記アナログ入力をある分解能で前記上位ビット及び前記下位ビットからなるディジタル出力へとA/D変換を行う、サブレンジング型A/Dコンバータのテスト方法であって、
(a)前記アナログ入力として、前記分解能よりも小さな変化量で変化するアナログ信号を与える工程と、
(b)前記アナログ信号と、前記アナログ入力を前記複数の下位基準電圧と比較する際に少なくとも前記第1のコンパレータアレイに流れる電流との関係を測定し、電流波形を求める工程と、
(c)前記電流波形において極値を採る点の個数を求める工程と、
(d)前記個数が所定数であるか否かに基づいて前記A/Dコンバータの良否を判断する工程と
を備える、A/Dコンバータのテスト方法。 - (e)前記極値の内、最も小さい前記アナログ信号に対応するものを除く極大値と、前記極大値と隣接して対をなす極小値とを求める工程と、
(f)前記対毎に前記極大値と前記極小値の差である第1の電流差を求め、前記対の間で比較して前記第1の電流差の最大値を求める工程と、
(g)前記第1の電流差の前記最大値を2の前記下位ビット乗よりも1だけ小さい値で除して第2の電流差を求める工程と、
(h)全ての前記極大値同士の差の絶対値及び全ての極小値同士の差の絶対値が前記第2の電流差に収まるか否かに基づいて前記A/Dコンバータの良否を判断する工程と
を更に備える、請求項1記載のA/Dコンバータのテスト方法。 - 前記サブレンジング型A/Dコンバータは、複数のコンパレータを含む第2のコンパレータアレイを更に有し、
前記工程(b)では前記アナログ信号と、前記アナログ入力を前記複数の下位基準電圧と比較する際に前記第1のコンパレータアレイ及び前記第2のコンパレータアレイに流れる電流の和との関係を測定し、前記電流波形を求める、請求項1記載のA/Dコンバータのテスト方法。 - (e)前記極値の内、最も小さい前記アナログ信号に対応するものを除く極大値と、前記極大値と隣接して対をなす極小値とを求める工程と、
(f)前記対毎に前記極大値と前記極小値の差である第1の電流差を求め、前記対の間で比較して前記第1の電流差の最大値を求める工程と、
(g)前記第1の電流差の前記最大値を2の前記下位ビット乗よりも1だけ小さい値で除して第2の電流差を求める工程と、
(h)第1及び第2の条件を満足するか否かに基づいて前記A/Dコンバータの良否を判断する工程と
を更に備え、
前記第1の条件は、隣接する前記極大値の内、前記アナログ信号の大きい方に対応するものから前記アナログ信号の小さい方に対応するものを引いた値に前記第2の電流差を加えた値の絶対値が、前記第2の電流差に収まることであり、
前記第2の条件は、隣接する前記極小値の内、前記アナログ信号の大きい方に対応するものから前記アナログ信号の小さい方に対応するものを引いた値に前記第2の電流差を加えた値の絶対値が、前記第2の電流差に収まることである、請求項3記載のA/Dコンバータのテスト方法。 - 複数の上位基準電圧と、複数の下位基準電圧からなる複数の下位基準電圧群が設定され、
各々が、負荷をカレントミラーとした差動対による、複数のコンパレータを含む第1のコンパレータアレイを有し、
前記複数の上位基準電圧とアナログ入力との前記複数のコンパレータにおける比較に基づいてWビット(Wは自然数)からなる上位ビットが決定され、
前記上位ビットに基づいて一つの前記複数の下位基準電圧群が選択され、前記一の前記複数の下位基準電圧群に属する前記複数の下位基準電圧と前記アナログ入力との比較がなされてWビットからなる下位ビットが決定され、
前記アナログ入力を前記上位ビット及び前記下位ビットからなる2Wビットのディジタル出力へとA/D変換を行う、サブレンジング型A/Dコンバータのテスト方法であって、
(a)前記A/Dコンバータが、量子化誤差を含まないと仮定した場合に得られる線形の理想A/D変換特性と、前記ディジタル出力の変化の最小単位に対応する前記アナログ入力の電圧である第1の分解能とを求める工程と、
(b)前記理想A/D変換特性を規定する前記アナログ入力の電圧の、最小値に対応する第1の初期電圧と、最大値に対応する第1の終期電圧との間を、前記第1の分解能の(2W+1)倍である第2の分解能ごとに区分し、前記第1の初期電圧と、前記第1の終期電圧とを含む2W個のアナログ信号を前記アナログ入力として与える工程と、
(c)前記アナログ入力と、前記アナログ入力を前記複数の下位基準電圧と比較する際に少なくとも前記第1のコンパレータアレイに流れる2W個の電源電流を測定する工程と、
(d)前記第1の初期電圧及びこれに対応する前記電源電流と、前記第1の終期電圧及びこれに対応する前記電源電流とから前記理想A/D変換特性に対応した電流波形を求め、前記電源電流の全てが前記電流波形に対して所定の範囲内に収まっているか否かに基づいて前記A/Dコンバータの良否を判断する工程とを備える、A/Dコンバータのテスト方法。 - 前記工程(a)は
(a−1)前記ディジタル出力の値が最小値となるかそれよりも1単位だけ大きな値となるかの境界に対応する前記アナログ入力の値である第2の初期電圧を求める工程と、
(a−2)前記ディジタル出力がフルスケールとなるかオーバフローとなるかの境界に対応する前記アナログ入力の値である第2の終期電圧を求める工程と、
(a−3)前記第2の終期電圧から前記第2の初期電圧を引いた値を、(22W−1)で除して前記第1の分解能を求める工程と、
(a−4)前記第2の初期電圧から前記第1の分解能を引いて前記第1の初期電圧を求め、前記第2の終期電圧から前記第1の分解能を引いて前記第1の終期電圧を求める工程と
を有する、請求項5記載のA/Dコンバータのテスト方法。 - 前記サブレンジング型A/Dコンバータは、複数のコンパレータを含む第2のコンパレータアレイを更に有し、
前記工程(c)では前記アナログ入力と、前記アナログ入力を前記複数の下位基準電圧と比較する際に前記第1のコンパレータアレイ及び前記第2のコンパレータアレイに流れる電流の和との関係を測定し、前記電源電流を求める、請求項6記載のA/Dコンバータのテスト方法。 - 複数の基準電圧とアナログ入力とを比較する複数のコンパレータを含み、前記複数のコンパレータにおける比較に基づいて2Wビット(Wは自然数)からなるディジタル出力を出力するコンパレータアレイを備え、前記アナログ入力を前記ディジタル出力へとA/D変換を行う、A/Dコンバータのテスト方法であって、
前記複数のコンパレータの各々が、負荷をカレントミラーとした差動対によるコンパレータであり、
(a)前記アナログ入力と、前記アナログ入力を前記基準電圧と比較する際に前記コンパレータアレイに実際に流れる電源電流との関係を測定し、実測電流波形を求める工程と、
(b)前記ディジタル出力の値が最小値となるかそれよりも1単位だけ大きな値となるかの境界に対応する前記アナログ入力の値である初期電圧を求める工程と、
(c)前記ディジタル出力がフルスケールとなるかオーバフローとなるかの境界に対応する前記アナログ入力の値である終期電圧を求める工程と、
(d)前記終期電圧から前記初期電圧を引いた値を、(22W−1)で除して分解能を求める工程と、
(e)前記初期電圧から前記終期電圧の範囲内であって、前記アナログ入力の値が増加するに伴って前記電源電流が単調に増加する基本領域において、前記A/Dコンバータが理想的に前記A/D変換を行う場合に、前記電源電流が変化し得る値を前記アナログ入力の値が変化し得る値で除し、これに前記分解能を乗じた値を電流増分として求める工程と、
(f)前記基本領域において、前記A/Dコンバータが理想的に前記A/D変換を行う場合に、前記アナログ入力の値が前記分解能だけ増加する度に前記増分ずつ増加する前記電源電流を示す理想電流波形を求める工程と、
(g)前記実測電流波形と前記理想電流波形とを比較して、両者間の差異が所定の範囲内に収まっているか否かに基づいて前記A/Dコンバータの良否を判断する工程と
を備える、A/Dコンバータのテスト方法。 - 前記複数の基準電圧は、複数の上位基準電圧と、複数の下位基準電圧からなる複数の下位基準電圧群を有し、
前記複数の上位基準電圧と前記アナログ入力との前記複数のコンパレータにおける比較に基づいてWビットからなる上位ビットが決定され、
前記上位ビットに基づいて一つの前記複数の下位基準電圧群が選択され、前記一の前記複数の下位基準電圧群に属する前記複数の下位基準電圧と前記アナログ入力との比較がなされてWビットからなる下位ビットが決定され、
前記A/Dコンバータは、前記アナログ入力を前記上位ビット及び前記下位ビットからなる2Wビットのディジタル出力へとA/D変換を行う、サブレンジング型A/Dコンバータであって、
前記電源電流は、前記アナログ入力と、前記アナログ入力を前記複数の下位基準電圧とを比較する際に前記コンパレータアレイに流れる電流である、請求項8記載のA/Dコンバータのテスト方法。 - 前記サブレンジング型A/Dコンバータは、複数のコンパレータを含む第2のコンパレータアレイを更に有し、
前記電源電流は、前記アナログ入力と、前記アナログ入力を前記複数の下位基準電圧と比較する際に前記コンパレータアレイ及び前記第2のコンパレータアレイに流れる電流の和である、請求項9記載のA/Dコンバータのテスト方法。 - (a)アナログ入力を複数の上位基準電圧と比較し、更に複数の下位基準電圧と比較する複数のコンパレータからなるコンパレータアレイを有し、前記複数のコンパレータの各々が、負荷をカレントミラーとした差動対によるコンパレータであり、前記アナログ入力をある分解能でディジタル出力へとA/D変換するサブレンジング型A/Dコンバータと、
(b)前記分解能よりも小さな変化量ずつステップ状に変化するアナログ信号を前記アナログ入力として与えるアナログ信号源と、
(c)前記コンパレータアレイに電圧を供給する電源と、
(d)前記アナログ入力を前記複数の下位基準電圧と比較する際に、前記電源から流れる電流を測定する電流測定器と、
(e)前記アナログ信号と前記電流との関係を解析する解析手段と
を備えるA/Dコンバータのテスト装置。 - (a)アナログ入力を複数の基準電圧と比較する複数のコンパレータからなるコンパレータアレイを有し、前記複数のコンパレータの各々が、負荷をカレントミラーとした差動対によるコンパレータであり、前記アナログ入力をディジタル出力へとA/D変換するA/Dコンバータと、
(b)前記コンパレータアレイに電圧を供給する電源と、
(c)前記アナログ入力を前記下位基準電圧と比較する際に、前記電源から流れる電源電流を測定する電流測定器と、
(d)前記A/Dコンバータがオーバフローとなっているか否かと、前記ディジタル出力が最小値となっているか否かを検出する検出手段と、
(e)前記工程(d)の結果に基づいて前記電源電流の理想的な波形を求め、これと前記電源電流との関係を解析する解析手段と
を備えるA/Dコンバータのテスト装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10146196A JP3597303B2 (ja) | 1996-04-23 | 1996-04-23 | A/dコンバータのテスト方法及びテスト装置 |
US08/734,386 US5870042A (en) | 1996-04-23 | 1996-10-17 | Method of and apparatus for testing A-D converter with a source current measurement and reduced external test terminals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10146196A JP3597303B2 (ja) | 1996-04-23 | 1996-04-23 | A/dコンバータのテスト方法及びテスト装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09289449A JPH09289449A (ja) | 1997-11-04 |
JP3597303B2 true JP3597303B2 (ja) | 2004-12-08 |
Family
ID=14301353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10146196A Expired - Fee Related JP3597303B2 (ja) | 1996-04-23 | 1996-04-23 | A/dコンバータのテスト方法及びテスト装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5870042A (ja) |
JP (1) | JP3597303B2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6028545A (en) * | 1997-12-23 | 2000-02-22 | Industrial Technology Research Institute | Muti-bit successive-approximation analog-to-digital converter with improved conversion speed |
FR2784193B1 (fr) * | 1998-10-05 | 2001-01-05 | Texas Instruments France | Mecanisme integre permettant une detection de defaillances par test automatique en temps reel pour un convertisseur analogique/numerique |
EP1135860B1 (de) * | 1998-12-03 | 2003-04-02 | Continental Teves AG & Co. oHG | Verfahren zur Überwachung einer SCHALTUNGSANORDNUNG mit A/D-WANDLER FÜR SICHERHEITSKRITISCHE ANWENDUNGEN |
US6549150B1 (en) * | 2001-09-17 | 2003-04-15 | International Business Machines Corporation | Integrated test structure and method for verification of microelectronic devices |
DE10335164B4 (de) * | 2003-07-30 | 2007-03-22 | Infineon Technologies Ag | Vorrichtung und Verfahren zum parallelen Testen von mehreren integrierten Schaltkreisen |
US7299380B2 (en) | 2004-01-27 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Testing a receiver connected to a reference voltage signal |
DE102005015390B4 (de) * | 2005-04-04 | 2009-05-28 | Infineon Technologies Ag | Quantisierer in einem Multilevel-Sigma-Delta-Analog-Digital-Umsetzer |
US8300685B2 (en) | 2006-08-25 | 2012-10-30 | Broadcom Corporation | Non-linear decision feedback equalizer |
US7525470B2 (en) * | 2006-08-25 | 2009-04-28 | Broadcom Corporation | Phase control for interleaved analog-to-digital conversion for electronic dispersion compensation |
US7560986B2 (en) * | 2006-08-25 | 2009-07-14 | Broadcom Corporation | Variable gain amplifier and method for achieving variable gain amplification with high bandwidth and linearity |
US7525462B2 (en) * | 2006-08-25 | 2009-04-28 | Broadcom Corporation | Gain control for interleaved analog-to-digital conversion for electronic dispersion compensation |
US20080069198A1 (en) * | 2006-08-25 | 2008-03-20 | Broadcom Corporation | Sequence decision feedback equalizer |
US20080049825A1 (en) * | 2006-08-25 | 2008-02-28 | Broadcom Corporation | Equalizer with reorder |
US7961781B2 (en) | 2006-08-25 | 2011-06-14 | Broadcom Corporation | Electronic dispersion compensation utilizing interleaved architecture and channel identification for assisting timing recovery |
US7830987B2 (en) * | 2006-08-25 | 2010-11-09 | Broadcom Corporation | Electronic dispersion compensation utilizing interleaved architecture and channel identification for assisting timing recovery |
US7990162B2 (en) | 2007-08-14 | 2011-08-02 | Fluke Corporation | Systems and methods for an open circuit current limiter |
KR101831696B1 (ko) * | 2011-12-06 | 2018-02-23 | 삼성전자주식회사 | 디지털-아날로그 변환 장치 및 동작 방법 |
US9240798B2 (en) * | 2014-02-28 | 2016-01-19 | Texas Instruments Incorporated | On-chip analog-to-digital converter (ADC) linearity text for embedded devices |
JP6772993B2 (ja) * | 2017-09-20 | 2020-10-21 | 株式会社デンソー | アナログ−デジタル変換装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4894656A (en) * | 1988-11-25 | 1990-01-16 | General Electric Company | Self-calibrating pipelined subranging analog-to-digital converter |
JP3107231B2 (ja) * | 1991-02-22 | 2000-11-06 | ソニー株式会社 | アナログデイジタル変換回路 |
US5070332A (en) * | 1991-03-18 | 1991-12-03 | Burr-Brown Corporation | Two-step subranging analog to digital converter |
US5581255A (en) * | 1995-07-03 | 1996-12-03 | Industrial Technology Research Institute | Embedded subranging analog to digital converter |
-
1996
- 1996-04-23 JP JP10146196A patent/JP3597303B2/ja not_active Expired - Fee Related
- 1996-10-17 US US08/734,386 patent/US5870042A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09289449A (ja) | 1997-11-04 |
US5870042A (en) | 1999-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3597303B2 (ja) | A/dコンバータのテスト方法及びテスト装置 | |
US8477052B2 (en) | Method and apparatus for self-test of successive approximation register (SAR) A/D converter | |
US6288664B1 (en) | Autoranging analog to digital conversion circuitry | |
US20190356325A1 (en) | Comparator offset voltage self-correction circuit | |
US7880650B2 (en) | Method and apparatus for testing data converter | |
US7876254B2 (en) | Data conversion circuitry having successive approximation circuitry and method therefor | |
US9810583B2 (en) | Encoder circuit with feedback DAC | |
CN100499376C (zh) | 可于两相异模式下操作的模拟至数字转换器 | |
US7868796B2 (en) | Self-calibrating data conversion circuitry and method therefor | |
US7733258B2 (en) | Data conversion circuitry for converting analog signals to digital signals and vice-versa and method therefor | |
US6414619B1 (en) | Autoranging analog to digital conversion circuitry | |
US8564470B2 (en) | Successive approximation analog-to-digital converter | |
US6707404B1 (en) | Integral nonlinearity error correction circuitry and method for DAC | |
US7868795B2 (en) | Data conversion circuitry with an extra successive approximation step and method therefor | |
US20160079995A1 (en) | Error Measurement and Calibration of Analog to Digital Converters | |
US7659845B2 (en) | Analog-to-digital converter with capacitor array | |
US9276598B1 (en) | Trim-matched segmented digital-to-analog converter apparatus, systems and methods | |
JP6407528B2 (ja) | 半導体装置 | |
US7541953B2 (en) | Self-calibrating current source arrays | |
US8350739B2 (en) | Reference current compensation circuit for D/A converter | |
US6140949A (en) | Trimming algorithm for pipeline A/D converter using integrated non-linearity measurement | |
US20240178851A1 (en) | Internally calibrated analog-to-digital converter | |
Jung et al. | A novel self-calibration scheme for 12-bit 50MS/s SAR ADC | |
Frankiewicz et al. | Asynchronous 4-bit flash analog-to-digital CMOS converter with over-and underflow detection system | |
JP3597838B2 (ja) | アナログ/デジタル変換装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040604 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040809 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040907 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040908 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |