KR101831696B1 - 디지털-아날로그 변환 장치 및 동작 방법 - Google Patents

디지털-아날로그 변환 장치 및 동작 방법 Download PDF

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Abstract

디지털-아날로그 변환 장치 및 동작 방법에 관한 것으로서, 디지털-아날로그 변환 장치는, 입력 디지털 신호 중에서 소정 수의 상위 비트 신호에 대응하는 전류를 출력하는 제 1 셀 매트릭스와, 상기 입력 디지털 신호 중에서 소정 수의 하위 비트 신호에 대응하는 전류를 출력하는 제 2 셀 매트릭스와, 상기 제 2 셀 매트릭스의 출력 전류를 미리 설정된 증폭 율로 증폭시키는 증폭기와, 상기 제 1 셀 매트릭스의 출력 전류와 상기 증폭기의 출력 전류를 더하여 출력하는 가산기를 포함하여, 종래의 디지털-아날로그 변환기에 비해 입력 비트 수 대비 구비해야하는 단위 셀의 수를 감소시켜 전체 면적을 감소시키면서, 오차 발생을 감소시킬 수 있다.

Description

디지털-아날로그 변환 장치 및 동작 방법{OPERATING METHOD AND APPARATUS FOR CONVERTING DIGITAL TO ANALOG}
본 발명은 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기에 대한 것이다.
디지털 신호처리 기술이 발달함에 따라 아날로그 신호를 디지털 신호로 변환하여 처리한 후, 상기 디지털 신호를 다시 아날로그 신호로 변환하는 신호처리방식이 널리 이용되고 있으며, 상기 신호처리방식을 이용하는 각종 유무선 통신 시스템에서 요구되는 데이터 처리 양이 점차 증가하고 있는 추세이다. 이에 따라, 아날로그 신호로 변환해야 하는 디지털 신호의 양도 점차 증가하게 됨에 따라, 고속 및 고해상도의 특성을 갖는 디지털-아날로그 변환기가 요구되고 있다.
최근, 입력신호를 나이키스트 율(Nyquist rate)로 샘플링(sampling)하는 방식의 디지털-아날로그 변환기가 제공되고 있다. 이와 같은 방식의 디지털-아날로그 변환기는 이론적으로 비트 수가 많을수록 고해상도의 구현이 가능하지만, 실제로는 공정 오차에 의해 왜곡이 발생하여 6비트(6bit) 이상의 고해상도를 구현하기 어려운 단점이 있다.
이에 따라, 최근에는 입력 비트에 따라 전류 셀을 조합하여 아날로그 신호를 구현하는 방식의 디지털-아날로그 변환기가 제공되고 있다. 상기 전류 셀을 조합하는 방식은 공정 오차가 상대적으로 작게 발생하여 고해상도의 비트를 갖는 디지털-아날로그 변환기를 구현할 수 있는 장점이 있으나, N 비트의 디지털-아날로그 변환기를 구현하기 위해 2N-1개의 전류 셀을 필요로 함으로써, 비트 수가 많을수록 필요한 전류 셀의 수가 급증하는 단점이 있다. 더욱이, 상기 전류 셀의 수가 증가하면, 전체 면적이 증가하여 누적 비선형 오차(INL:Integrated Non-Linearity)가 증가하는 단점이 있다.
이에 따라, 종래에는 매 시간마다 입력 신호의 크기에 따라 포인터를 랜덤하게 변경하여 상기 매 시간마다 다른 전류 셀을 사용함으로써, 상기 누적 비선형 오차를 감소시키는 방식이 제안되고 있다. 그러나, 상기와 같은 방식은 전류 셀 간의 오차를 나타내는 차동 비선형 오차(Differential Non-Linearity)를 감소시킬 수 없으며, 이에 따라 매 시간마다 출력되는 신호의 신뢰도가 저하되는 단점이 있다. 더욱이, 종래의 방식을 이용하여 10비트 이상의 고 해상도를 갖는 디지털-아날로그 변환기를 구현할 경우, 1023개 이상의 셀이 필요하기 때문에 상기 1023개 이상의 셀을 랜덤하게 사용하기 위한 회로를 구현하는 것이 복잡하며, 전체 면적의 증가로 인해 제작 비용이 증가하는 문제점이 있다.
따라서, 본 발명은 상술한 문제점들을 해결하기 위해 고안된 것으로서, 본 발명의 목적은 디지털-아날로그 변환기 장치 및 동작 방법을 제공함에 있다.
본 발명의 다른 목적은 입력되는 디지털 신호를 둘 이상의 그룹으로 구분하고, 각 그룹에 대한 전류를 출력하는 셀 매트릭스를 포함하는 디지털-아날로그 변환기 장치 및 동작 방법을 제공함에 있다.
본 발명의 또 다른 목적은 디지털-아날로그 변환기에서 임의의 입력 비트에 대해 대칭적으로 배치된 다수의 셀들을 구동하는 셀 매트릭스를 이용하여 누적 비선형 오차(Integrated Non-linearity: INL) 및 차동 비선형 오차(Differential Non-linearity: DNL)를 감소시키는 방법 및 장치를 제공함에 있다.
본 발명의 또 다른 목적은 디지털-아날로그 변환기에서 초기 구동 시, 공정 오차를 추정하여 추정된 오차를 보정하는 방법 및 장치를 제공함에 있다.
상술한 목적들을 달성하기 위한 본 발명의 제 1 견지에 따르면, 디지털-아날로그 변환 장치는, 입력 디지털 신호 중에서 소정 수의 상위 비트 신호에 대응하는 전류를 출력하는 제 1 셀 매트릭스와, 상기 입력 디지털 신호 중에서 소정 수의 하위 비트 신호에 대응하는 전류를 출력하는 제 2 셀 매트릭스와, 상기 제 2 셀 매트릭스의 출력 전류를 미리 설정된 증폭 율로 증폭시키는 증폭기와, 상기 제 1 셀 매트릭스의 출력 전류와 상기 증폭기의 출력 전류를 더하여 출력하는 가산기를 포함하는 것을 특징으로 한다.
상술한 목적들을 달성하기 위한 본 발명의 제 2 견지에 따르면, 디지털-아날로그 변환기의 방법은, 입력 디지털 신호를 소정 수의 상위 비트 신호와 소정 수의 하위 비트 신호로 구분하는 과정과, 제 1 셀 매트릭스를 이용하여 상기 상위 비트 신호에 대한 전류를 출력하는 과정과, 제 2 셀 매트릭스를 이용하여 상기 하위 비트 신호에 대한 전류를 출력하는 과정과, 상기 제 2 셀 매트릭스의 출력 전류를 미리 설정된 증폭 율로 증폭시키는 과정과, 상기 제 1 셀 매트릭스의 출력 전류와 상기 증폭된 출력 전류를 더하여 출력하는 과정을 포함하는 것을 특징으로 한다.
본 발명은 디지털-아날로그 변환기에서 입력되는 디지털 신호를 둘 이상의 그룹으로 구분하여 처리하는 둘 이상의 셀 매트릭스를 포함함으로써, 종래의 디지털-아날로그 변환기에 비해 입력 비트 수 대비 구비해야 하는 단위 셀의 수를 감소시켜 전체 면적을 감소시킬 수 있으며, 이에 따라 제작 비용을 절약할 수 있는 효과를 얻을 수 있다. 또한, 상기 셀 매트릭스에서 임의의 입력 비트에 대해 대칭적으로 배치된 다수의 셀들을 구동시키고, 초기 구동 시에 공정 오차를 추정하여 이후 동작 시에 추정된 공정 오차에 대한 보정을 수행함으로써, 누적 비선형 오차 및 차동 비선형 오차가 발생되는 것을 감소시키면서 고해상도의 디지털-아날로그 변환기를 구현할 수 있는 효과가 있다.
도 1은 본 발명에 따른 디지털-아날로그 변환기의 구성을 도시하는 도면, 및
도 2는 본 발명의 실시 예에 따른 디지털-아날로그 변환기의 동작 절차를 도시하는 도면.
이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략할 것이다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하 본 발명에서는 입력 디지털 신호를 둘 이상의 그룹으로 구분하고, 각 그룹에 대한 전류를 출력하는 셀 매트릭스를 포함하는 디지털-아날로그 변환기의 장치 및 동작 방법에 대해 설명할 것이다. 이하 본 발명에서는 설명의 편의를 위해 전류조절 방식의 디지털-아날로그 변환기를 예로 들어 설명하기로 한다. 그러나, 이하 본 발명에서 제안하는 셀 매트릭스 구조는 셀 매트릭스를 이용하는 다른 방식의 디지털-아날로그 변환기에도 동일하게 적용될 수 있음은 당연하다. 또한, 이하 본 발명에서는 설명의 편의를 위해 입력되는 디지털 신호를 소정 수의 상위 비트(MSB)와 소정 수의 하위 비트(LSB)로 구분하는 경우를 예로 들어 설명하기로 한다. 그러나, 이하 본 발명에서 제안하는 방식은 상기 입력되는 디지털 신호를 둘 이상의 그룹으로 구분하는 경우에도 동일하게 적용될 수 있다.
도 1은 본 발명에 따른 디지털-아날로그 변환기의 구성을 도시하고 있다.
상기 도 1을 참조하면, 본 발명에 따른 디지털-아날로그 변환기는 상기 소정 수의 상위 비트(MSB) 신호를 처리하는 제 1 온도계 디코더(Thermometer decoder, 100), 제 1 스위칭 매트릭스(Switching matrix, 110) 및 제 1 셀 매트릭스(120)와 상기 소정 수의 하위 비트(LSB) 신호를 처리하는 제 2 온도계 디코더(102), 제 2 스위칭 매트릭스(112), 제 2 셀 매트릭스(122) 및 증폭기(132)를 포함하며, 가산기(130) 및 오차 검출기(134)를 포함하여 구성된다. 여기서는, 입력되는 K 비트의 디지털 신호를 상위 N 비트와 하위 M 비트로 구분하는 경우를 설명하며, 상기 도 1에서는 K = 10, N = 5, M = 5인 경우를 예로 들어 도시하였다. 그러나, 설계 방식에 따라 상기 상위 비트 수 N과 하위 비트 수 M는 서로 다른 값으로 설정될 수 있으며, 이에 따라 셀 매트릭스를 구성하는 전류 셀의 수 역시 변경될 수 있음은 당연하다. 이에 대해서는 하기에서 상세히 설명하기로 한다.
상기 제 1 온도계 디코더(100)는 입력되는 N 비트의 디지털 신호를 2N-1개의 연속적인 비트 신호로 변경하고, 변경된 비트 신호를 제 1 스위칭 매트릭스(110)로 제공한다. 예를 들어, "00011"이라는 상위 5비트의 신호가 입력되는 경우, 상기 제 1 온도계 디코더(100)는 상기 "00011"을 31(25-1)개의 연속적인 비트 신호 "0000000000000000000000000000111"로 변경하여 출력할 수 있다. 이때, 상기 연속적인 비트 값들은 상기 스위칭 매트릭스(110)에 포함된 다수의 스위치 각각에 대응하도록 병렬로 출력될 수 있다.
상기 제 1 스위칭 매트릭스(110)는 상기 제 1 셀 매트릭스(120)를 구성하는 다수의 셀들에 대한 다수의 스위치를 포함함으로써, 상기 다수의 셀 각각에 대한 전류원을 공급하거나 차단한다. 즉, 상기 제 1 스위칭 매트릭스(110)는 상기 제 1 온도계 디코더(100)로부터 출력되는 연속되는 비트 신호에 따라 전류원을 공급할 셀을 결정하고, 해당 셀에 대한 스위치를 온/오프한다. 특히, 상기 제 1 스위칭 매트릭스(110)는 하나의 비트 신호에 대하여 상기 제 1 셀 매트릭스(120)에서 상/하/좌/우로 대칭되는 영역에 위치한 네 개의 셀에 대한 전류원 공급을 제어한다. 예를 들어, 상기 제 1 스위칭 매트릭스(110)는 상기 제 1 온도계 디코더(100)로부터 "0000000000000000000000000000011"에 대응하는 신호가 입력될 시, 상기 1 값을 가지는 비트가 2개임을 인식하고, 상/하/좌/우로 대칭되는 4개의 서브 셀 매트릭스(120-1 내지 120-4) 각각에서 2개의 셀 즉, 4개의 서브 셀 매트릭스(120-1 내지 120-4) 각각에 포함된 1번 및 2번 셀들에 대한 스위칭 동작을 수행하여 전류원이 공급되도록 한다. 여기서, 상기 제 1 스위칭 매트릭스(110)는 상기 입력되는 신호 비트에 따라 전류원을 공급할 셀을 결정할 시, 미리 결정된 방식에 따라 셀을 결정할 수도 있고, 임의적으로 셀을 결정할 수도 있을 것이다. 물론, 이때 상기 제 1 스위칭 매트릭스(110)는 상기 4 개의 서브 셀 매트릭스(120-1 내지 120-4)에서 대칭된 위치의 셀들이 항상 동시에 전류원을 공급받거나 공급받지 않도록 제어해야할 것이다. 또한, 상기 제 1 스위칭 매트릭스(110)는 초기에 전원이 온될 시, 공정오차를 검출하기 위해 상기 오차 검출기(134)의 요청에 따라 상기 제 1 셀 매트릭스(120)에 포함된 다수의 셀들 중에서 하나의 전류 셀에 전류원을 공급하도록 스위칭 동작을 수행할 수 있다.
제 1 셀 매트릭스(120)는 상기 디지털-아날로그 변환기에 입력되는 K비트의 디지털 신호 중에서 상위 N 비트의 디지털 신호에 대응하는 전류를 출력한다. 상기 제 1 셀 매트릭스(120)는 상/하/좌/우로 대칭되도록 구성된 4개의 서브 셀 매트릭스(120-1 내지 120-4)를 포함하며, 이때 상기 서브 셀 매트릭스(120-1 내지 120-4) 각각은 2N-1개의 전류 셀들을 포함하여 구성된다. 이때, 상기 제 1 셀 매트릭스(120)에 포함된 모든 셀들은 전류원이 공급될 시, 동일한 전류를 출력하도록 구성된다.
또한, 상기 제 2 온도계 디코더(102)는 입력되는 M 비트의 디지털 신호를 2M-1개의 연속적인 비트 신호로 변경하고, 변경된 비트 신호를 제 2 스위칭 매트릭스(112)로 제공한다. 예를 들어, "00110"이라는 하위 5비트의 신호가 입력되는 경우, 상기 제 2 온도계 디코더(102)는 상기 "00110"을 31개의 연속적인 비트 신호 "0000000000000000000000000111111"로 변경하여 출력할 수 있다. 이때, 상기 연속적인 비트 값들은 상기 제 2 스위칭 매트릭스(112)에 포함된 다수의 스위치 각각에 대응하도록 병렬로 출력될 수 있다. 특히, 상기 제 2 온도계 디코더(102)는 상기 오차 검출기(134)의 제어에 따라 상기 입력되는 M비트의 디지털 신호의 값에 공정오차를 나타내는 디지털 비트를 가산 혹은 감산하여 상기 공정 오차를 보정할 수 있다. 예를 들어, 상기 제 2 온도게 디코터(102)는 상기 오차 검출기(134)의 제어에 따라 상기 입력되는 하위 5비트의 신호 "00110"에 1을 가산하여 "00111"로 보정하고, 상기 "00111"에 대응하는 31개의 연속적인 비트 신호로 변경하거나, 상기 하위 5비트 신호 "00110"에서 1을 감산하여 "00101"로 보정하고, 상기 "00101"에 대응하는 31개의 연속적인 비트 신호로 변경한다.
상기 제 2 스위칭 매트릭스(112)는 상기 제 2 셀 매트릭스(122)를 구성하는 다수의 셀들에 대한 다수의 스위치를 포함함으로써, 상기 다수의 셀 각각에 대한 전류원을 공급 혹은 차단한다. 즉, 상기 스위칭 매트릭스(112)는 상기 제 2 온도계 디코더(102)로부터 출력되는 연속되는 비트 신호에 따라 전류원을 공급할 셀을 결정하고, 해당 셀에 대응하는 스위치를 온/오프한다. 특히, 상기 제 2 스위칭 매트릭스(112)는 하나의 비트 신호에 대하여 상기 제 2 셀 매트릭스(122)에서 상/하/좌/우로 대칭되는 영역에 위치한 네 개의 셀에 대한 전류원 공급을 제어한다. 예를 들어, 상기 제 2 스위칭 매트릭스(112)는 상기 제 1 온도계 디코더(100)로부터 "0000000000000000000000000111111"에 대응하는 신호가 입력될 시, 상기 1 값을 가지는 비트가 6개임을 인식하고, 상/하/좌/우로 대칭되는 4개의 서브 셀 매트릭스(122-1 내지 122-4) 각각에서 6개의 셀 즉, 1 내지 6번 셀에 대한 스위칭 동작을 수행하여 전류원이 공급되도록 한다. 여기서, 상기 제 2 스위칭 매트릭스(112)는 상기 입력되는 신호 비트에 따라 전류원을 공급할 셀을 결정할 시, 미리 결정된 방식에 따라 셀을 결정할 수도 있고, 임의적으로 셀을 결정할 수도 있을 것이다. 물론, 이때 상기 제 2 스위칭 매트릭스(112)는 상기 4 개의 서브 셀 매트릭스(122-1 내지 122-4)에서 대칭된 위치의 셀이 항상 동시에 전류원을 공급받거나 공급받지 않도록 제어해야 할 것이다. 또한, 상기 제 2 스위칭 매트릭스(112)는 초기에 전원이 온될 시, 공정오차를 검출하기 위해 상기 오차 검출기(134)의 요청에 따라 상기 제 2 셀 매트릭스(122)에 포함된 다수의 셀들 중에서 소정 수의 셀에 전류원을 공급하도록 스위칭 동작을 수행할 수 있다.
제 2 셀 매트릭스(120)는 상기 디지털-아날로그 변환기에 입력되는 K 비트의 디지털 신호 중에서 하위 M비트의 디지털 신호에 대응하는 전류를 출력한다. 상기 제 2 셀 매트릭스(120)는 상/하/좌/우로 대칭되도록 구성된 4개의 서브 셀 매트릭스(122-1 내지 122-4)를 포함하며, 이때 상기 서브 셀 매트릭스(122-1 내지 122-4) 각각은 2M-1개의 전류 셀들을 포함하여 구성된다. 이때, 상기 제 2 셀 매트릭스(122)에 포함된 모든 셀들은 전류원이 공급될 시, 동일한 전류를 출력하도록 구성된다. 또한, 상기 제 2 셀 매트릭스(122) 및 상기 제 1 셀 메트릭스(120)에 포함된 모든 셀들은 동일한 전류를 출력하도록 구성된다. 추가로, 상기 제 2 셀 매트릭스(120)의 서브 셀 매트릭스(122-1 내지 122-4) 각각은 공정오차 보정을 위해 상기 2M-1개의 셀들 이외에 추가적인 셀들을 포함할 수도 있다.
상기 증폭기(132)는 상기 제 2 셀 매트릭스(122)로부터 출력되는 전류를 미리 정해진 증폭 율로 증폭하여 출력한다. 이때, 상기 증폭 율은 상기 하위 비트 수 M에 의해 결정될 수 있다. 즉, 상기 증폭기(132)는
Figure 112011096792920-pat00001
증폭 율로 상기 제 2 셀 매트릭스(122)로부터 출력되는 전류를 증폭한다. 여기서, 상기 하위 비트 수 M에 따라 상기 제 2 셀 매트릭스(122)의 출력 전류를 증폭하는 것은, 상기 제 1 셀 매트릭스(120)에 포함된 셀과 상기 제 2 셀 매트릭스(122)에 포함된 셀이 동일한 전류를 출력하나, 상기 제 1 셀 매트릭스(120)에 입력되는 신호는 상위 N비트 신호이며, 상기 제 2 셀 매트릭스(122)에 입력되는 신호는 하위 M비트 신호이므로 실제 상기 제 1 셀 매트릭스(120)에 포함된 셀의 출력 전류가 상기 제 2 셀 매트릭스(122)에 포함된 셀의 출력 전류보다 M배 커야하기 때문에 이를 반영하기 위함이다. 따라서, 설계 방식에 따라 상기 증폭기(132) 대신 감쇄기(미도시)를 이용하여 신호를 미리 정해진 감쇄율로 감쇄시킬 수도 있을 것이다. 또한, 상기 제 2 셀 매트릭스(122)의 출력 전류를 조절하는 대신 상기 제 1 셀 매트릭스(120)의 출력 전류를 2M배만큼 증폭시킬 수도 있을 것이다.
상기 가산기(130)는 상기 제 1 셀 매트릭스(120)로부터 출력되는 전류와 제 2 셀 매트릭스(122)로부터 출력된 후 증폭된 전류를 더하여 상기 디지털-아날로그 변환기에 입력된 디지털 신호에 대한 전류를 출력한다. 여기서, 상기 가산기(130)는 전류 미러(current mirror)(미도시)를 이용하여 상기 제 2 셀 매트릭스(122)로부터 출력 및 증폭된 전류를 상기 제 1 셀 매트릭스(120)의 출력 전류에 추가하는 형태로 구성될 수 있다.
상기 오차 검출기(134)는 공정 시 발생되는 오차, 즉 공정 오차를 검출하고, 검출된 오차를 고려하여 신호를 보정하기 위한 기능을 제어한다. 특히, 오차 검출기(134)는 상기 제 1 셀 매트릭스(120)에 포함된 하나의 단위 셀로부터 출력되는 전류 값이 상기 제 2 셀 매트릭스(122)에 포함된 모든 셀로부터의 출력 전류를 미리 정해진 증폭 율로 증폭시킨 전류 값과 동일해야 한다는 특성을 이용하여 공정 오차를 검출한다. 여기서, 상기 단위 셀은, 해당 셀 매트릭스에서 상/하/좌/우로 대칭된 영역에 위치한 셀들을 포함하는 의미이다. 예를 들어, 상기 제 1 셀 매트릭스(120)에서 단위 셀 1은, 제 1 서브 셀 매트릭스(120-1)의 셀 1, 제 2 서브 셀 매트릭스(120-2)의 셀 1, 제 3 서브 셀 매트릭스(120-3)의 셀 1 및 제 4 서브 셀 매트릭스(120-4)의 셀 1을 모두 포함하는 의미이다.
따라서, 상기 오차 검출기(134)는 상기 디지털-아날로그 변환기의 전원이 온될 시, 상기 제 1 스위칭 매트릭스(110)와 상기 제 2 스위칭 매트릭스(112)로 공정 오차 보정을 위한 제어 신호를 출력하여, 상기 제 1 셀 매트릭스(120)에 포함된 하나의 단위 셀로부터 출력되는 전류를 입력받고, 상기 제 2 셀 매트릭스(122)로부터 출력되어 미리 정해진 증폭 율로 증폭된 전류를 입력받아 입력된 두 전류의 크기를 비교하여 오차를 검출한다. 이때, 상기 제 1 셀 매트릭스(120)는 상기 오차 검출기(134)의 제어 신호에 의해 임의로 선정된 하나의 단위 셀을 구동하여 해당 단위 셀에 대한 전류를 출력한다. 반면, 상기 제 2 셀 매트릭스(122)는 상기 오차 검출기(134)의 제어 신호에 의해 구동되는 단위 셀의 수를 변경시키면서 상기 구동된 단위 셀의 수에 따른 전류를 출력한다. 이에 따라, 상기 오차 검출기(134)는 비교기(comparator, 미도시)를 통해 상기 제 1 셀 매트릭스(120)로부터 입력되는 전류와 상기 제 2 셀 매트릭스(122)로부터 입력되는 전류의 크기를 비교하여, 두 전류의 크기가 동일해 지는 시점, 즉 비교기의 출력 결과가 변경되는 시점에 대응하는 상기 제 2 셀 매트릭스(122)의 구동 단위 셀의 수를 바탕으로 공정 오차를 검출할 수 있다.
예를 들어, 본 발명에서는 상기 제 1 셀 매트릭스의 단위 셀 1의 전류의 크기가 상기 제 2 셀 매트릭스(122)에 포함된 31개의 단위 셀 1의 전류의 크기와 동일해야 한다. 이때, 상기 제 2 셀 매트릭스(122)에서 29개의 단위 셀을 구동한 경우에 상기 비교기가 로우(low) 값을 출력하였으나, 상기 제 2 셀 매트릭스(122)에서 30개의 단위 셀을 구동한 경우에는 상기 비교기가 하이(high) 값을 출력하게 되면, 상기 오차 검출기(134)는 상기 제 2 셀 매트릭스(122)에서 30개의 단위 셀을 구동하였을 때 출력되는 전류 크기가 상기 제 1 셀 매트릭스(120)에서 하나의 단위 셀을 구동하였을 때 출력되는 전류 크기와 동일한 것으로 판단한다. 따라서, 상기 오차 검출기(134)는 상기 제 2 셀 매트릭스(122)의 모든 셀들의 출력 전류의 크기가 상기 제 1 셀 매트릭스(120)의 단위 셀 전류의 크기보다 큰 값을 가지므로, 상기 제 2 셀 매트릭스(122)의 출력 전류를 작게 보정하기 위한 기능을 수행한다. 이때, 상기 오차 검출기(134)는 상기 제 2 셀 매트릭스(122)에 대한 제 2 온도계 디코더(102)에서 입력 디지털 신호에 1을 감산하여 상기 제 2 셀 매트릭스(122)에서 입력 디지털 신호에 대응하는 단위 셀의 수보다 하나의 단위 셀을 적게 구동시키는 방법으로 출력 전류를 보정하거나, 상기 제 2 셀 매트릭스(122)에 공급되는 바이어스 전류원을 조절하여 상기 출력 전류를 보정할 수 있다.
또 다른 예로, 상기 제 2 셀 매트릭스(122)에서 31개의 단위 셀을 구동한 경우에 상기 비교기가 로우(low) 값을 출력한 경우, 상기 제 2 셀 매트릭스(122)에서는 상기 31개의 셀 이외에 추가적으로 구비하고 있는 셀들을 구동할 수 있다. 이에 따라, 상기 제 2 셀 매트릭스(122)에서 상기 31개의 단위 셀과 추가적인 단위 셀을 구동하여 총 32개의 단위 셀들을 구동한 경우에 상기 비교기가 하이(high)값을 출력하는 경우, 상기 오차 검출기(134)는 상기 제 2 셀 매트릭스(122)에서 32개의 단위 셀을 구동하였을 때 출력되는 전류 크기가 상기 제 1 셀 매트릭스(120)에서 하나의 단위 셀을 구동하였을 때 출력되는 전류 크기와 동일한 것으로 판단한다. 따라서, 상기 오차 검출기(134)는 상기 제 2 셀 매트릭스(122)의 출력 전류의 크기가 상기 제 1 셀 매트릭스(120)의 단위 셀 전류의 크기보다 작은 값을 가지므로, 상기 제 2 셀 매트릭스(122)의 출력 전류를 크게 보정하기 위한 기능을 수행한다. 이때, 상기 오차 검출기(134)는 상기 제 2 셀 매트릭스(122)에 대한 제 2 온도계 디코더(102)에서 입력 디지털 신호에 1을 가산하여 상기 제 2 셀 매트릭스(122)에서 입력 디지털 신호에 대응하는 단위 셀의 수보다 하나의 단위 셀을 추가 구동시키는 방법으로 출력 전류를 보정하거나, 상기 제 2 셀 매트릭스(122)에 공급되는 바이어스 전류원을 조절하여 상기 출력 전류를 보정할 수 있다.
상술한 도 1에서, 각각의 셀 매트릭스는 상/하/좌/우로 대칭되는 4 개의 서브 셀 매트릭스를 포함하는 것을 예로 들어 설명하였으나, 설계 방식에 따라 상기 셀 매트릭스는 하나의 서브 셀 매트릭스만을 포함할 수도 있으며, 상/하로 대칭되는 두 개의 서브 셀 매트릭스 혹은 좌/우로 대칭되는 두 개의 서브 셀 매트릭스를 포함할 수도 있을 것이다.
또한, 상기 도 1은 입력되는 신호를 두 개의 그룹으로 구분하는 경우를 예를 들어 설명한 것이다. 만일, 상기 입력되는 신호를 세 개의 그룹으로 구분하고자 하는 경우, 상기 디지털-아날로그 변환기는 세 그룹 각각에 대한 온도계 디코더, 스위칭 매트릭스 및 셀 매트릭스를 포함해야 할 것이며, 상기 세 그룹 각각에 대한 셀 매트릭스 출력 중 두 그룹 각각에 대한 셀 매트릭스의 출력 전류 크기를 조절하는 증폭기 혹은 감쇄기를 포함해야 한다. 또한 상기 세 그룹 각각에 셀 매트릭스의 출력을 더하는 가산기와 공정 오차를 추정하는 오차 검출기를 포함해야 할 것이다.
도 2는 본 발명의 실시 예에 따른 디지털-아날로그 변환기의 동작 절차를 도시하고 있다. 여기서는, 상기 디지털-아날로그 변환기가 상기 도 1에 도시된 바와 같이 입력되는 K 비트의 디지털 신호를 상위 N 비트와 하위 M 비트로 구분하여 처리하는 두 개의 셀 매트릭스를 포함하는 경우를 가정하여 설명한다.
상기 도 2를 참조하면, 상기 디지털-아날로그 변환기는 201단계에서 전원이 온 될 시, 203단계로 진행하여 공정 오차를 검출하여 저장한다. 상기 공정 오차는 상기 디지털-아날로그 변환기의 설계 시에 실리콘 두께, 질감 등과 같은 요인에 의해 발생될 수 있는 오차를 의미한다. 여기서, 상기 디지털-아날로그 변환기는 제 1 셀 매트릭스(120)에서 하나의 단위 셀을 구동하여 기준 전류로 설정하고, 제 2 셀 매트릭스(120)에서 구동되는 단위 셀의 수를 변경하면서 전류를 출력한 후 미리 설정된 증폭 율로 증폭하여, 증폭된 전류의 크기와 상기 기준 전류의 크기를 비교하여 공정 오차를 검출한다. 이때, 상기 공정오차는 상기 제 2 셀 매트릭스(122)의 출력 및 증폭된 전류의 크기가 상기 기준 전류의 크기와 동일하게 되는 시점에, 상기 제 2 셀 매트릭스(122)에서 구동된 단위 셀의 수와 상기 제 2 셀 매트릭스(122)에 포함된 단위 셀 수(2M-1)의 차이를 바탕으로 결정된다. 예를 들어, 31개의 단위 셀을 포함하는 제 2 셀 매트릭스(122)에서 30개의 단위 셀을 구동하여 출력 및 증폭한 전류의 크기가 상기 기준 전류의 크기와 동일한 경우, 상기 공정오차는 -1 LSB가 될 수 있다. 반대로, 31개의 단위 셀을 포함하는 제 2 셀 매트릭스(122)에서 31개의 단위 셀을 구동하고, 예외 상황을 대비하여 추가적으로 포함하고 있는 단위 셀을 하나 더 구동한 경우에 대한 출력 및 증폭 전류의 크기가 상기 기준 전류의 크기와 동일한 경우, 상기 공정오차는 +1 LSB가 될 수 있다.
이후, 상기 디지털-아날로그 변환기는 205단계로 진행하여 입력 디지털 신호를 상위 N 비트와 하위 M 비트로 구분하여, 상위 N 비트의 디지털 신호를 제 1 온도계 디코더(100)로 입력하고 하위 M 비트의 디지털 신호를 제 2 온도계 디코더(102)로 입력한다. 이후, 상기 디지털-아날로그 변환기는 207단계에서 상기 제 1 온도계 디코더(110)를 통해 상기 상위 N 비트의 디지털 신호를 2N-1개의 연속적인 비트 신호로 변경하고, 제 2 온도계 디코더(112)를 통해 상기 하위 M 비트의 디지털 신호를 2M-1개의 연속적인 비트 신호로 변경한다. 예를 들어, 상기 디지털-아날로그 변환기에 입력되는 디지털 신호가 10비트의 "0010101111"인 경우, 상기 디지털-아날로그 변환기는 상기 10비트의 디지털 신호를 상위 5비트의 "00101" 및 하위 5비트의 "01111"로 구분한 후, 상기 상위 5비트의 "00101"을 31(25-1)개의 연속적인 비트 신호 "0000000000000000000000000011111"로 변경하고, 상기 하위 5비트의 "01111"을 31(25-1)개의 연속적인 비트 신호 "0000000000000000111111111111111"로 변경할 수 있다. 여기서, 상기 2N-1개의 연속적인 비트 신호는 해당 셀 매트릭스에서 구동될 셀의 수를 나타낸다.
이후, 상기 디지털-아날로그 변환기는 209단계에서 상기 미리 검출된 공정 오차를 고려하여 상기 하위 M 비트에 대한 2M-1개의 연속적인 비트 신호를 보정한다. 예를 들어, 상기 디지털-아날로그 변환기는 상기 203단계에서 검출된 공정오차가 -1인 경우, 단위 셀 하나를 적게 구동시켜야 함을 판단하고, 이를 위해 상기 연속적인 비트 신호 "0000000000000000111111111111111"를 "0000000000000000011111111111111"로 변경할 수 있다. 다른 예로, 상기 디지털-아날로그 변환기는 상기 하위 M비트의 디지털 신호를 상기 2M-1개의 연속적인 비트 신호로 변환하기 전에, 상기 하위 M비트의 디지털 신호에서 1을 감산하고, 감산된 결과를 상기 2M-1개의 연속적인 비트 신호로 변환할 수 있음은 당연하다.
이후, 상기 디지털-아날로그 변환기는 211단계에서 상기 제 1 셀 매트릭스(120)에서 상기 2N-1개의 연속적인 비트 신호가 나타내는 수만큼의 단위 셀들을 구동하여 전류를 출력하고, 상기 제 2 셀 매트릭스(122)에서 상기 2M-1개의 연속적인 비트 신호가 나타내는 수만큼의 단위 셀들을 구동하여 전류를 출력한다. 여기서, 상기 제 1 셀 매트릭스(120)의 단위 셀들과 상기 제 2 셀 매트릭스(122)의 단위 셀들은 해당하는 스위칭 매트릭스(110, 112)의 제어에 의해 기준 클럭에 따라 동일한 시점에 구동된다.
이후, 상기 디지털-아날로그 변환기는 213단계에서 상기 제 2 셀 매트릭스(122)로부터의 출력 전류를 미리 설정된 증폭률(
Figure 112011096792920-pat00002
)만큼 증폭하여 출력한다. 여기서, 상기 제 2 셀 매트릭스(122)로부터 출력된 전류를 증폭하는 것은, 상기 제 1 셀 매트릭스(120)에 포함된 셀과 상기 제 2 셀 매트릭스(122)에 포함된 셀이 동일한 전류를 출력하나, 상기 제 1 셀 매트릭스(120)에 입력되는 신호는 상위 N비트 신호이며, 상기 제 2 셀 매트릭스(122)에 입력되는 신호는 하위 M비트 신호이므로 실제 상기 제 1 셀 매트릭스(120)에 포함된 셀의 출력 전류가 상기 제 2 셀 매트릭스(122)에 포함된 셀의 출력 전류보다 M배 커야하기 때문에 이를 반영하기 위함이다. 따라서, 상기 디지털-아날로그 변환기는 설계 방식에 따라 상기 제 2 셀 매트릭스(122)의 신호를 미리 정해진 감쇄율로 감쇄시킬 수도 있을 것이다. 또한, 상기 제 2 셀 매트릭스(122)의 출력 전류를 조절하는 대신 상기 제 1 셀 매트릭스(120)의 출력 전류를 2M배만큼 증폭시킬 수도 있을 것이다.
이후, 상기 디지털-아날로그 변환기는 215단계에서 상기 제 1 셀 매트릭스(120)의 출력 전류와 상기 제 2 셀 매트릭스(122)의 출력 및 증폭된 전류를 더하여 출력한다. 이후, 상기 디지털-아날로그 변환기는 상기 205단계로 되돌아가 이하 단계를 재수행한다.
상술한 도 2에서는, 상기 온도계 디코더(102)에서 디지털 신호를 제어하여 공정오차를 보정하였으나, 상기 제 2 셀 매트릭스(122)에 공급되는 바이어스 전류원의 크기를 제어하여 상기 공정오차를 보정하는 방법을 이용할 수도 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 디지털-아날로그 변환 장치에 있어서,
    입력의 적어도 하나의 제1 비트와 상기 입력의 적어도 하나의 제2 비트를 식별하고, 상기 적어도 하나의 제1 비트에 대응하는 제1 서브-셀 매트릭스와 상기 적어도 하나의 제2 비트에 대응하는 제2 서브-셀 매트릭스를 결정하고, 상기 제1 서브-셀 매트릭스와 상기 제1 서브-셀 매트릭스와 대칭(symmetrical)인 서브-셀 매트릭스에 기반하여 제1 셀 매트릭스를 결정하고, 상기 제2 서브-셀 매트릭스와 상기 제2 서브-셀 매트릭스와 대칭인 서브-셀 매트릭스에 기반하여 제2 셀 매트릭스를 결정하도록 구성된 적어도 하나의 프로세서와,
    상기 제1 셀 매트릭스의 단위 셀(unit cell)에 대한 전류와 상기 제2 셀 매트릭스에 대한 전류를 비교하여 오차(error)를 결정하도록 구성된 오차 검출기를 포함하는 장치.
  2. 제 1항에 있어서,
    상기 적어도 하나의 제1 비트는, 상기 입력에 대응하는 적어도 하나의 최상위 비트(most significant bit, MSB)를 포함하고,
    상기 적어도 하나의 제2 비트는, 상기 입력에 대응하는 적어도 하나의 최하위 비트(least significant bit, LSB)를 포함하는 장치.
  3. 제 1항에 있어서,
    상기 적어도 하나의 프로세서는, 상기 제2 셀 매트릭스를 이용하여 출력 전류를 생성하고,
    미리 결정된 증폭률(amplification factor)에 기반하여 상기 출력 전류를 증폭하는 증폭기를 더 포함하는 장치.
  4. 제 3항에 있어서,
    상기 적어도 하나의 프로세서는, 상기 제1 셀 매트릭스를 이용하여 다른 출력 전류를 생성하고,
    상기 출력 전류와 상기 다른 출력 전류를 가산(add)하도록 구성된 가산기를 더 포함하는 장치.
  5. 제 1항에 있어서,
    상기 적어도 하나의 제1 비트를 상기 제1 셀 매트릭스를 구동시킬 적어도 하나의 단위 셀의 수를 나타내는 연속된 비트 신호로 변환하는 제 1 디코더와,
    상기 적어도 하나의 제2 비트를 상기 제2 셀 매트릭스를 구동시킬 적어도 하나의 단위 셀의 수를 나타내는 연속된 비트 신호로 변환하는 제 2 디코더를 더 포함하는 장치.
  6. 제 1항에 있어서,
    상기 오차 검출기는, 상기 제1 셀 매트릭스의 상기 단위 셀에 대한 전류가 상기 제2 셀 매트릭스에 대한 전류와 동일하지 않은 경우, 상기 오차를 검출하는 장치.
  7. 제 1항에 있어서,
    상기 오차 검출기는, 상기 제1 셀 매트릭스의 상기 단위 셀에 대한 전류가 상기 제2 셀 매트릭스에 대한 전류와 동일한 경우, 상기 제2 셀 매트릭스에 대한 전류를 출력하도록 구동되는 상기 제2 셀 매트릭스의 적어도 하나의 단위 셀의 수를 식별하여 상기 오차를 결정하는 장치.
  8. 제 1항에 있어서,
    상기 제2 셀 매트릭스는, 상기 오차를 보정하기 위한 적어도 하나의 추가적인 단위 셀을 포함하는 장치.
  9. 제 1항에 있어서,
    상기 오차 검출기는, 상기 제1 셀 매트릭스의 상기 단위 셀에 대한 전류가 상기 제2 셀 매트릭스에 대한 전류보다 큰 경우, 적어도 하나의 비트를 상기 적어도 하나의 제2 비트에 가산(add)하는 장치.
  10. 제 1항에 있어서,
    상기 오차 검출기는, 상기 제1 셀 매트릭스의 상기 단위 셀에 대한 전류가 상기 제2 셀 매트릭스에 대한 전류보다 작은 경우, 상기 적어도 하나의 제2 비트로부터 적어도 하나의 비트를 감산(subtract)하는 장치.
  11. 디지털-아날로그 변환기의 방법에 있어서,
    입력의 적어도 하나의 제1 비트와 상기 입력의 적어도 하나의 제2 비트를 식별하는 과정과,
    상기 적어도 하나의 제1 비트에 대응하는 제1 서브-셀 매트릭스와 상기 적어도 하나의 제2 비트에 대응하는 제2 서브-셀 매트릭스를 결정하는 과정과,
    상기 제1 서브-셀 매트릭스와 상기 제1 서브-셀 매트릭스와 대칭(symmetrical)인 서브-셀 매트릭스에 기반하여 제1 셀 매트릭스를 결정하는 과정과,
    상기 제2 서브-셀 매트릭스와 상기 제2 서브-셀 매트릭스와 대칭인 서브-셀 매트릭스에 기반하여 제2 셀 매트릭스를 결정하는 과정과,
    상기 제1 셀 매트릭스의 단위 셀(unit cell)에 대한 전류와 상기 제2 셀 매트릭스에 대한 전류를 비교하여 오차(error)를 결정하는 과정을 포함하는 방법.
  12. 제 11항에 있어서,
    상기 적어도 하나의 제1 비트는, 상기 입력에 대응하는 적어도 하나의 최상위 비트(most significant bit, MSB)를 포함하고,
    상기 적어도 하나의 제2 비트는, 상기 입력에 대응하는 적어도 하나의 최하위 비트(least significant bit, LSB)를 포함하는 방법.
  13. 제 11항에 있어서,
    상기 제2 셀 매트릭스를 이용하여 출력 전류를 생성하는 과정과,
    미리 결정된 증폭률(amplification factor)에 기반하여 상기 출력 전류를 증폭하는 과정을 더 포함하는 방법.
  14. 제 13항에 있어서,
    상기 제1 셀 매트릭스를 이용하여 다른 출력 전류를 생성하는 과정과,
    상기 출력 전류와 상기 다른 출력 전류를 가산(add)하는 과정을 더 포함하는 방법.
  15. 제 11항에 있어서,
    상기 적어도 하나의 제1 비트를 상기 제1 셀 매트릭스를 구동시킬 적어도 하나의 단위 셀의 수를 나타내는 연속된 비트 신호로 변환하는 과정과,
    상기 적어도 하나의 제2 비트를 상기 제2 셀 매트릭스를 구동시킬 적어도 하나의 단위 셀의 수를 나타내는 연속된 비트 신호로 변환하는 과정을 더 포함하는 방법.
  16. 제 11항에 있어서,
    상기 오차를 결정하는 과정은, 상기 제1 셀 매트릭스의 상기 단위 셀에 대한 전류가 상기 제2 셀 매트릭스에 대한 전류와 동일하지 않은 경우, 상기 오차를 검출하는 과정을 포함하는 방법.
  17. 제 11항에 있어서,
    상기 오차를 결정하는 과정은, 상기 제1 셀 매트릭스의 상기 단위 셀에 대한 전류가 상기 제2 셀 매트릭스에 대한 전류와 동일한 경우, 상기 제2 셀 매트릭스에 대한 전류를 출력하도록 구동되는 상기 제2 셀 매트릭스의 적어도 하나의 단위 셀의 수를 식별하여 상기 오차를 결정하는 과정을 포함하는 방법.
  18. 제 11항에 있어서,
    상기 제2 셀 매트릭스는, 상기 오차를 보정하기 위한 적어도 하나의 추가적인 단위 셀을 포함하는 방법.
  19. 제 11항에 있어서,
    상기 제1 셀 매트릭스의 상기 단위 셀에 대한 전류가 상기 제2 셀 매트릭스에 대한 전류보다 큰 경우, 적어도 하나의 비트를 상기 적어도 하나의 제2 비트에 가산(add)하는 과정을 더 포함하는 방법.
  20. 제 11항에 있어서,
    상기 제1 셀 매트릭스의 상기 단위 셀에 대한 전류가 상기 제2 셀 매트릭스에 대한 전류보다 작은 경우, 상기 적어도 하나의 제2 비트로부터 적어도 하나의 비트를 감산(subtract)하는 과정을 더 포함하는 방법.
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