JP2010093683A - デジタルアナログ変換回路とその出力データの補正方法 - Google Patents

Abstract

【課題】従来のデジタルアナログ変換回路は、出力結果を補正するために回路面積の増加が大きくなる問題があった。
【解決手段】本発明のデジタルアナログ変換回路は、外部から入力される第１のデジタル入力データＤｉｎａの下位ビット側に補正用ビットを付加して第２のデジタル入力データＤｉｎｂを出力する補正部１０と、第２のデジタル入力データＤｉｎｂを受けて、アナログ値を出力する変換部１１と、を有し、補正部１０は、アナログ値と第１の入力データに対応して設けられた期待値との誤差に基づき誤差が予め設定された値よりも大きくなる点の前後の第２のデジタル入力データＤｉｎｂの下位ビット側データを操作することで第２のデジタル入力データＤｉｎｂを生成する。
【選択図】図１

Description

本発明は、デジタルアナログ変換回路とその出力データの補正方法に関し、特にデジタル入力データに対して補正を加える補正部を有するデジタルアナログ変換回路に関する。

近年電子機器において、デジタル処理を行った結果得られたデジタルデータに基づき各種の機器を制御するために、デジタルデータをアナログ信号に変換することが多く行われている。このようにデジタルデータをアナログ信号に変換する回路にデジタルアナログ変換回路（Digital Analog Converter：ＤＡＣ）がある。ここで、デジタルアナログ変換回路の一例を図７に示す。

図７に示すデジタルアナログ変換回路１００は、循環式（Cyclic（サイクリック式））デジタルアナログ変換回路であって、デジタルアナログ変換回路の一例を示す。循環式デジタルアナログ変換回路１００は、増幅器ＡＭＰと、コンデンサＣ１〜Ｃ３、複数のスイッチを有する。デジタル入力信号ｂ（ｎ）は、ハイレベル（ｂ（ｎ）＝１）のとき、スイッチＳ１がＯＮとなり、デジタル入力データＶｒｅｆがデジタルアナログ変換回路１００に入力される。また、デジタル入力信号ｂ（ｎ）がロウレベル（ｂ（ｎ）＝０）のとき、スイッチＳ２がＯＮとなり、デジタルアナログ変換回路１００の入力はグラウンドに接続される。コンデンサＣ１は、スイッチを介してデジタル入力データＶｒｅｆ＊ｂ（ｎ）を受けると共に、スイッチを介して増幅器ＡＭＰに接続される。コンデンサＣ２は、増幅器ＡＭＰの入力端子と出力端子との間に接続される。コンデンサＣ３は、コンデンサＣ２と並列に接続される。また。コンデンサＣ３の両端にはスイッチが設けられ、コンデンサＣ２と切り離すことができる構成を有する。

この循環式デジタルアナログ変換回路１００では、デジタル入力データをシリアルデータとして受信する。そして、循環式デジタルアナログ変換回路１００では、図７に示す回路を用いて、受信したデータをサンプリングするサンプリング動作とサンプリングした値の積分動作とを繰り返し行うことでアナログ信号を出力する。循環式デジタルアナログ変換回路１００では、サンプリング動作と積分動作とを制御クロックφ１、φ２により切り替える。この制御クロックのタイミングチャートを図８に示す。図８に示すように、制御クロックφ１、φ２は、動作クロックに基づき生成され、一変換期間の前半期間において制御クロックφ１がハイレベルとなり、後半期間において制御クロックφ２がハイレベルとなる。そして、図７においてφ１の符号を付したスイッチが制御クロックφ１のハイレベル期間に導通状態となり、循環式デジタルアナログ変換回路１００はサンプリング動作を行うサンプリングモードとなる。また、図７においてφ２の符号を付したスイッチが制御クロックφ２のハイレベル期間に導通状態となり、循環式デジタルアナログ変換回路１００は積分動作を行う積分モードとなる。

ここで、サンプリングモード時の循環式デジタルアナログ変換回路１００の回路図を図９（ａ）に示し、積分モード時の循環式デジタルアナログ変換回路１００の回路図を図９（ｂ）に示す。そして、図９（ａ）、（ｂ）を参照して循環式デジタルアナログ変換回路１００の動作について説明する。

図９（ａ）に示すように、サンプリングモードのときコンデンサＣ１は入力端子と仮想接地点（例えば、接地端子）との間に接続される。また、サンプリングモードにおいて、コンデンサＣ１は増幅器ＡＭＰと切り離される。一方、コンデンサＣ２は増幅器ＡＭＰの反転端子と出力端子との間に接続され、コンデンサＣ３は、コンデンサＣ２とは切り離され、両端子が仮想接地点（例えば、接地端子）に接続される。そして、サンプリングモードにおける仮想接地点を基準とした各コンデンサの電荷容量は、コンデンサＣ１の電荷容量をＱ１ａ、コンデンサＣ２の電荷容量をＱ２ａ、コンデンサＣ３の電荷容量をＱ３ａとすると、電荷容量Ｑ１ａ〜Ｑ３ａは、（１）〜（３）式により表される。なお、（１）〜（３）式におけるｎは、動作期間の番号を示すものである。

図９（ｂ）に示すように、積分モードのときコンデンサＣ１は入力端子と切り離される。そして、コンデンサＣ１は、仮想接地点（例えば、接地端子）と増幅器ＡＭＰの反転端子との間に接続される。一方、コンデンサＣ２は増幅器ＡＭＰの反転端子と出力端子との間に接続され、コンデンサＣ３は、コンデンサＣ２と並列に接続される。そして、積分モードにおける仮想接地点を基準とした各コンデンサの電荷容量は、コンデンサＣ１の電荷容量をＱ１ｂ、コンデンサＣ２の電荷容量をＱ２ｂ、コンデンサＣ３の電荷容量をＱ３ｂとすると、電荷容量Ｑ１ｂ〜Ｑ３ｂは、（４）〜（６）式により表される。なお、（４）〜（６）式におけるｎは、動作期間の番号を示すものである。

循環式デジタルアナログ変換回路１００では、上記サンプリングモードと積分モードとを所定の間隔で切り替えることで変換動作を行う。このとき、サンプリングモードと積分モードとにおいて各コンデンサの仮想接地点を基準とした電荷容量は等しくなる。そのため、（１）〜（６）式より、（７）式を導くことができる。

そして、（７）式より出力されるアナログ値Ｖｏｕｔ（ｎ）を算出すると、アナログ値Ｖｏｕｔ（ｎ）は（８）式により表される。

（８）式より、循環式デジタルアナログ変換回路１００が出力するアナログ値Ｖｏｕｔ（ｎ）は、コンデンサＣ１〜Ｃ３の容量比により決まることが分かる。なお、循環式デジタルアナログ変換回路１００では、サンプリングモードと積分モードを一動作期間とし、これを繰り返すことで多ビットのデジタル入力信号ｂ（ｎ）の変換動作を行う。そこで、繰り返し回数ｎを１０（デジタル入力信号ｂ（ｎ）のビット数が１０）とし、コンデンサＣ１〜Ｃ３の容量値をすべて同じとした場合におけるアナログ値Ｖｏｕｔ（１０）を（９）式に示す。

（９）式より、循環式デジタルアナログ変換回路１００は、繰り返し回数に応じて多ビットのデジタル入力データを変換できることが分かる。

上記説明より、循環式デジタルアナログ変換回路１００では、コンデンサＣ１〜Ｃ３の容量値に相対ばらつきが生じると出力結果に影響を与えることが分かる。そこで、コンデンサＣ１〜Ｃ３の理想的な容量値をＣｕｎｉｔとし、コンデンサＣ１〜Ｃ３のそれぞれのばらつきをΔＣ１〜ΔＣ３とした場合におけるアナログ値Ｖｏｕｔ（ｎ）を（１０）式に示す。

（１０）式において、コンデンサＣ１〜Ｃ３のばらつき量ΔＣ１〜ΔＣ３がそれぞれ別個のばらつき量を有した場合、（１０）式の第１項と第２項との大きさの線形性が確保できなくなるため出力結果の線形性が悪化する問題が生じる。そこで、循環式デジタルアナログ変換回路において出力結果の線形性を改善するための技術が特許文献１、２に開示されている。

特許文献１に開示されている循環式デジタルアナログ変換回路の誤差検出補正方法では、２値２進コードからなる入力データを、同一の値を表す２つの多値２進コードに変換する。そして、それぞれの入力データに対するデジタルアナログ変換結果の差、もしくはＤＮＬ（Differential Non-Linearity：微分非直線性）特性を測定する。そして、回路内のコンデンサの容量誤差量を算出し、コンデンサの容量値のチューニングを行う。これにより、特許文献１に記載の循環式デジタルアナログ変換回路では、ＤＮＬ特性を改善する。

また、特許文献２に開示された技術では、循環式デジタルアナログ変換回路にコンデンサを追加する。そして、コンデンサに対するスイッチング方法を変更して、入力ビットごとに電荷充電をするコンデンサを変更する。つまり、特許文献２に記載の循環式デジタルアナログ変換回路では、複数の容量を満遍なく使用することができるためコンデンサの容量値の相対ばらつきの影響をビット間で分散させることができる。これにより、特許文献２に記載の循環式デジタルアナログ変換回路では、コンデンサの容量値の相対ばらつきの影響を低減する。
特開昭６３−４２５２３号公報 特開２００７−２３５３７９号公報

しかしながら、上述の特許文献１、２では、コンデンサＣ１〜Ｃ３の容量値のばらつきの影響を低減するためにコンデンサを追加する必要がある。コンデンサは一般的に大きな占有面積を有する。そのため、コンデンサを追加することでデジタルアナログ変換回路の回路面積が著しく大きくなる問題がある。

本発明にかかるデジタルアナログ変換回路の一態様は、外部から入力される第１のデジタル入力データの下位ビット側に補正用ビットを付加して第２のデジタル入力データを出力する補正部と、前記第２のデジタル入力データを受けて、アナログ値を出力する変換部と、を有し、前記補正部は、前記アナログ値と前記第１の入力データに対応して設けられた期待値との誤差に基づき前記誤差が予め設定された値よりも大きくなる点の前後の前記第２のデジタル入力データの下位ビット側データを操作することで前記第２のデジタル入力データを生成する。

また、本発明にかかるデジタルアナログ変換回路における出力データの補正方法の一態様は、第１のデジタル入力データをアナログ出力データに変換するデジタルアナログ変換回路における出力データの補正方法であって、前記アナログ出力データと前記第１のデジタル入力データに対応して設けられる期待値との誤差に基づき補正量を算出し、前記第１のデジタル入力データの下位ビット側に前記補正量に基づく値を有する補正用ビットを付加して第２のデジタルデータを生成し、前記第２のデジタル入力データを変換して前記アナログ出力データを得る。

本発明にかかるデジタルアナログ変換回路及びその出力データの補正方法によれば、変換元となる第１のデジタル入力データに補正用ビットを付加した第２のデジタル入力データを生成する。そして、第２のデジタル入力データの補正用ビットを含むビットをデータの補正量に応じて操作することでデジタル入力データを補正する。これにより、本発明にかかるデジタルアナログ変換回路及びその出力データの補正方法は、変換部の構成を変更することなく出力データとなるアナログ値の線形性を補正することができる。

本発明にかかるデジタルアナログ変換回路及びその出力データの補正方法によれば、変換部の回路面積を抑制しながら出力データの線形性を補正することができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態１にかかるデジタルアナログ変換回路１（以下ＤＡＣと記す）のブロック図である。図１に示すように、ＤＡＣ１は、ＤＡ変換器１２とキャリブレーションブロック１３を備える。

ＤＡ変換器１２は、デジタル信号として与えられる第１のデジタル入力データＤｉｎａをアナログデータＡｏｕｔ（アナログ値を有する）に変換して出力する。ＤＡ変換器１２は、補正部１０と変換部１１を備える。補正部１０は、第１のデジタル入力データＤｉｎａの下位ビット側に補正用ビットを付加して第２のデジタル入力データＤｉｎｂを出力する。本実施の形態では、第１のデジタル入力データＤｉｎａは１２ビットのパラレルデータとし、補正用ビットは２ビットとし、第２のデジタル入力データＤｉｎｂは１４ビットのシリアルデータとする。また、補正部１０が出力する第２のデジタル入力データＤｉｎｂは、第１のデジタル入力データＤｉｎａに対して補正を加えたデータとなるが、補正部１０は、キャリブレーションブロック１３から与えられる制御信号Ｄ＿ｃａｌに応じてこの補正を行う。この制御信号Ｄ＿ｃａｌには、補正方向指定信号、補正ビット信号が含まれる。なお、補正部１０の詳細については後述する。

変換部１１は、補正部１０から出力された第２のデジタル入力データＤｉｎｂをアナログデータＡｏｕｔに変換する。本実施の形態では、変換部１１として循環式デジタルアナログ変換回路を用いる。そのため、この変換部１１は、図示していないクロック供給源より動作クロックを受けて、所定の周期でアナログデータＡｏｕｔを出力する。なお、動作クロックは、第２のデジタル入力データＤｉｎｂのビット数を十分に変換できるだけの周波数を有している。また、ＤＡ変換器１２は、一周期の間に１つの第１のデジタル入力データＤｉｎａが入力され、その第１のデジタル入力データＤｉｎａに対応するアナログデータを１つ出力する。

キャリブレーションブロック１３は、補正部１０に対して与える制御信号Ｄ＿ｃａｌの値をキャリブレーション動作に基づき決定する。より具体的には、キャリブレーションブロック１３は、テスト用デジタル入力データＴｅｓｔ＿Ｄｉｎに応じてＤＡ変換器１２の変換部１１が出力するテスト出力Ｔｅｓｔ＿Ａｏｕｔ（アナログ値）のＤＮＬ特性と、テスト用デジタル入力データＴｅｓｔ＿Ｄｉｎに対応して予め設定された理想値のＤＮＬ特性とを比較して制御信号Ｄ＿ｃａｌの値を決定する。

キャリブレーションブロック１３は、リファレンスデータ格納部２１、データ演算部２０、２２、データ比較部２３、補正値格納部２４を備える。リファレンスデータ格納部２１は、入力されるテスト用デジタル入力データＴｅｓｔ＿Ｄｉｎを格納し、格納した値をリファレンスデータＤ＿ｒｅｆとして出力する。データ演算部２２は、リファレンスデータＤ＿ｒｅｆを演算してリファレンス用特徴量Ｄ＿ｐｒ２（例えば、ＤＮＬ特性の理想値）を出力する。データ演算部２０は、変換部１１から出力されたテスト出力Ｔｅｓｔ＿Ａｏｕｔに対して演算を行い、実データ特徴量Ｄ＿ｐｒ１（例えば、ＤＮＬ特性の実測値）を出力する。データ比較部２３は、リファレンス用特徴量Ｄ＿ｐｒ２と実データ特徴量Ｄ＿ｐｒ１とを比較して理想値と実測値との誤差に基づきテスト用デジタル入力データに対する補正値を算出し、この補正値を比較結果信号Ｄ＿ｃｍｐとして出力する。補正値格納部２４は、比較結果信号Ｄ＿ｃｍｐとして与えられた補正値を格納すると共に格納された補正値に基づき制御信号Ｄ＿ｃａｌを出力する。本実施の形態１では、２ビットの補正用ビットと１ビットの補正方向指定信号をＤＡ変換器１２の補正部１０へ入力する。

次に、本実施の形態にかかる補正部１０について詳細に説明する。本実施の形態にかかる補正部１０のブロック図を図２に示す。図２を用いて、補正部１０について説明する。図２に示すように、補正部１０は、データ伝達部３０、補正方向決定部３１、補正ビット生成部３２、パラレルシリアル変換器３３を有する。

データ伝達部３０は、第１のデジタル入力データＤｉｎａの少なくとも下位１ビットを除くデータを後段回路に伝達する。より具体的には、データ伝達部３０は、伝達するデータのビット数に応じた数のＤフリップフロップを有する。そして、他の回路から出力される補正回路用クロックＣＬＫに同期してＤフリップフロップに第１のデジタル入力データＤｉｎａを保持する。なお、データ伝達部３０では、第１のデジタル入力データＤｉｎａの下位１ビットを伝達するデータの対象から除いたが、補正部１０が第１のデジタル入力データＤｉｎａのうち下位何ビットを補正の対象とするかに応じてデータ伝達部３０が伝達するデータのビット数は異なる。

補正方向決定部３１は、制御信号Ｄ＿ｃａｌに含まれる補正方向指定信号に基づき第１のデジタル入力データＤｉｎａの少なくとも下位１ビットの値を操作する。本実施の形態では、補正方向決定部３１は、第１のデジタル入力データＤｉｎａの下位１ビットに対して補正方向指定信号に応じた操作を加える。例えば、補正方向指定信号がプラス方向の補正を指示する値（例えば１）であった場合、補正方向決定部３１は、対象となるビットの値を反転させることなく出力する。一方、補正方向指定信号がマイナス方向の補正を指示する値（例えば０）であった場合、補正方向決定部３１は、対象となるビットの値を反転させて出力する。また、本実施の形態における補正方向決定部３１は、第１のデジタル入力データＤｉｎａの少なくとも最上位ビットを除く下位ビットが同一の値となった場合に下位１ビットの操作を行う。なお、補正方向決定部３１が下位１ビットの操作を行う条件として第１のデジタル入力データＤｉｎａの下位何ビットを参照するかについては、補正対象とする第１のデジタル入力データの個数に応じて任意に設定することができる。

本実施の形態では、補正方向決定部３１は、ＡＮＤ回路４０、ＮＡＮＤ回路４１、マルチプレクサ４２、４３、Ｄフリップフロップを有する。本実施の形態では、第１のデジタル入力データＤｉｎａのうち３つのデータ（例えば、コードが１０２４、２０４８、３０７２）に対して補正を行う。そのため、ＡＮＤ回路４０は、第１のデジタル入力データＤｉｎａのうち下位１０ビットの値を参照し、参照した１０ビットの値がすべて１となった場合にハイレベル（例えば１）を出力する。また、ＮＡＮＤ回路４１は、第１のデジタル入力データＤｉｎａのうち下位１０ビットの値を参照し、参照した１０ビットの値がすべて１となった場合にロウレベル（例えば０）を出力する。マルチプレクサ４２は、一方の入力端子にＡＮＤ回路４０の出力を受け、他方の入力端子にＮＡＮＤ回路４１の出力を受ける。そして、マルチプレクサ４２は、補正方向指定信号に応じてＡＮＤ回路４０の出力とＮＡＮＤ回路４１の出力のいずれか一方を選択して出力する。マルチプレクサ４３は、一方の入力端子に第１のデジタル入力データＤｉｎａの下位１ビットのデータを受け、他方の入力端子に第１のデジタル入力データＤｉｎａの下位１ビットを反転させたデータを受ける。そして、マルチプレクサ４３は、マルチプレクサ４２の出力に応じて、２つの入力信号のうちいずれか一方を出力する。Ｄフリップフロップは、マルチプレクサ４３の出力を補正回路用クロックＣＬＫに応じて一時的に保持し、保持した値を出力する。

補正ビット生成部３２は、第１のデジタル入力データＤｉｎａに付加する補正用ビットを生成する。より具体的には、補正ビット生成部３２は、制御信号Ｄ＿ｃａｌに含まれる補正用ビットを受けて、第１のデジタル入力データＤｉｎａが所定の条件を満たした場合に所定の補正量を有する補正用ビットを出力する。また、補正ビット生成部３２は、第１のデジタル入力データＤｉｎａが所定の条件を満たさない場合に補正量が０となる補正用ビットを出力する。

補正ビット生成部３２は、ＮＯＲ回路５０、ＡＮＤ回路５１、ＯＲ回路５２、マルチプレクサ５３、５４、Ｄフリップフロップを有する。実施の形態では、第１のデジタル入力データＤｉｎａのうち３つのデータ（例えば、コードが１０２４、２０４８、３０７２）に対して補正を行う。そのため、ＮＯＲ回路５０は、第１のデジタル入力データＤｉｎａのうち下位１０ビットの値を参照し、参照した１０ビットの値がすべて０となった場合にハイレベル（例えば１）を出力する。また、ＡＮＤ回路５１は、第１のデジタル入力データＤｉｎａのうち下位１０ビットの値を参照し、参照した１０ビットの値がすべて１となった場合にハイレベル（例えば１）を出力する。ＯＲ回路５２は、ＮＯＲ回路５０の出力とＡＮＤ回路５１の出力とを受け、いずれか一方の出力値が１となった場合にハイレベル（例えば１）を出力する。

マルチプレクサ５３は、補正用ビットに含まれる補正データ０と補正データ１とを受け、ＯＲ回路５２の出力に応じて補正データ０と補正データ１とのいずれか一方を出力する。マルチプレクサ５４は、補正用ビットに含まれる補正データ０と補正データ２とを受け、ＯＲ回路５２の出力に応じて補正データ０と補正データ２とのいずれか一方を出力する。なお、補正データ０は、補正を行わない場合における補正用ビットの値を指定するものであり、本実施の形態では補正量が０となる値である。また、補正データ１及び補正データ２は、２ビットで１つのデータとして扱われ、この２ビットの値に応じて第１のデジタル入力データＤｉｎａに対する所定の補正量が与えられる。Ｄフリップフロップは、マルチプレクサ５３、５４の出力を補正回路用クロックＣＬＫに応じて一時的に保持し、保持した値を補正用ビットとして出力する。

パラレルシリアル変換器３３は、データ伝達部３０、補正方向決定部３１、補正ビット生成部３２により与えられるパラレルデータをシリアルデータに変換する。このとき、本実施の形態では、パラレルシリアル変換器３３に対して補正用ビットを含む第１のデジタル入力データＤｉｎａがパラレルデータとして与えられる。そして、このパラレルデータが１４ビットとなるため、パラレルシリアル変換器３３は、１４ビットのシリアルデータを第２のデジタル入力データＤｉｎｂとして出力する。なお、後段回路がパラレルデータ入力に対応したものである場合、パラレルシリアル変換器３３は設ける必要がない。

続いて、本実施の形態における補正用ビットの値及び補正方向指定信号の値の決定方法について説明する。本実施の形態では、補正用ビットの値及び補正方向指定信号の値はキャリブレーションブロック１３により決定される。そこで、本実施の形態にかかる、キャリブレーションブロック１３における補正用データ作成のフローチャートを図３に示す。

図３に示すように、本実施の形態では、補正用ビットの値及び補正方向指定信号の値を決定するために、まず、テスト用デジタル入力データＴｅｓｔ＿ＤｉｎをＤＡ変換器１２の変換部１１へ入力し、テスト出力Ｔｅｓｔ＿Ａｏｕｔを得る（ステップＳ１０１）。そして、ステップ１０１で得られたテスト出力Ｔｅｓｔ＿Ａｏｕｔをデータ演算部２０へ入力し、テスト出力Ｔｅｓｔ＿Ａｏｕｔに対応した実データ特徴量（例えば、ＤＮＬ特性の実測値）Ｄ＿ｐｒ１を算出する（ステップＳ１０２）。また、ステップＳ１０１、Ｓ１０２と平行して、テスト用デジタル入力データＴｅｓｔ＿Ｄｉｎをリファレンスデータ格納部２１へ入力し、リファレンスデータＤ＿ｒｅｆを出力する（ステップＳ１０３）。そして、ステップ１０３で得られたリファレンスデータＤ＿ｒｅｆをデータ演算部２２へ入力し、テスト用デジタル入力データＴｅｓｔ＿Ｄｉｎに対応したリファレンス用特徴量（例えば、ＤＮＬ特性の理想値）Ｄ＿ｐｒ２を算出する（ステップＳ１０４）。なお、本実施の形態では、テスト用デジタル入力データとしてデジタル値において連続する複数の値を入力し、アナログデータとしてランプ波を得る。そして、特徴量として、ランプ波の微分非直線性（ＤＮＬ特性）を算出する。

その後、ステップＳ１０２、Ｓ１０４で得られた実データ特徴量Ｄ＿ｐｒ１とリファレンス用特徴量Ｄ＿ｐｒ２をデータ比較部２３へ入力し、これら２つの値の比較結果から補正量データの値を算出し、補正量データの値を比較結果信号Ｄ＿ｃｏｍｐとして出力する（ステップＳ１０５）。そして、ステップＳ１０５で得られた比較結果信号Ｄ＿ｃｏｍｐに基づき補正値格納部２４に補正量データを格納する（ステップＳ１０６）。なお、補正値格納部２４は、補正量データに基づき制御信号Ｄ＿ｃａｌを出力する。この制御信号Ｄ＿ｃａｌには、補正方向指定信号と補正用データとが含まれる。

次に、ステップＳ１０５における補正量データの算出方法についてさらに詳細に説明する。まず、図４に、ステップ１０２で算出されたＤＮＬ特性のグラフを示す。図４に示すグラフは、横軸にテスト用デジタル入力データのコードの値を示し、縦軸にＤＮＬ誤差を示す。図４に示すように、補正部１０において何ら補正を行わない場合、変換部１１が出力するテスト出力Ｔｅｓｔ＿Ａｏｕｔは、コードが１０２４、２０４８、３０７２の点において特に特性が悪化している。また、ＤＮＬ誤差は、コードの大小にかかわらずマイナス側に悪化している。

ここで、図５に、コードが２０４８の近傍におけるＤＡ変換器１２の入力と出力の関係を示す波形図を示す。図５では、横軸が入力される第１のデジタル入力データＤｉｎａのコードを示し、縦軸にアナログデータの値を示す。また、図５の左図は、第１のデジタル入力データＤｉｎａを入力し、かつ、第１のデジタル入力データＤｉｎａに対して何らの補正も加えてないときの波形図である。図５の右図は、第１のデジタル入力データＤｉｎａを入力し、かつ、第１のデジタル入力データＤｉｎａに対して補正を加えたときの波形図である。

図５の左図に示すように、本実施の形態において用いられる第１のデジタル入力データＤｉｎａは、コードが２０４７から２０４８になると最上位ビット及びその他のビットが反転する。そして、本実施の形態にかかる変換部１１は、最上位ビットの値が切り替わる点においてアナログデータのＤＮＬ特性が悪化する。

そこで、本実施の形態では、ＤＮＬ特性が悪化する点の前後の第１のデジタル入力データＤｉｎａが入力された場合に第１のデジタル入力データＤｉｎａに対して付加される補正用ビットの値をステップＳ１０４に算出された補正量データに基づき決定する。また、補正用ビットの値に基づき第１のデジタル入力データＤｉｎａの値をプラス方向とマイナス方向のいずれの方向に補正するかを第１のデジタル入力データＤｉｎａの最下位ビットを操作することで制御する。

より具体的には、本実施の形態では、補正方向指定信号の値を０とし、かつ、補正データ１、２の値をそれぞれ１、０とする。制御信号Ｄ＿ｃａｌとしてこのような値を与えることで、図５の右図に示すように、第１のデジタル入力データＤｉｎａが０１１１１１１１１１１１を示す場合には、第２のデジタル入力データＤｉｎｂとして０１１１１１１１１１１０１０が出力される。また、第１のデジタル入力データＤｉｎａが１０００００００００００を示す場合に、第２のデジタル入力データＤｉｎｂとして１０００００００００００１０が出力される。

つまり、本実施の形態では、ＤＮＬ特性の悪化方向に対応して、補正を加えていない第２のデジタル入力データＤｉｎｂ（値は０１１１１１１１１１１１００）よりも、補正後の第２のデジタル入力データＤｉｎｂの値を大きく又は小さくする。このような補正を加えることで、アナログデータＡｏｕｔは第１のデジタル入力データに対して単調増加し、ＤＮＬ特性が改善される。また、本実施の形態では、１２ビットの第１のデジタル入力データＤｉｎａにおいて下位１０ビットの値を参照し、第１のデジタル入力データＤｉｎａの値を補正するか否かを決定する。そのため、上記補正処理は、上位２ビットの値が切り替わる３つの点（例えば、コードが１０２４、２０４８、３０７２）において行われる。

ここで、本実施の形態にかかるデジタルアナログ変換回路１において第１のデジタル入力データＤｉｎａの補正を行った場合のＤＮＬ特性のグラフを図６に示す。図６に示すグラフは、図４に示すＤＮＬ特性を初期状態とした場合に本実施の形態にかかる補正方法を適用したものである。図６に示すように、本実施の形態にかかる補正方法を適用することで、コードが１０２４、２０４８、３０７２となる点におけるＤＮＬ特性が大幅に改善する。

上記説明より、本実施の形態にかかるデジタルアナログ変換回路１では、デジタル入力データをアナログデータに変換する変換部１１に対して入力するデジタル入力データに対して補正を加えることでアナログデータのＤＮＬ特性を改善する。そのため、変換部１１には補正のための変更を加える必要がない。従って、本実施の形態にかかるデジタルアナログ変換回路１では、変換部１１に関して大きな回路占有面積を占めるコンデンサを追加する必要がないため、変換特性の改善に関する回路面積の増加を抑制することができる。なお、本実施の形態では、補正部１０において第１のデジタル入力データＤｉｎａを補正して第２のデジタル入力データＤｉｎｂを生成するが、補正部１０は、図２にも示すように簡単なロジック回路により構成することができる。ロジック回路は、コンデンサに比べると遙かに回路専有面積が小さい。そのため、補正部１０を追加することに起因する回路面積の増加は、コンデンサを追加する場合の回路面積の増加に比べて極めて小さくなる。

また、本実施の形態にかかるデジタルアナログ変換回路１では、第１のデジタル入力データＤｉｎａの下位ビット側に補正用ビットを追加し、上位ビットの切り替わりに応じて予め算出された補正量に応じて補正用ビットの値を変更する。このように生成された第２のデジタル入力データＤｉｎｂを用いたアナログデータの補正は、特に変換部１１に循環型デジタルアナログ変換回路を用いた場合に効果がある。循環型デジタルアナログ変換回路では、上記（９）式に示すように上位ビット側の変化が変換結果により顕著な影響を及ぼす。そこで、変換誤差が大きくなる上位ビット側の切り替わり時に補正用ビットにより第１のデジタル入力データＤｉｎａに対して補正を加えることで、高い補正効果が得られる。このことは、図４、６に示すＤＮＬ特性のグラフより明らかである。

また、本実施の形態では、１２ビットの第１のデジタル入力データＤｉｎａの下位１０ビットをモニタし、第１のデジタル入力データＤｉｎａに対して補正を加えるか否かを決定する。また、補正量として与えるデータを補正データ１、２として制御信号Ｄ＿ｃａｌにより固定的に与える。また、循環式デジタルアナログ変換回路を変換部１１として用いた場合、ＤＮＬ特性の悪化は一方向（例えばプラス方向又はマイナス方向）に偏る傾向がある。そこで、制御信号Ｄ＿ｃａｌに含まれる補正方向指定信号の値も固定的に与えることができる。これにより、通常動作時に第１のデジタル入力データＤｉｎａの値に応じて制御信号Ｄ＿ｃａｌを変更する必要がないため、本実施の形態にかかるデジタルアナログ変換回路１は、動作の高速化を実現することができる。

また、循環式デジタルアナログ変換回路では、動作クロックに基づき変換処理が行われるが、この動作クロックの周波数は通常第１のデジタル入力データＤｉｎａの周波数よりも高く設定される。そのため、本実施の形態においては、変換部１１に対して与えられる第２のデジタル入力データＤｉｎｂのビット数が第１のデジタル入力データＤｉｎａのビット数よりも増加しているが、第１のデジタル入力データＤｉｎａに対して付加される補正用ビットはビット数が小さいため、動作クロックの周波数を高くすることなく、変換部１１の動作の許容範囲内で処理を行うことができる。

また、上記実施の形態では変換部１１として循環型デジタルアナログ変換回路を用いたため補正部１０の出力側にパラレルシリアル変換器３３を配置したが、変換部１１がパラレルデータを入力データとする変換回路であった場合、パラレルシリアル変換器３３は必要ない。つまり、本実施の形態にかかる補正部１０は、循環型デジタルアナログ変換回路以外の変換回路に対しても出力結果を補正することができる。つまり、補正部１０に与える制御信号Ｄ＿ｃａｌを出力結果のＤＮＬ特性が悪化する入力データに対して与えることで、補正部１０は、いかなる入力データに対しても補正を行うことができる。

また、本実施の形態では補正用ビットのビット数を２ビットとしたが、補正用ビットのビット数はこれよりも増やすことができる。補正用ビットのビット数を増やすことで補正量の調整ステップを細かくすることができる。しかし、補正用ビットのビット数を４ビット以上としてもＤＮＬ特性の補正効果はそれほど改善しない。また、補正用ビットのビット数を増加させるためには補正ビット生成部３２の回路数を増やす必要がある。そのため、補正用ビットのビット数は２ビット、又は、３ビットとすることで補正効果に対する回路面積の増加を抑制することができる。

また、本実施の形態にかかるデジタルアナログ変換回路では、補正用ビットの値及び補正方向指定信号の値をデジタルアナログ変換回路の動作開始の事前に実施するキャリブレーション動作により決定する。これにより、デジタルアナログ変換回路がどのようなばらつきを示す場合においてもそのデジタルアナログ変換回路に対応した補正用ビットの値及び補正方向指定信号の値を算出することができる。

また、上述の特許文献１に記載の技術では、チューニング用コンデンサの容量値が寄生コンデンサの容量値と同程度の大きさとなり、微小な容量のミスマッチを精度よく検出する必要がある。つまり、相対ばらつきの補正精度がその検出器（例えば、電圧比較器）の精度によって制限されてしまうことがある。このような場合、特許文献１に記載の技術では、十分な補正を行うことができない問題が生じる。しかしながら、本実施の形態にかかるデジタルアナログ変換回路１では変換部１１対する変更を何ら加えないため、このような問題は発生しない。また、特許文献２の方法では、追加したコンデンサを制御するためのスイッチ制御シーケンスが複雑化する問題がある。しかし、本実施の形態にかかるデジタルアナログ変換回路１ではコンデンサの切り替えは通常の変換動作にかかるスイッチ制御以外のスイッチ制御シーケンスは必要ないためこのような問題は発生しない。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、第１のデジタル入力データＤｉｎａがシリアルデータにより与えられる場合、補正部１０の入力側にシリアルパラレル変換器を配置し、補正部１０のデータ伝達部３０、補正方向決定部３１に対してパラレルデータを与えることで補正部１０は動作することができる。

実施の形態１にかかるデジタルアナログ変換回路のブロック図である。 実施の形態１にかかるデジタルアナログ変換回路の補正部のブロック図である。 実施の形態１にかかる補正用データを算出するための手順を示すフローチャートである。 実施の形態１にかかるデジタルアナログ変換回路において補正を行う前のＤＮＬ特性を示すグラフである。 実施の形態１にかかるデジタルアナログ変換回路において算出された補正データの一例を示すグラフである。 実施の形態１にかかるデジタルアナログ変換回路において補正を行った後のＤＮＬ特性を示すグラフである。 一般的な循環式デジタルアナログ変換回路を変換部のブロック図である。 一般的な循環式デジタルアナログ変換回路に対して与えられる制御信号のタイミングチャートである。 一般的な循環式デジタルアナログ変換回路における変換動作を説明するためのブロック図である。

符号の説明

１ デジタルアナログ変換回路
１０ 補正部
１１ 変換部
１２ ＤＡ変換器
１３ キャリブレーションブロック
２０、２２ データ演算部
２１ リファレンスデータ格納部
２３ データ比較部
２４ 補正値格納部
３０ データ伝達部
３１ 補正方向決定部
３２ 補正ビット生成部
３３ パラレルシリアル変換器
４０ ＡＮＤ回路
４１ ＮＡＮＤ回路
４２、４３ マルチプレクサ
５０ ＮＯＲ回路
５１ ＡＮＤ回路
５２ ＯＲ回路
５３、５４ マルチプレクサ
１００ 循環式デジタルアナログ変換回路
Ａｏｕｔ アナログデータ
Ｄ＿ｃｍｐ 比較結果信号
Ｄ＿ｃａｌ 制御信号
Ｄ＿ｐｒ１ 実データ特徴量
Ｄ＿ｐｒ２ リファレンス用特徴量
Ｄ＿ｒｅｆ リファレンスデータ
ＣＬＫ 補正回路用クロック
Ｄｉｎａ 第１のデジタル入力データ
Ｄｉｎｂ 第２のデジタル入力データ
Ｔｅｓｔ＿Ａｏｕｔ テスト出力
Ｔｅｓｔ＿Ｄｉｎ テスト用デジタル入力データ

Claims (18)

1. 外部から入力される第１のデジタル入力データの下位ビット側に補正用ビットを付加して第２のデジタル入力データを出力する補正部と、
   前記第２のデジタル入力データを受けて、アナログ値を出力する変換部と、を有し、
   前記補正部は、前記アナログ値と前記第１の入力データに対応して設けられた期待値との誤差に基づき前記誤差が予め設定された値よりも大きくなる点の前後の前記第２のデジタル入力データの下位ビット側データを操作することで前記第２のデジタル入力データを生成するデジタルアナログ変換回路。
2. 前記第２のデジタル入力データと該第２のデジタル入力データに対応する第１のデジタル入力データとの差は、前記第１のデジタル入力データの最小変化ステップよりも小さな値である請求項１に記載のデジタルアナログ変換回路。
3. 前記補正部は、前記第１のデジタル入力データの少なくとも下位１ビットのデータを操作して補正方向を決定し、前記補正用ビットの値により補正量を決定することを請求項１又は２に記載のデジタルアナログ変換回路。
4. 前記補正部は、前記第１のデジタル入力データの少なくとも上位１ビットの値が切り替わる点の前後の前記第２のデジタル入力データを操作する請求項１乃至３のいずれか１項に記載のデジタルアナログ変換回路。
5. 前記補正部は、
   前記第１のデジタル入力データの少なくとも下位１ビットを除くデータを伝達する入力データ伝達部と、
   前記第１のデジタル入力データの少なくとも下位１ビットの値を補正方向指定信号に基づき操作する補正方向決定部と、
   前記第１のデジタル入力データに対応する補正用ビットを生成する補正用ビット生成部と、
   を有する請求項１乃至４のいずれか１項に記載のデジタルアナログ変換回路。
6. 前記補正用ビット生成部は、前記第１のデジタル入力データが所定の条件を満たした場合に、予め設定された補正量を有する前記補正用ビットを出力し、
   前記第１のデジタル入力データが前記所定の条件を満たしていない場合は、前記補正量がゼロとなる前記補正用ビットを出力する請求項５に記載のデジタルアナログ変換回路。
7. 前記補正方向決定部は、前記第１のデジタル入力データが前記所定の条件を満たした場合に、前記第１のデジタル入力データの少なくとも下位１ビットのデータを前記補正方向指定信号に基づき操作して出力し、
   前記第１のデジタル入力データが前記所定の条件を満たしていない場合は、前記第１のデジタル入力データを操作することなく出力する請求項６に記載のデジタルアナログ変換回路。
8. 前記所定の条件は、前記第１のデジタル入力データの少なくとも上記１ビット以外の値がすべて一致するものである請求項６又は７に記載のデジタルアナログ変換回路。
9. 前記デジタルアナログ変換回路は、前記第１のデジタル入力データに対応する補正方向を示す補正方向値と、前記第１のデジタル入力データに対応した前記補正用ビットにより示される補正値とを格納する補正値格納部ブロックを有する請求項１乃至８のいずれか１項に記載のデジタルアナログ変換回路。
10. 前記補正用ビットは、２ビット又は３ビットのデータである請求項１乃至９のいずれか１項に記載のデジタルアナログ変換回路。
11. 前記変換部は、循環式デジタルアナログ変換回路である請求項１乃至１０のいずれか１項に記載のデジタルアナログ変換回路。
12. 前記第１のデジタル入力データはパラレル信号であり、
    前記第２のデジタル入力データはシリアル信号であり、
    前記変換部は、出力部に前記パラレル信号を前記シリアル信号に変換するパラレルシリアル変換器を有する請求項１１に記載のデジタルアナログ変換回路。
13. 前記第１のデジタル入力データはシリアル信号であり、
    前記第２のデジタル入力データはシリアル信号であり、
    前記変換部は、
    入力部に設けられ、前記シリアル信号をパラレル信号に変換するシリアルパラレル変換回路と、
    出力部に設けられ、前記パラレル信号を前記シリアル信号に変換するパラレルシリアル変換器を有する請求項１１に記載のデジタルアナログ変換回路。
14. 第１のデジタル入力データをアナログ出力データに変換するデジタルアナログ変換回路における出力データの補正方法であって、
    前記アナログ出力データと前記第１のデジタル入力データに対応して設けられる期待値との誤差に基づき補正量を算出し、
    前記第１のデジタル入力データの下位ビット側に前記補正量に基づく値を有する補正用ビットを付加して第２のデジタルデータを生成し、
    前記第２のデジタル入力データを変換して前記アナログ出力データを得るデジタルアナログ変換回路における出力データの補正方法。
15. 前記第２のデジタル入力データは、前記第２のデータに含まれる前記第１のデジタル入力データに対応するデータのうち少なくとも下位１ビットの値が操作されることにより、前記第１のデジタル入力データに対する補正方向が決定される請求項１３に記載のデジタルアナログ変換回路における出力データの補正方法。
16. 前記第２のデジタル入力データは、前記第１のデジタル入力データの少なくとも上位１ビットの値が切り替わる点の前後の前記第２のデジタル入力データに対して前記補正量に基づく値を有する前記補正ビットが付加される請求項１４又は１５に記載のデジタルアナログ変換回路における出力データの補正方法。
17. 前記補正用ビットは、２ビット又は３ビットのデータである請求項１４乃至１６のいずれか１項に記載のデジタルアナログ変換回路における出力データの補正方法。
18. 前記デジタルアナログ変換回路は、循環式デジタルアナログ変換回路である請求項１４乃至１７のいずれか１項に記載のデジタルアナログ変換回路における出力データの補正方法。

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