KR20140015130A - 아날로그-디지털 가속 변환 방법 및 시스템 - Google Patents

아날로그-디지털 가속 변환 방법 및 시스템 Download PDF

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KR20140015130A
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브라니슬라프 페트로비치
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엔트로픽 커뮤니케이션즈, 인크.
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Abstract

아날로그-디지털 신호 변환과 연계된 가속 처리 기술이 개시된다. 가속 처리는 다양한 실시예에서 아날로그-디지털 컨버터와 함께 사용되는 샘플-앤드-홀드 및 트랙-앤드-홀드 회로용으로 제공된다. 단축된 샘플링 상태, 단축된 리셋 상태, 또는 두가지 모두가 다양한 실시예에서 이용된다. 지정된 허용 공차 내에서 신호의 정착을 기다릴 필요없이 처리를 가속시킴으로써, 서로 다른 타입의 에러가 발생될 수 있다. 이러한 에러는 캘리브레이션 중 결정되어, 차후 불러들이기 및 에러 보정을 위해 저장된다. 온라인 및 오프라인 캘리브레이션을 위한 기술이 개시되며, 이에 따라, 캘리브레이션이 정규 신호 변환 처리에 영향을 미칠 수도 있고 미치지 않을 수도 있다. 여기서 개시되는 기술은 아날로그-디지털 변환에 폭넓게 적용할 수 있고, 다양한 범주에서 더 빠른 처리를 도출한다.

Description

아날로그-디지털 가속 변환 방법 및 시스템 {METHOD AND SYSTEM FOR ACCELERATED ANALOG TO DIGITAL CONVERSION}
관련 출원의 상호 참조
본 출원은 2009년 8월 14일자 미국특허가출원 제61/234,188호에 기초하여 우선권을 주장하며, 2010년 6월 24일자 미국특허가출원 제12/822,977호에 기초하여 또한 우선권을 주장하며, 그 내용 전체는 본 발명에 포함된다.
분야
본 발명은 일반적으로 신호 처리 기술에 관한 것으로서, 특히, 에러 보정을 이용한 아날로그-디지털 변환에 관한 프로세스 가속에 관한 것이다.
ADC(아날로그-디지털 컨버터: Analog-to-Digital Converter)는 폭넓은 범위의 신호 처리 응용분야에 사용되며, 다양한 구현예에서 사용가능하다. 실용적인 ADC들이 순간적인 변환을 수행할 수 없기 때문에, 샘플-앤들-홀드(SH: Sample-and-hold) 회로라 알려진 소자를 종종 이용하여, 아날로그 입력 신호를 샘플링하고 지정 시간 주기동안 일정 값으로 신호를 홀딩하며, 그동안 ADC가 아날로그-디지털 변환을 신뢰가능하게 수행할 수 있다.
도 1은 알려진 SH 모듈을 나타내는 회로도다. 모듈(100)은 직렬로 저항기(120)(소스 임피던스를 나타내며, 일반적으로, 반응성 구성요소를 갖는 복합 임피던스일 수 있음), SH 회로(130), 및 ADC(140)를 갖는 전압 소스(110)를 포함한다. SH 회로(130)는 커패시터(134)를 포함한다. 커패시터(134)는 샘플링 커패시터 또는 홀드 커패시터라 불릴 수 있다.
스위치(132)는 3가지 상태 - (1) 스위치(132)가 신호 노드 A에 연결된 샘플링 상태와, (2) 스위치(132)가 열린 스위치 위치에 있는 홀딩 상태(도 1에 도시되지 않음)와, (3) 스위치(132)가 ADC(140)를 접지 노드(또는 명백한 접지 노드가 사용되지 않을 때 차동 신호 및 회로의 경우에 특히, 일부 참조 노드)에 연결하여 커패시터(134)를 방전시키고 따라서 SH 회로(130)를 새 샘플에 대해 SH 회로(130)를 준비시키는 리셋 상태 - 사이에서 SH 회로(130)를 스위칭한다.
커패시터(134)는 샘플링 상태(또는 획득 상태 또는 충전 상태라 불림)에서 노드 A에 제공되는 아날로그 입력 전압을 획득하여, 홀딩 상태 중 이 전압을 저장한다. SH 회로(130)는 SH 회로의 단순화된 표현으로서, 작동 원리를 손쉽게 설명하기 위한 것이다. 실제로, SH 회로(130)는 더 복잡할 수 있다. 예를 들어, 회로(130)는 별도의 샘플 및 홀드(또는 로드) 커패시터를 가질 수 있다. 종종, 이러한 회로가 샘플링 커패시터로부터 로드 커패시터로 전하를 전달하는데 사용되는 다른 커패시터를 가질 것이다. 이러한 전달은 종종 추가적인 스위치에 의해 달성된다. 홀딩 상태 중, 커패시터 상의 전압은 거의 일정한 값으로 정착된다(안정화된다). 이러한 안정한 전압 신호는 ADC(140)에 의해 처리될 수 있고, 후속(하류의) 시스템 요소에 의해 처리될 수 있다. ADC(140)는 통상적으로 신호를 2N개의 이산 값 중 하나로 양자화한다. N은 ADC(140)로부터 출력되는 비트의 수다. 따라서, N의 값은 비트 분해능을 결정한다. 양자화에 이어, 양자화된 레벨을 디지털 샘플(또는 디지털 코드 또는 워드)로 인코딩하게 된다. 종종, ADC는 내장 샘플(built-in sample) 및 홀드 기능을 갖는다. 따라서, SH(130) 및 ADC(140)의 조합은 샘플링 ADC로 불리며, 또는 단순히 ADC로 불린다.
도 2는 SH 회로(130)의 전형적인 작동을 나타내는 신호 트레이스다. 모듈(100)과 같은 종래 기술의 모듈은 일련의 주기동안 가변적인 아날로그 입력 전압 신호(205)를 샘플링 및 홀딩하는데 사용될 수 있다. 도 1에서 노드 A의 전압에 대응하는 입력 전압 신호(205)는 지정된 동적 범위에 걸쳐, 예를 들어, 제로 전압과 풀 스케일 전압 FS 사이에서, 변할 수 있다. "샘플링 주기"는 시간(210)에서 개시되고, 이 시간 순간에 대응하는 입력 신호(205)의 전압(240)을 획득하려는 목적을 가지며, 시간(235)에서 종료된다. 샘플링 주기는 샘플링 상태, 홀딩 상태, 및 리셋 상태를 포함한다. 샘플링 상태에서, SH 회로(130)는 충전된다. 샘플링 속도(즉, 커패시터(134)의 충전)는 입력 신호가 획득 중 현저하게 변하지 않도록 충분히 빨라야만하며, 그렇지 않을 경우 샘플링 에러가 발생할 것이다.
통상적으로, 입력 레벨 신호의 변화는 1LSB 미만으로 제한된다. 획득 완료시, 스위치(132)가 열리고 커패시터(134)는 홀딩 상태에서 전하를 홀딩한다. 홀딩 상태 중 SH 회로(130)(및 내부의 커패시터(134))와 관련된 전압 신호는 정착된다. 여기서 사용되는 바와 같이, "정착"(settle)은 지정된 전압 레벨 또는 관련 허용 공차 내에서 안정화를 의미한다. 지점(230)에서, 전압(220)은 정착된다(가령, ADC의 하나의 최소 유효 비트(LSB) 내로 안정하게 유지된다). 예를 들어, 210 = 1024개의 가능한 양자 값을 갖는 비트 10비트 ADC가 사용될 경우, 전압은 ADC의 작동 전압 범위의 2-10배 내에서(즉, 무한 시간이 주어졌을 때 입력 신호가 정착되는 값과 관련하여 +/-0.5*2-10*ADC의 작동 범위의 허용 공차 내로) 전압이 유지될 때 정착되었다고 간주될 것이다. 전압이 정착될 때, 디지털 변환 및 인코딩(즉, 하류 시스템 구성요소에 의한 처리)을 하는 것이 적절할 수 있다. 시간(235)에서, SH 회로(130)는 스위치(132)를 접지 위치로 설정함으로써 리셋된다. 커패시터(134) 상의 전압은 다음 샘플링 주기가 시작되기 전에 0으로 정착될 수 있다.
도 2에서, 샘플링 주파수 fs1에 대응하는 샘플링 주기 T1이 도시된다(즉, T1 = 1/fs1). 따라서, 입력 신호(205)가 주기적으로 (가령, 시간 T1을 사이에 둔 지점(270, 272)에서) 샘플링된다. 샘플링 상태 및 홀딩 상태의 조합(가령, 시간(210, 235) 사이)은 여기서 "어택"(attack)으로 불린다. 리셋 상태(시간(235, 250) 사이)는 "릴리스"(release)라 불린다. 이 프로세스는, 모듈(100)이 지점(272)에서 입력 전압을 결정(샘플링 및 홀딩)하려 시도할 때, 시간(250)에서 시작되는 다음 샘플링 주기에서 반복된다. 입력 전압은 지점(272)의 레벨과 대략 동일한 값(26)에 정착된다. 그 후 앞서 설명한 이전 주기에서와 동일한 방식으로 디지털 변환이 수행된다.
ADC 또는 다른 하류 시스템 요소에 대한 아날로그 신호를 전처리하는데 사용되는 다른 알려진 기법은 트랙-앤드-홀드(TH: Track and Hold)로 알려져 있다. SH 모듈(130)처럼, TH 모듈은 커패시터를 충전함으로써 신호를 샘플링한다. 그러나, TH 모듈은 단 2개의 상태 - (1) 샘플러가 신호에 연결되어 신호를 뒤따르거나 추적하는 트래킹 상태와, (2) 샘플러가 신호로부터 차단되어 디지털 변환에 이용할 수 있도록 전하를 저장할 때의 홀딩 상태 - 만을 갖는다. TH 모듈은 각각의 샘플링 주기 중 리셋 상태로 전환되지 않는다. 대신에, TH 모듈은 정착(홀딩) 샘플링된 전압 레벨로부터 직접 다른 샘플을 공격하는 모드로 전환한다.
SH 모듈 및 TH 모듈을 모두 이용할 때의 한가지 문제점은, 전압 정착에 요구되는 시간으로 인해, 모듈이 결정하여 디지털화하고자하는 전압 레벨을 정확하게 캡쳐하는 데 시간이 비교적 많이 걸린다는 것이다. 정착 시간은 샘플 주기의 길이를 지배하여, 샘플 주파수에 대한 임계치를 부여할 수 있다. 따라서, 샘플 주기를 단축시키고 샘플 주파수를 증가시킬 필요성이 있다.
일부 실시예에서, 아날로그-디지털 컨버터(ADC)가 캘리브레이션되며, 이는, 알려진 정확도를 갖는 아날로그 캘리브레이션 값을 샘플-앤드-홀드(SH) 회로에 제공하는 단계와, 상기 SH 회로의 출력이 지정된 허용 공차 내에서 정착되기 전에, 아날로그 캘리브레이션 신호 제공을 위해 상기 SH 회로를 이용하여 아날로그 캘리브레이션 값을 샘플링하는 단계와, ADC를 이용하여 상기 아날로그 캘리브레이션 신호를 디지털 변환 신호로 변환하는 단계와, 디지털 캘리브레이션 값과 디지털 변환 신호 간의 차이를 메모리의 표에 저장하는 단계로 이루어진다.
일부 실시예에서, 신호 처리 방법은, 샘플-앤드-홀드(SH) 회로의 입력에 아날로그 입력 신호를 제공하는 단계와, 아날로그 입력 신호에 기초하여 SH 회로를 충전시키는 단계와, SH 회로의 출력이 지정 허용 공차 내에서 정착되기 전에 기-정착된 시간에 SH 회로의 출력을 디지털 출력 신호로 변환하는 단계를 포함한다. 디지털 출력 신호에 대응하는 샘플링 에러가 불러들여지고, 불러들인 샘플링 에러를 보정하기 위해 디지털 출력 신호가 교정된다.
일부 실시예에서, 아날로그-디지털 컨버터(ADC)의 캘리브레이션은, 아날로그 캘리브레이션 값을 샘플-앤드-홀드(SH) 회로에 제공함으로써 구현된다. 그 후 SH 회로의 출력이 지정된 허용 공차 내에서 정착될 때까지 SH 회로가 충전된다. SH 회로가 방전된다. 방전 이후, 그리고, SH 회로의 출력이 지정된 허용 공차 내에서 정착되기 전에, ADC를 이용하여 SH 회로의 출력이 디지털 변환 신호로 변환된다. 마지막으로, 디지털 변환 신호가 디지털 신호 프로세서(DSP)의 메모리에 저장된다.
일부 실시예에서, 신호 처리 방법은, 샘플-앤드-홀드(SH) 회로의 입력에 아날로그 입력 신호를 제공하는 단계를 포함한다. SH 회로는 아날로그 입력 신호에 기초하여 충전된다. SH 회로의 출력은 디지털 출력 신호로 변환된다. 샘플링 상태의 종료시 SH 회로가 리셋된다. 리셋 이후, 그리고, SH 회로의 출력이 지정된 허용 공차 내에서 정착되기 전에, SH 회로가 충전된다. 리셋 이후 SH 회로의 충전과 연계하여 디지털 출력 신호에 대응하는 에러가 불러들여진다. 불러들인 에러를 보정하기 위해 디지털 출력 신호가 교정된다.
일부 실시예에서, 샘플-앤드-홀드(SH) 회로에 아날로그 캘리브레이션 값을 제공함으로써 ADC가 캘리브레이션된다. SH 회로의 출력이 지정된 허용 공차 내에서 정착될 때까지 SH 회로가 충전된다. SH 회로가 방전된다. 방전 후, 그리고 SH 회로의 출력이 지정된 허용 공차 내에서 정착되기 전에 SH 회로의 출력이 ADC를 이용하여 디지털 변환 신호로 변환된다. 마지막으로, 디지털 변환 신호가 디지털 신호 프로세서(DSP)의 메모리의 표에 저장된다.
일부 실시예에서, 신호 처리 방법은 샘플-앤드-홀드(SH) 회로의 입력에 아날로그 입력 신호를 제공하는 단계를 포함한다. SH 회로는 아날로그 입력 신호에 기초하여 충전된다. SH 회로의 출력이 디지털 출력 신호로 변환된다. SH 회로는 샘플링 상태의 종료시 리셋된다. 리셋 이후, 그리고, SH 회로의 출력이 지정된 허용 공차 내에서 정착되기 전에, SH 회로가 충전된다. 리셋 이후 SH 회로의 충전과 연계하여, 디지털 출력 신호에 대응하는 에러가 불러들여진다. 마지막으로, 불러들여진 에러를 보정하기 위해 디지털 출력 신호가 교정된다.
일부 실시예에서, 회로는 입력 노드와, 아날로그-디지털 컨버터(ADC)와, 디지털-아날로그 컨버터(DAC)와, 샘플-앤드-홀드(SH) 회로와, 디지털 신호 프로세서(DSP)를 포함한다. 입력 노드는 가변 아날로그 입력 전압을 갖는다. SH 회로는 ADC에 연결되는 커패시터와 스위치를 포함하며, 상기 스위치는 ADC 및 커패시터를 DAC, 입력 노드, 또는 접지 노드에 연결함으로써, 각각 캘리브레이션 상태, 샘플링 상태, 및 리셋 상태 사이에서 SH 회로를 스위칭한다. DSP는 상기 DAC 및 ADC에 연결되며, 제어 로직, 메모리, 및 교정 모듈을 포함한다. 제어 로직은 캘리브레이션 상태에서 DAC에 적어도 하나의 디지털 캘리브레이션 값을 제공한다. 메모리는 캘리브레이션 상태에서 ADC와 연계된 적어도 하나의 에러를 저장한다. 교정 모듈은 적어도 하나의 저장된 에러에 기초하여 ADC의 출력을 교정한다.
일부 실시예에서, 회로는 입력 노드와, 제 1 및 제 2 ADC와, 제 1 및 제 2 SH 회로와, DAC, 및 DSP를 포함한다. 입력 노드는 가변 아날로그 입력 전압을 갖는다. 제 1 샘플 SH 회로는 제 1 ADC에 연결되는 제 1 커패시터와 제 1 스위치를 포함하며, 상기 제 1 스위치는 제어 신호에 기초하여, 제 1 ADC 및 제 1 커패시터를 입력 노드, 또는 접지 노드에 연결함으로써, 각각 샘플링 상태, 및 리셋 상태 사이에서 제 1 SH 회로를 스위칭한다. 제 2 SH 회로는 제 2 ADC에 연결되고, 상기 제 2 ADC에 연결되는 제 2 커패시터와, 제어 신호에 의해 제어되는 제 2 스위치를 포함하며, 상기 제 2 스위치는 제 2 ADC 및 제 2 커패시터를 DAC, 또는 접지 노드에 연결함으로써, 각각 캘리브레이션 상태, 및 리셋 상태 사이에서 제 2 SH 회로를 스위칭한다. DSP는 상기 제 1 및 제 2 ADC와 DAC에 연결된다. 상기 DSP는 제어 로직, 메모리, 및 교정 모듈을 포함한다. 제어 로직은 DAC에 적어도 하나의 디지털 캘리브레이션 값을 제공한다. 메모리는 제 2 ADC와 연계된 적어도 하나의 에러를 저장한다. 교정 모듈은 적어도 하나의 저장된 에러에 기초하여 제 1 ADC의 출력을 교정한다.
일부 실시예에서, 회로는 입력 노드, ADC, 제 1 및 제 2 DAC, 트랙-앤드-홀드(TH) 회로, 및 DSP를 포함한다. 입력 노드는 가변 아날로그 입력 전압을 갖는다. TH 회로는 ADC에 연결되는 커패시터와 스위치를 포함하며, 상기 스위치는 ADC 및 커패시터를 제 1 및 제 2 DAC 중 하나, 또는 입력 노드에 연결함으로써, 각각 캘리브레이션 상태 및 샘플링 상태 사이에서 상기 TH 회로를 스위칭한다. DSP는 상기 제 1 및 제 2 DAC와 ADC에 연결된다. DSP는, 제어 로직, 메모리, 및 교정 모듈을 포함한다. 제어 로직은 캘리브레이션 상태에서 각각의 DAC에 적어도 하나의 디지털 캘리브레이션 값을 제공한다. 메모리는 캘리브레이션 상태에서 ADC와 연계된 적어도 하나의 에러를 저장한다. 교정 모듈은 적어도 하나의 저장된 에러에 기초하여 ADC의 출력을 교정한다.
일부 실시예에서, 회로는 입력 노드와, 제 1 및 제 2 아날로그-디지털 컨버터(ADC)와, 제 1 및 제 2 트랙-앤드-홀드(TH) 회로와, 제 1 및 제 2 DAC와, DSP를 포함한다. 입력 노드는 가변 아날로그 입력 전압을 갖는다. 제 1 TH 회로는 제 1 ADC에 연결되는 제 1 커패시터와 제 1 스위치를 포함하며, 상기 제 1 스위치는 제어 신호에 기초하여, 제 1 ADC 및 제 1 커패시터를 입력 노드에 연결함으로써, 샘플링 상태로 상기 제 1 TH 회로를 스위칭한다. 상기 제 2 TH 회로는 제 2 ADC에 연결되고, 제 2 ADC에 연결되는 제 2 커패시터와, 제어 신호에 의해 제어되는 제 2 스위치를 포함하며, 상기 제 2 스위치는 제 2 ADC 및 제 2 커패시터를 제 1 및 제 2 DAC 중 하나에 연결함으로써, 캘리브레이션 상태로 제 2 TH 회로를 스위칭한다. DSP는 제 1 및 제 2 ADC 및 상기 제 1 및 제 2 DAC에 연결된다. DSP는 제어 로직, 메모리, 및 교정 모듈을 포함한다. 제어 로직은 각각의 DAC에 적어도 하나의 디지털 캘리브레이션 값을 제공한다. 메모리는 제 2 ADC와 연계된 적어도 하나의 에러를 저장한다. 교정 모듈은 적어도 하나의 저장된 에러에 기초하여 제 1 ADC의 출력을 교정한다.
도 1은 공지된 샘플-앤드-홀드(SH) 회로를 나타내는 회로도다.
도 2는 공지된 SH 회로의 전형적인 작동을 보여주는 신호 트레이스다.
도 3은 온라인 샘플-앤드-홀드(SH) 구조의 예시적 실시예에 따른 회로도다.
도 4는 예시적인 실시예에 따른 신호 트레이스다.
도 5는 예시적인 실시예에 따른 캘리브레이션을 나타내는 전압-시간 그래프다.
도 6은 오프라인 샘플-앤드-홀드(SH) 구조의 예시적 실시예에 따른 회로도다.
도 7은 온라인 트랙-앤드-홀드(TH) 구조의 예시적 실시예에 따른 회로도다.
도 8은 오프라인 트랙-앤드-홀드(TH) 구조의 예시적 실시예에 따른 회로도다.
도 9는 고속 어택을 이용한 가속 처리를 지원하는 캘리브레이션에 대응하는 예시적 실시예에 따른 순서도다.
도 10은 고속 어택을 이용한 가속 처리에 대응하는 예시적 실시예에 따른 순서도다.
도 11은 종래의 어택 및 고속 릴리스를 이용하여 가속 처리를 지원하는 캘리브레이션에 대응하는 예시적 실시예에 따른 순서도다.
도 12는 종래의 어택 및 고속 릴리스를 이용한 가속 처리에 대응하는 예시적 실시예에 따른 순서도다.
예시적인 실시예들에 대한 본 설명은 전체 서면 설명의 일부분으로 간주되는 첨부 도면과 연계하여 파악되어야 한다.
도 3은 일 실시예에 따른 회로도다. 회로(300)는 저항기(320)와 직렬로 전압 소스(310)를 포함한다. 저항기는 일반적으로 반응부(reactive part)를 갖는 복소 임피던스일 수 있는 소스 임피던스를 나타내지만, 단순화를 위해, 본 회로 및 본 발명에서 제시되는 다른 회로에 존재할 수 있는 일반적인 복소 임피던스 대신에 저항기가 도시된다. 추가적으로, 회로(300)는 샘플-앤드-홀드(SH) 회로(330), 아날로그-디지털 컨버터(ADC)(340), 디지털-아날로그 컨버터(DAC)(350), 및 디지털 신호 프로세서(DSP)(360)를 포함한다. DSP(360)는 디지털 데이터를 저장하는 메모리(362) 및 프로세서(361)를 포함하는, 당 업자에게 잘 알려져 있는 DSP일 수 있다. SH 회로(330)는 샘플링 커패시터 또는 홀드 커패시터로 불릴 수 있는 커패시터(334)를 포함한다. 커패시터(334)는 샘플링 상태로 노드 B에서 제공되는 아날로그 입력 전압을 획득하여 이 전압을 홀딩 상태로 저장한다. 소정의 시간 이후, 커패시터(334) 상의 전압에 대응하는 전압 신호가, ADC(340)에 의해 처리될 수 있다. 스위치(332)는 3가지 상태를 통해 SH 회로(330)를 전환시킨다 - 샘플링 상태로부터, 스위치(332)가 신호 노드 B에 연결될 때 홀딩 상태로(스위치(332)가 열린 상태에 있을 때, 도 3에 도시되지 않음), 그리고 리셋 상태로 전환되며, ADC(340)는 접지 노드(또는 일반적으로 일부 기준 노드 - 특히, 차동 신호 및 회로의 경우에, 명백한 접지 노드가 사용되지 않을 때에 해당하며, 단순화를 위해 기준 노드 대신에 접지 노드, 그리고, 차동 연결 대신에 단일-단부 신호 표현이 본 발명 전반의 다른 회로에 사용될 수 있음)에 연결되며, 전하는 커패시터(334)로부터 제거되어 새 샘플에 대해 SH 회로(33)를 준비한다. 새로운 샘플링 사이클은 접지 노드 위치로부터 신호 노드 위치로의 전환과 함께 시작되며, 샘플링 프로세스가 반복된다.
일 실시예에서, SH 회로(330)는 도 1의 알려져 있는 SH 회로(130)에서 가용하지 않은 캘리브레이션 상태로 구성될 수 있다. 회로(300)의 구조는 ADC(340)를 포함하는, 실제 샘플링과 동일한 데이터 경로를 이용하여 이루어질 수 있기 때문에 "온라인" 구조로 불릴 수 있다(즉, 동일한 ADC(340)가 실제 샘플의 캘리브레이션 및 처리를 위해 사용된다). 캘리브레이션 상태에서, 스위치(332)는 저항기(352)를 통해 ADC(340)를 DAC(350)에 연결한다. 저항기(320, 352)와 관련된 임피던스가 일치하지 않으면, 계통적 스케일링 에러가 출력 전압에서 발생할 수 있고, 이러한 에러는 당 분야에 잘 알려진 바와 같이 스케일 팩터 보정에 의해 교정될 수 있다. 일부 실시예에서, 시간에 대한 에러 보정의 종속성(즉, 이전 상태로부터 잔류 전하를 제거하여 커패시터의 현재 전하에 대한 영향을 제거하기 위한 "히스토리" 문제)을 완화시키거나 제거하기 위해, 리셋 상태가 완전한 전압 방전을 도출할 때까지 DAC 출력이 ADC(340)에 제시되지 않는다. DAC(350)는 ADC(340)에 비해 비교적 높은 분해능을 갖는, 비교적 느린 소자일 수 있다. 예를 들어, ADC(340)는 10비트의 분해능을 가질 수 있고, DAC(350)는 16비트의 분해능을 가질 수 있으며 안정한(정착된) 출력을 제공하는데 ADC(340)에 비해 더 오랜 시간이 걸린다. 캘리브레이션 상태에서, DAC(350)는 도 4를 참조하여 아래에서 상세하게 설명되는 바와 같이, ADC(340)에 알려진 캘리브레이션 신호를 제공한다. DAC(350)의 출력은 풀-충전에 도달하기에 충분히 긴 시간동안 ADC(340)에 제시될 수 있다. ADC(340)로부터의 결과적인 출력은 차후 참조용으로 DSP(350)에 저장된다. 나중에, 동일한 출력이 ADC(340)에서 관찰되면, DSP(350)는 기저장된 정보를 불러들임으로써 출력을 보정할 수 있다. 이러한 저장, 불러오기, 및 보정에 관한 추가적인 세부사항은 도 4 및 도 5를 참조하여 아래에서 추가적으로 제공된다.
도 4는 일 실시예에 따른 신호 트레이스다. 도 4를 참조하면, 도 3의 노드 B에 대응하는 아날로그 입력 전압(405)이 지정된 동적 범위에 걸쳐(예를 들어, 0 전압과 풀 스케일 전압 FS 사이에서 변화한다. 샘플링 주기는 시간(410)에서 시작하고, 해당 시간 순간에 대응하는 입력 신호(405)의 전압(440)(즉, 지점(470)에서 아날로그 입력 신호(405)의 전압으로서, 샘플링된 값(470)으로 불릴 수 있음)을 획득하는 목적을 갖는다. SH 회로(330)는 샘플링 상태 중 충전되고, 획득된 전하는 홀딩 상태 중 저장된다. 일부 실시예에서, 홀딩 상태에서 SH 회로(330)에 의해 제공되는 전압은 예를 들어, 지점(430)에서 표시되는 바와 같이, 전압이 정착되기 전에 (하류 시스템 구성요소에 대해) 가용하고, 이러한 출력 전압은 기-정착된 SH 출력 전압으로 불릴 수 있다. 전압의 정착을 기다리기보다, 기-정착된 전압을 ADC(340)에 제공함으로써, 일부 실시예는 종래 기술에 비해 가속된 처리를 제공한다. 다시 말해서, 다양한 실시예는 종래 기술에 비해 짧은 시간에 아날로그 입력 전압의 샘플을 제공하여, 가속 프로세스로 인해 나타날 수 있었던 에러를 교정하면서, 예를 들어, 2가지 이상의 팩터에 의해, ADC의 속도를 실질적으로 증가시킨다.
기-정착된 전압이 캡처되는 정확한 시간은 다양한 실시예에서 변할 수 있으며, 전압 정착 이전의 임의의 시기가 처리 가속을 위해 사용될 수 있다. 일부 실시예에서, 기-정착된 전압은 트루 레벨(440)에 비해 전압(420)의 피크 오버슛(peak overshoot)에 대응하는 시간 상의 지점에서 캡처될 수 있다(하류 시스템 구성요소에 제공될 수 있다). 도 4의 지점(430) 이전에 발생되는 이러한 피크 오버슈트 지점을 이용하면, 전압의 시간에 대한 제 1 도함수가 이 지점에서 0이기 때문에, 클럭 또는 샘플링 애퍼처의 시간 지터 또는 위상 노이즈에 대한 감도가 감소할 수 있다. 샘플마다, 피크 오버슛이 각각의 샘플링 사이클 시작에 대해 시간 상 동일 위치 주위에서 발생할 수 있다. 피크 위치는 샘플마다 레벨 변화의 단계 또는 크기에 지배적으로 독립적일 수 있어서, 규칙적인 등거리 구간의 최적 샘플링이 가능해진다. 지점(430)에서의 전압은 하나의 최소 유효 비트(LSB: Least Significant Bit)의 분해능을 넘는 에러 εs[n]만큼 '트루' 전압(440)과 다를 수 있다. εs[n]은 n번째 주기에 대응하는 샘플링 에러로 불릴 수 있다. DSP(360)는 도 5를 참조하여 아래에서 추가적으로 설명되는 바와 같이 이러한 에러를 보정할 수 있다.
SH 회로(330)는 시간(435)에서 리셋 상태에 들어가, 다음 샘플링 상태를 준비하기 위해 전하가 커패시터(334)로부터 제거된다. 리셋 상태는 종래 기술에 따른 경우보다 일찍 종료될 수 있다. 예를 들어, 리셋 상태가 시간(450)에서 종료될 수 있다. 이 시간에, 전압(420)은 일부 실시예에서 0으로 아직 정착되지 않았을 수 있고, 대신에, n번째 주기에 대응하는 리셋 에러로 불릴 수 있는 0이 아닌 값 ε0[n]을 가질 수 있다. 시간(450)에서, SH 회로(330)는 다음 주기에서 샘플링 상태로 들어가 충전되며, 지점(472)에 대응하는 전압(475)을 제공하는 것을 목적으로 한다. 다시, 샘플링 상태 이후, 홀딩 상태는 조기에 컷-오프되어(종래 기술에 비해, 즉, 전압이 정착되기 전 - 이 시기에 디지털 코드로의 변환이 수행됨), 샘플링 에러 εs[n+1]을 도출한다. 선행 주기로부터의 리셋 에러 ε0[n]은, 샘플링 상태에 대한 0이 아닌 시작 지점이 바이어스(오프셋)를 제공하기 때문에, 이러한 샘플링 에러 εs[n+1]에 기여할 수 있다. 도 4는 설명의 명료성 및 편의를 위해 시간(410)에서 이러한 바이어스를 전혀 도시하지 않는다. 시간(480)에서, SH 회로(480)가 다시 리셋된다. 시간(490)에서, 새 주기가 시작되고, 이 시기에 전압 ε0[n+1]은 다른 리셋 에러다.
샘플링 및 리셋 상태는 도 4에 도시되는 바와 같이 T의 조합된 지속시간을 갖는 일련의 주기들을 구성할 수 있고, 이때, T는 도 2의 T1보다 짧다. 다시 말해서, ADC(340)의 샘플링 주파수 fs = 1/T는 알려져 있는 ADC(140)의 샘플링 주파수 fs1보다 크다.
다양한 실시예에서와 같이 가속 처리를 이용할 때, 트루 전압보다 높은 기-정착된 전압(샘플링 상태의 시작 시의 입력 신호의 전압, 또는, 이와 동등하게, 정착된 전압)을 이용하면, 예를 들어, 기-정착된 전압이 트루 전압에 비해 오버슈트에 대응할 경우, 클리핑(clipping)을 야기할 수 있다. 동적 범위를 감소시킬 수 있는 클리핑 효과를 완화시키기 위해, 일부 실시예에서 얻은 출력 전압 신호는, 오버슈트의 피크가 풀 스케일 전압 FS보다 작도록 스케일링(scaling)되거나 백-오프(back-off)될 수 있다. 어택 프로세스 중 유사한 오버슈트를 나타낼 수 있는 종래의 샘플링을 이용할 때 유사 신호 백오프가 요구될 수 있다.
도 5는 예시적인 실시예에 따른 캘리브레이션을 나타내는 전압-시간 글래프다. 아날로그 입력 전압 신호(510)가 예를 들어, 도 3의 노드 B에서, 제공된다. 도 5에서 점으로 표시되는 소정의 시간(들)에서, 입력 신호(510)는 SH 회로(330)에 의해 샘플링된다(그리고 홀딩된다). 이러한 신호 값(510-1, 510-2,...510-i)들은 주기적으로 나타나고, 시간 T에 의해 시간상 분리되며, 이러한 시간 구간은 도 4의 시간 구간 T에 대응할 수 있다. 일부 실시예에서, 샘플링 상태 및 리셋 상태가 샘플링 시간 사이에서, 예를 들어, 신호 값(510-1)과 신호 값(501-2) 사이에서 나타난다. 따라서, 스위치(332)는 샘플링 주기 T 중 ADC(340)를 노드 B에 연결하여 나중에 접지에 연결할 수 있다. 도 5는 x표로 표시되는 소정의 시간 슬롯이 캘리브레이션을 위해 예약되어 있음을 보여준다. 회로(300)는 캘리브레이션(530-1, 530-2,..., 530-j)(일반적으로 530)에 대해 캘리브레이션 상태에 있고, 이 시기에, ADC(340)는 저항기(352)를 통해 DAC(350)에 연결되고, 노드 B에서 입력 전압으로부터 분리된다.
DAC(350)는 캘리브레이션 중 DSP(360)에 의해 명시된 값들을 갖는 캘리브레이션 전압을 ADC(340)에 제공한다. DAC(350)가 고도로 정확하기 때문에, 그 출력은 ADC(340)가 처리할 수 있는 본질적으로 진실한 데이터(truth data)(즉, 본질적으로 에러없는 데이터)여서, 에러가 계통적으로 결정되고 분류될 수 있다. 일부 실시예에서, ADC(340)의 전체 동적 범위에 걸친 DAC 출력(520-1, 520-2,..., 520-j)(일반적으로, 520)이 ADC에 제공되어, 모든 가능한 입력에 대해 ADC를 캘리브레이션한다. "캘리브레이션 전압"(calibration voltage)이라는 용어는 DAC(350)의 입력 또는 출력을 의미하며, 입력은 디지털 표현, 출력은 아날로그 표현이며, 이 두 가지는 DAC(350)의 높은 정확도로 인해 거의 동일하다. 예를 들어, ADC(340)가 210 = 1024개의 양자 레벨을 갖는 10-비트 ADC일 경우, DAC(350)는 모두 1024개의 레벨에서 출력(520)을 제공할 수 있다. 도 5의 예에서, DAC 출력을 위해 선형(램프) 함수가 도시되지만, 다른 실시예에서, 정현파와 같은 다른 함수 또는 그외 다른 함수가 이용될 수 있다. 일부 실시예에서, DAC 출력(520)은, 파워 스펙트럼에서 의사 고조파 콘텐트(스퍼(spurs))를 감소시키기 위해, 주파수 호핑 또는 스프레드 스펙트럼 기술에서와 같은 의사-난수(pseudorandom) 방식으로 ADC(340)에 제시될 수 있다. 따라서, DAC(350)는 DSP(360)의 의사-난수 수치 발생기(PRNG)의 출력에 기초하여 지정된 아날로그 값을 제공하도록 지시받을 수 있다. 일부 실시예에서, 이러한 의사-난수 값은 DSP(360)에서 표에 기-저장되어 있을 수 있다.
일부 실시예에서, 회로(300)는 고정된 개수의 샘플마다, 예를 들어, 매 M개의 샘플마다, 캘리브레이션 상태에 들어가서, 캘리브레이션(530) 사이에서 일정 캘리브레이션 주기 Tc = T*M이 경과하게 된다. M은 DAC(350)(비교적 느린 장치일 수 있음)가 출력을 준비하기에 충분할만큼 클 수 있다. DAC 출력(520)이 도 5에서 램프(ramp)로 도시되지만, 실제 DAC는 스텝 함수를 매우 닮은 일련의 출력 값들을 제공하며, 소정의 시간이 각각의 스텝 값을 준비함과 관련된다. 다른 한편, M이 클수록, 캘리브레이션의 전체적 진행이 느려진다(즉, 동적 범위에 대해 모든 가능한 양자화 레벨을 이용하여 캘리브레이션을 행하는 데 시간이 더 오래 걸린다). M은 1000보다 클 수 있다(즉, 캘리브레이션 사이에 1000개 이상의 샘플이 나타날 수 있다). M에 대한 다른 고려사항은 캘리브레이션 안정성 및 정확도에 영향을 미칠 수 있는 시스템에서 나타나는 변화를 추적하기 위해, 캘리브레이션들이 업데이트되어야 하는 속도일 수 있다. M이 클수록, 캘리브레이션 루프의 추적 또는 루프 대역폭이 좁다(즉, 빠른 변화를 추적하기 위한 능력이 저하되고 그 역도 마찬가지다). 예를 들어, 10GHz의 샘플링 클럭과 M=10,000일 때, 캘리브레이션 업데이트 속도는 1MHz이고 캘리브레이션 루프는 1MHz보다 느린 변화를 추적할 수 있을 것이다.
캘리브레이션 주기는 다른 실시예에서 가변적일 수 있다(또는 임의화될 수 있다). 캘리브레이션 주기를 변화시킴으로써(임의화시킴으로써), 샘플링되는 신호의 스펙트럼에 대한 인터럽션을 방지할 수 있고, 이러한 인터럽션은 고조파에서의 바람직하지 않은 의사 파워 컴포넌트(스퍼)를 야기할 수 있는 것이다. 이러한 가변적인, 또는 임의화된 캘리브레이션은, 예를 들어, 적절한 제어 신호로 스위치(332)를 제어함으로써, 개시되는 다양한 실시예를 이용하여 당 업자에게 알려진 기술을 통해 구현될 수 있다.
(도 5에 도시되지 않는) 일부 실시예에서, 회로(300)는 샘플링 이전에 완전히 캘리브레이션될 수 있다(예를 들어, 제 1 샘플(510-1)은 마지막 캘리브레이션 값(520-j)이 ADC(340)에 제시된 후에만 나타난다). 다시 말해서, 동적 범위에 대한 모든 가능한 입력 값들은 샘플링 이전에(즉, ADC(340)가 샘플링될 입력 전압을 갖는 노드 B에 연결되기 전에) 캘리브레이션 상태에서 (ADC(340)를 저항기(352)를 통해 DAC(350)에 연결하는 스위치(332)를 통해) ADC(340)에 제시될 수 있다. 다른 실시예에서, 도 5에 도시되는 바와 같이, 캘리브레이션이 샘플들 사이에서 나타날 수 있다. 회로(300)는 소정 개수의 샘플 이후에 제시된 모든 캘리브레이션 값에 대응하는 정상-상태에 궁극적으로 도달할 수 있다. 일부 실시예에서, 캘리브레이션은 초기 캘리브레이션 달성 후 재귀적 원칙에 따라 나타난다.
다양한 실시예에서, 가속 처리는 전압의 정착을 기다리지 않는 단축된 샘플링 상태를 나타내는 "고속 어택"을 통해, 또는, 전압이 0으로 정착되기를 허용하지 않는 단축된 리셋 상태인 "고속 릴리스"를 통해, 또는 두가지 모두를 통해 제공된다. 여기서 사용되는 바와 같이, "종래의 어택"은 잘 알려진 기술에서와 같이 전압 정착을 기다리는 샘플링 상태를 나타내고, "종래의 릴리스"는 방전 중 전압이 0으로 정착되는 것을 허용하는 공지 기술에 따른 리셋 상태를 나타낸다.
고속 어택은 다음과 같이 "종래의 릴리스"와 연결될 수 있다. 회로(300)는 도 5의 범주에서 상술한 바와 같이 캘리브레이션되어, ADC(340)에 대한 입력으로 동적 범위 내 모든 가능한 값들을 제시할 수 있다. ADC(340)에 입력되는 진실한 데이터가 알려져 있기 때문에, ADC(340)의 출력이 진실한 데이터와 비교되어 샘플링 에러 εs가 제공된다. 예를 들어, DAC(350)의 출력이 100mV여서 ADC 비트 또는 스텝 분해능 공간으로부터 가능한 이산(양자화) 값들 중 하나를 ADC에 정확하게 제시하고, ADC의 출력이 105mV여서 다른 ADC의 이산 값 또는 스텝을 나타낼 경우, 샘플링 에러 εs는 5mV로 결정될 수 있다. 이러한 에러는 여러 개의 최소 유효 비트를 나타낼 수 있다. 샘플링 에러는 ADC 출력 값에 의해 인덱싱되는 표로 DSP(360)(가령, DSP 내부의 메모리(360))에 저장될 수 있다. 회로(300)가 캘리브레이션 모드에 있지 않을 때(즉, ADC(340)의 정상 작동 중에), ADC의 출력은 메모리(362)의 샘플링 에러 표로부터 대응 샘플 에러 항 εs[n]을 불러들임으로써, 그리고, 이를 기-정착된 전압(가령, 정착 이전에 지점(430)에 대응하는 전압)으로부터 뺌으로써, 보정될 수 있다. 수학적으로 표현할 때, ADC의 출력은 x[n] = xs[n] - εs[n]과 같이 보정될 수 있고, 이때, x[n]은 n번째 샘플링 주기에서 교정된 전압이고, xs[n]은 ADC(340)의 교정되지 않은 출력이며, εs[n]은 DSP(360)로부터 불러들여진 기-저장된 샘플링 에러다. 감산을 통한 이러한 보정은, 예를 들어, 프로세서(361) 및 메모리(362)를 이용하여 산술 연산을 수행하기 위해, 알려진 기술을 통해 DSP(360)에서 구현될 수 있다. 부호 표현이 역전될 수 있고(가령, 샘플링 에러가 -5mV로 간주될 수 있고), 이러한 경우에 에러 보정은 샘플링 에러 감산 대신에 가산을 포함할 수 있다.
일부 실시예에서, 고속 어택은 고속 릴리스와 연계되어 이용된다. 이러한 경우에, 0이 아닌 잔류 리셋 에러(가령, 리셋 상태 중 전압이 0으로 정착되는 것을 허용하지 않음으로써 야기되는 도 4의 ε0[n])는, 예를 들어, 기-정착된 전압(460)을 그렇지 않은 경우보다 높게 이동시킴으로써, 다음 샘플링 상태에서 에러를 야기하게 된다. 다시 말해서, 고속 어택 및 고속 릴리스를 이용할 때, 주어진 주기 중의 보정은, 해당 주기 중 샘플링 에러에 대한 보정뿐 아니라, 선행 주기 중 리셋 에러에 대한 보정까지도 포함한다. 수학적으로 표현할 때, 보정은 x[n+1] = xs[n+1] - ε0[n] - εs[n+1] 과 같이 진행되며, 이때, x[n+1]은 n+1번째 샘플링 주기에서의 교정된 전압이고, xs[n+1]은 ADC(340)의 교정되지 않은 출력이며, ε0[n] 및 εs[n+1]은 DSP(360)로부터 불러들여지는, 각각 n번째 및 n+1번째 샘플링 주기에 대응하는 기-저장된 리셋 및 샘플링 에러다. 도 4의 예를 들어 표현할 때, 가-정착된 전압(460)(즉, xs[n+1])과 관련된 에러의 보정은, 해당 샘플링 주기 중 고속 어택으로 인한 기여분(즉, εs[n+1])과, 바이어스 상태에서 해당 샘플링 상태를 개시함으로 인한 기여분(즉, ε0[n]: 선행 고속 릴리스 또는 리셋 사이클로부터의 잔류 에러)을 해당 전압으로부터 감산하는 과정을 포함한다. 다시 말해서, 주어진 샘플과 관련된 리셋 에러가 과거 샘플에 대한 의존도를 나타냄에 따라, 심벌간 간섭이 존재하고 일부 실시예에서 교정된다. 리셋 에러 ε0[n]의 연산이 아래에서 설명된다.
일부 실시예에서, 리셋 에러는, 알려진 값으로 충전함으로써, 예를 들어, ADC(340)를 저항기(352)를 통해 DAC(350)에 연결하고 전압을 정착시킴으로써, 그리고 그 후, 리셋함으로써(ADC(340)를 접지에 연결하여 알려진 값으로부터 방전시킴), 캘리브레이션 중 결정될 수 있다. 다시 말해서, 종래의 어택에 이은 고속 릴리스는 이러한 캘리브레이션을 제공하며, 이는 리셋 주기 종료시의 임의의 잔류 전압(0으로 설정하기 위한 적정 시간이 고속 릴리스를 통해 제공되지 않기 때문에 0이 아닐 수 있음)이 고속 릴리스에 기인할 수 있고 차후 불러들이기 위해 메모리(362)의 리셋 에러 표에 저장될 수 있기 때문이다. 동적 범위에 걸친 DAC 출력은 방전을 일으킬 다양한 시작점으로 제공될 수 있다. 예를 들어, 10-비트 ADC(340)를 이용할 때, 회로(300)는 1024가지의 알려진 전압 레벨 각각으로 완전하게 충전될 수 있고(즉, 종래의 어택), 그 후 리셋 에러 표에 레코딩된 1024개의 잔류 전압으로 방전될 수 있다.
일부 실시예에서, 종래의 어택은 고속 릴리스와 연계하여 이용된다. 다시 말해서, 샘플링된 전압은 도 2의 지점(230)에서처럼 샘플링 상태 중 정착되지만, 다음 리셋 상태는 가속된다(단축된다)(즉, 전압이 해당 리셋 상태의 종료시 0으로 정착되지 않는다). 이러한 경우에, 에러 보정은 리셋 에러 보정(가령, ε0[n] 항목)을 포함하지만 샘플링 에러 보정(즉, x[n+1] = xs[n+1] - ε0[n])은 포함하지 않는다.
도 5를 참조하면, 캘리브레이션이 나타날 때마다, 즉, 캘리브레이션 이벤트(530-1, 530-2,..., 503-j))에서, 샘플이 레코딩되지 않기 때문에 일부 실시예에서 데이터가 소실된다. 다시 말해서, 캘리브레이션 중 노드 B에서의 입력 전압으로부터 ADC(340)가 차단되는, 도 3에 도시되는 온라인 구조 때문에, 소정의 샘플 데이터가 가용하지 않다. 이러한 잃은 데이터를 처리하기 위해, 다양한 기술이 실시예에서 사용될 수 있다. 한가지 기법은 무언가를 하는 대신에 잃은 데이터를 무시하는 것이며, 이는 잃은 데이터의 효과가 무시할만한 수준일 때 실용적인 해법일 수 있다. 예를 들어, 10Gb/s의 샘플 속도에서, 매 10,000개의 샘플마다 캘리브레이션이 나타난다고 가정할 때, 잃은 샘플로 인한 에러는 10·log(10,000) = 신호 ㅍ파워로부터 80dB 미만의 파워를 가질 것이다(즉, 신호로부터 80dB 미만의 스펙트럼 스퍼를 야기할 수 있다). 특히, 규칙적인 구간에서, 잃은 데이터는 위 예에 도시되는 바와 같이, 샘플링된 출력 파워 스펙트럼에 부정적인 영향을 미칠 수 있다. 여러 응용 분야에서, 작은 에러 또는 스퍼는 수용할 수 있다. 필요할 경우, 이러한 에러나 스퍼를 감소시키거나 제거하기 위해, 인접 샘플들을 이용한 선형 또는 2차 이상의 보간과 같은 보간법에 의해, 또는, 당 업자에게 알려진 다른 보간 기술에 의해, 또는, 잃은 샘플에 바로 앞선 샘플을 반복함으로써, 근사된 또는 추정된 값을 채움으로써, 잃은 데이터를 다양한 실시예에서 처리할 수 있다.
도 6은 오프라인 샘플-앤드-홀드(SH) 구조의 예시적 실시예에 따른 회로도다. 회로(600)는 직렬로 전압 소스(610), 저항기(620), 주 SH 회로(630), 제 1 ADC(640), DSP(660)를 포함하며, DSP(660)는 프로세서(661), 메모리(662), 및 선택적인 사항으로서, 의사-난수 수치 발생기(PRNG)(663)를 갖는다. SH 회로(630)는 커패시터(634) 및 스위치(632)를 포함하며, 스위치(632)는 아날로그 입력 전압(주 SH 회로(630)를 샘플링 상태로 배치), 홀딩 상태(열린 위치), 또는 리셋 상태(접지 위치 - 도 6에 도시되지 않음)를 갖는 노드 C에 ADC(640)를 연결한다. 회로(600)는 제 1 ADC(640)와 실질적으로 유사한 또는 동일한 성질을 갖는 제 2 ADC(642), 보조 SH 회로(631), 저항기(652), 및 DAC(650)를 또한 포함한다. 주 SH 회로(630)와 실질적으로 유사한 또는 동일한 성질을 갖는 보조 SH 회로(631)는 커패시터(636) 및 스위치(633)를 포함하며, 스위치(633)는 보조 SH 회로(631)를 캘리브레이션 상태(샘플링 상태 및 홀딩 상태를 포함함) 또는 리셋 상태로 배치한다. 커패시터(634, 636)는 동일한 커패시턴스를 갖고, ADC(640, 642)는 동일하게 구성될 수 있다. 따라서, 2개의 ADC(640, 642)와, 주 및 보조 SH 회로(630, 631)를 병렬로 작동시킬 때, 회로(600)는 정규 샘플링에 대한 인터럽션없이 캘리브레이션을 수행할 수 있다(즉, 오프라인 캘리브레이션을 수행할 수 있다). 오프라인 구조에서, 일 회로(ADC(640))의 성질은 다른 회로(ADC(642))를 관찰함으로써 추정된다. 온라인 캘리브레이션의 범주에서 상술한 바와 같이 캘리브레이션에 관한 유사한 원칙들(즉, 고속 또는 저속 어택 및 릴리스의 다양한 조합)이 사용될 수 있고, 적절한 에러(샘플링 에러 및/또는 리셋 에러)가 결정되고, 저장되어, 불러들여지고, 보정될 수 있다. 그러나, 캘리브레이션이 샘플 손일없이 회로(600)를 이용하여 실시간으로 수행될 수 있다. DSP(660)는 보간이 필요치 않기 때문에 DSP(360)에 비해 단순화될 수 있고, 단일 참조 클럭을 이용할 수 있다(즉, 샘플링 및 캘리브레이션을 위해 별도의 클럭이 필요치 않다). 추가적으로, 주 신호의 스펙트럼이 차단되지 않기 때문에, 제시되는, 또는, 캘리브레이션 주기(캘리브레이션 간의 시간)의, DAC 출력의 시퀀스를 임의화시킬 필요가 없어서, PRNG가 필요치 않기 때문에 회로 복잡도가 감소하게 된다. 따라서, 유사한 선형 시퀀스(즉, 램프)가 손상없이 이용될 수 있다. 다른 한편, 회로(600)는 회로(300)에 비해 더 많은 회로를 이용한다.
샘플링 주기와 관련된 듀티 사이클(즉, 샘플링 및 리셋 상태의 상대적 지속시간)이 다양한 실시예에서 변할 수 있다. 일부 실시예에서, 듀티 사이클은 50%일 수 있다(즉, 샘플링 상태가 샘플링 주기 중 절반 위치에서 종료될 수 있다.
도 7은 온라인 트랙-앤드-홀드(TH) 구조의 예시적 실시예에 따른 회로도다. TH 회로는 샘플링 상태 중 SH 회로처럼 충전을 행하고, 홀딩 상태 중 전하를 저장하지만, 리셋하지는 않는다(즉, 전압이 0으로 또는 거의 0으로 방전되는 것이 불허된다). 회로(700)는 전압 소스(710)와 직렬로 저항기(720), TH 회로(730), 및 ADC(740)를 포함한다. TH 회로(730)는 커패시터(734) 및 스위치(732)를 포함하며, 스위치(732)는 샘플링될 아날로그 입력 전압을 갖는 노드 D에 ADC(740)를 연결함으로써 TH 회로(730)를 샘플링 상태로 배치하고, 이어서, ADC(740)를 DAC(750a, 750b) 중 하나에 대응 저항기(752a, 752b) 중 하나를 통해 연결함으로써, 캘리브레이션 상태 또는 홀딩 상태(스위치(732)가 열린 위치로 놓임 - 단순화를 위해 도 7에 도시되지 않음)로 배치한다.
샘플링에 이어 0 전압(또는 거의 0에 가까운 전압)으로의 리셋이 이어지는 샘플-앤드-홀드를 통해 획득되는 펄스형 전압 파형과는 달리, 트랜-앤드-홀드는, 전압이 서로 다른 값에서 차례로 "공격(attack)"받기 때문에, 스텝형 파형을 도출한다. 리셋 상태가 없기 때문에, 2개의 파라미터가 샘플링 상태들 사이의 전이(전이 이전 전압, 전이 이후 전압)를 규정한다. 고속 어택(가속 샘플링)이 일부 실시예에서 제공될 수 있으나, 고속 릴리스는 트랙-앤드-홀드를 이용하는 릴리스가 없기 때문에 옵션이 될 수 없다. 따라서, 샘플-앤드-홀드에서의 상술한 바와 같은 리셋 에러(즉, ε0[n])이 없으며, 일부 실시예에서 단 하나의 에러(즉, 2개의 변수(이전 전압 및 이후 전압)의 함수인 샘플링 에러)가 보정된다. 따라서, 캘리브레이션 중 다양한 이전 전압 및 이후 전압 쌍을 ADC(740)에 제공할 것을, DSP(760)가 DAC(750a, 750b)에 지시할 수 있다. 하나가 아닌 2개의 DAC가 제공되는 이유는, 전이 직후 다음("이후") 전압을 준비하기에 단일 DAC로는 충분한 시간을 갖지 못할 수 있기 때문이다. 스위치(732)는 모든 조합을 테스트하기 위해 DAC 중 하나에(충분한 시간이 주어졌을 때 그 출력이 완전히 준비됨), 또는 다른 하나에(그 출력이 또한 완전히 준비됨) ADC(740)를 선택적으로 연결할 수 있다. 예를 들어, 10-비트 ADC(740)을 이용하면, 예를 들어, 메모리(662)의 2차원 표에, 1024*1024 = 220개의 값을 저장할 수 있고, 이 표는 1024*1024의 크기를 갖는다. 정상 샘플링 중(즉, 캘리브레이션 아님), 이전 샘플링 주기 및 현재 샘플링 주기로부터 기-정착된 전압들을 이용하여, 2차원 샘플링 에러 표에서 샘플링 에러를 조사할 수 있고(불러들일 수 있고), 이러한 샘플링 에러는 현재 기-정착된 전압으로부터 감산된다.
도 8은 오프라인 트랙-앤드-홀드(TH) 구조의 예시적 실시예에 따른 회로도다. 회로(800)는 전압 소스(810)와 직렬로, 저항기(820), 주 TH 회로(830), 제 1 ADC(840), 및 DSP(860)를 포함하고, 상기 DSP(860)는 프로세서(861), 메모리(862), 및 선택적 사항으로서, PRNG(863)를 갖는다. TH 회로(830)는 알려져 있는 TH 회로에서처럼 커패시터(834) 및 스위치(832)를 포함한다. 회로(800)는 커패시터(836) 및 스위치(833)를 갖는 보조 TH 회로(831)와 제 2 ADC(842)를 또한 포함한다. 회로(800)는 도 8에 도시되는 바와 같이, 저항기(852a, 852b)와 DAC(850a, 850b)를 또한 포함한다. 보조 TH 회로(831)는 회로(600)에서처럼, 주 TH 회로(830)와 병렬로 작동하여, 상술한 회로(700)를 이용하는 경우처럼, DAC(850a, 850b)에 의해 제공되는 알려진 전압 쌍을 이용하여 실시간 캘리브레이션을 제공한다. 샘플링 전이 이전 및 이후에 기-정착된 전압에 의해 인덱싱되는 샘플링 에러들의 2차원 표가 DSP(860)에 제공되고, 캘리브레이션 중 채워져서, 에러 보정을 위한 정규 샘플링 중 액세스된다.
일반적으로, ADC와 관련된 정착 거동은 비선형이며, 일부 선형 콘텐트를 또한 가질 수 있다. 일부 실시예에서, 정착 거동은 해석학적으로 모델링되고 표현되며, 에러 교정은 에러의 연산 및 교정을 위한 수식의 도입을 수반한다. 본 실시예에서, 캘리브레이션에 의해서가 아니라, 샘플러의 거동에 따라 모델링되는 수식의 해를 구함으로써 에러가 연산된다. 연산은 온라인으로 실시간으로 수행될 수 있고, 또는, 기-연산되어 캘리브레이션와 유사한 표에 저장될 수 있다.
도 9는 고속 어택을 이용한 가속 처리를 지원하는 캘리브레이션에 대응하는 예시적 실시예에 따른 순서도다. 프로세스(900)가 시작된 후, 알려진 정확도를 갖는 아날로그 캘리브레이션 값이 샘플-앤드-홀드(SH) 회로에 제공된다(910). 아날로그 캘리브레이션 값이 SH 회로를 이용하여 샘플링되어(920), 지정된 허용공차 내에서 SH 회로의 출력이 정착되기 전에 아날로그 캘리브레이션 신호를 제공하게 된다. 아날로그 캘리브레이션 신호는 ADC를 이용하여 디지털 변환 신호로 변환된다(930). 디저털 변환 값과 디지털 변환 신호 간의 차이가 메모리에 저장된다(940).
도 10은 고속 어택을 이용한 가속 처리에 대응하는 예시적 실시예에 따른 순서도다. 프로세스(1000)가 시작된 후, 디지털화될 아날로그 입력 신호가 샘플-앤드-홀드(SH) 회로의 입력에 제공된다(1010). SH 회로가 아날로그 입력 신호에 기초하여 충전된다(1020). SH 회로의 출력은, SH 회로의 출력이 지정 허용공차 내에서 정착되기 전에, 기-정착된 시간에서 디지털 출력 신호로 변환된다(1030). 디지털 출력 신호에 대응하는 샘플링 에러를 불러들여서(1040), 디지털 출력 신호가 교정되어(1050), 불러들인 샘플링 에러를 보정한다. 일 실시예에서, 아날로그 입력 신호가 디지털 값으로 변환되는 순간에 해당하는 기-정착된 시간(샘플링 구간의 시작점으로부터 측정됨)은, 캘리브레이션 신호가 디지털 갑으로 변환되는 순간에 해당하는 기-정착된 시간(샘플링 구간의 시작점으로부터 측정됨)과 실질적으로 동일하다.
도 11은 종래의 어택 및 고속 릴리스를 이용한 가속 처리를 지원하는 캘리브레이션에 대응하는 예시적 실시예에 따른 순서도다. 프로세스(1100)가 개시된 후, 아날로그 캘리브레이션 값이 샘플-앤드-홀드(SH) 회로에 제공된다(1110). SH 회로는 지정된 허용 공차 내에서 SH 회로의 출력이 정착될 때까지 충전된다(1120). SH 회로가 방전된다(1130). SH 회로의 출력은, 방전 이후, 그리고, SH 회로의 출력이 지정된 허용 공차 내에서 정착되기 전에, ADC를 이용하여 디지털 변환 신호로 변환된다(1140). 디지털 변환 신호는 디지털 신호 프로세서(DSP)의 메모리에 저장된다(1150).
도 12는 종래의 어택 및 고속 릴리스를 이용한 가속 처리에 대응하는 예시적 실시예에 따른 순서도다. 프로세스(1200)가 시작된 후, 아날로그 입력 신호가 샘플-앤드-홀드(SH) 회로의 입력에 제공된다(1210). SH 회로는 아날로그 입력 신호에 기초하여 충전된다(1220). SH 회로의 출력은 디지털 출력 신호로 변환된다(1230). SH 회로는 샘플링 상태의 종료시 리셋된다(1240). SH 회로는 리셋 이후에, 그리고, SH 회로의 출력이 지정된 허용 공차 내에서 정착되기 전에, 충전된다(1250). 에러가 불러들여지고(1260), 에러는 디지털 출력 신호에 대응하며, 리셋 이후 SH 회로의 충전과 연관된다. 디지털 출력 신호는 불러들여진 에러를 보정하기 위해 교정된다(1270).
여기서 실시예들이 제시되고 설명되었으나, 실시예들은, 청구범위와 대등한 범위 내에서 다양한 변형예 및 구조적 변화가 이루어질 수 있기 때문에, 제시되는 세부사항만으로 제한되지 않는다.

Claims (20)

  1. 아날로그-디지털 컨버터(ADC)의 캘리브레이션 방법에 있어서,
    알려진 정확도를 갖는 제 1 아날로그 캘리브레이션 값을 샘플-앤드-홀드(SH) 회로에 제공하는 단계와,
    상기 SH 회로의 출력이 지정된 허용 공차 내에서 정착되기 전에, 아날로그 캘리브레이션 신호 제공을 위해 상기 SH 회로를 이용하여 상기 제 1 아날로그 캘리브레이션 값을 샘플링하는 단계와,
    ADC를 이용하여 상기 아날로그 캘리브레이션 신호를 제 1 디지털 변환 신호로 변환하는 단계와,
    제 1 디지털 캘리브레이션 값과 제 1 디지털 변환 신호 간의 차이를 메모리에 저장하는 단계
    를 포함하는 아날로그-디지털 컨버터(ADC)의 캘리브레이션 방법.
  2. 제 1 항에 있어서, 제 1 아날로그 캘리브레이션 값을 제공하는 단계는,
    캘리브레이션 시간에 기초하여 ADC의 동적 범위 내에서 제 1 디지털 캘리브레이션 값을 결정하는 단계와,
    제 1 디지털 캘리브레이션 값을 제 1 아날로그 캘리브레이션 값으로 변환하는 단계
    를 포함하는 아날로그-디지털 컨버터(ADC)의 캘리브레이션 방법.
  3. 제 1 항에 있어서, 아날로그 캘리브레이션 값을 샘플링하기 전에 SH 회로의 출력을 정착시키도록 SH 회로를 완전히 방전시키는 단계를 더 포함하는
    아날로그-디지털 컨버터(ADC)의 캘리브레이션 방법.
  4. 제 1 항에 있어서,
    ADC의 동적 범위 내에서 제 2 디지털 캘리브레이션 값을 결정하는 단계와,
    제 2 디지털 캘리브레이션 값을 제 2 아날로그 캘리브레이션 값으로 변환하는 단계와,
    SH 회로에 제 2 아날로그 캘리브레이션 값을 제공하는 단계와,
    SH 회로의 출력이 지정된 허용 공차 내에서 정착될 때까지 SH 회로를 충전시키는 단계와,
    SH 회로를 방전시키는 단계와,
    SH 회로의 출력이 지정된 허용 공차 내에서 정착되기 전에, ADC를 이용하여 SH 회로의 출력을 제 2 디지털 변환 신호로 변환하는 단계와,
    제 2 디지털 변환 신호를 메모리에 저장하는 단계
    를 더 포함하는 아날로그-디지털 컨버터(ADC)의 캘리브레이션 방법.
  5. 제 4 항에 있어서, 제 2 아날로그 캘리브레이션 값을 제공하는 단계는,
    ADC의 동적 범위 내에서 제 2 디지털 캘리브레이션 값을 결정하는 단계와,
    제 2 디지털 캘리브레이션 값을 제 2 아날로그 캘리브레이션 값으로 변환하는 단계
    를 더 포함하는 아날로그-디지털 컨버터(ADC)의 캘리브레이션 방법.
  6. 제 1 항에 있어서, 복수의 캘리브레이션 시간에 대해 반복하여, 각각의 캘리브레이션 시간마다 서로 다른 디지털 캘리브레이션 값이 발생되는
    아날로그-디지털 컨버터(ADC)의 캘리브레이션 방법.
  7. 제 4 항에 있어서, 캘리브레이션 시간은 가변적 지속시간을 갖는 시간 구간에 의해 분리되는
    아날로그-디지털 컨버터(ADC)의 캘리브레이션 방법.
  8. 제 7 항에 있어서, 캘리브레이션 시간은 임의적 지속 시간을 갖는 시간 구간에 의해 분리되는
    아날로그-디지털 컨버터(ADC)의 캘리브레이션 방법.
  9. 제 6 항에 있어서, 복수의 디지털 캘리브레이션 값들 가운데 서로 다른 디지털 캘리브레이션 값이 각각의 캘리브레이션 시간마다 임의적으로 발생되는
    아날로그-디지털 컨버터(ADC)의 캘리브레이션 방법.
  10. 신호 처리 방법에 있어서,
    샘플-앤드-홀드(SH) 회로의 입력에 아날로그 입력 신호를 제공하는 단계와,
    아날로그 입력 신호에 기초하여 SH 회로를 충전시키는 단계와,
    SH 회로의 출력이 지정 허용 공차 내에서 정착되기 전에 기-정착된 시간에 SH 회로의 출력을 디지털 출력 신호로 변환하는 단계와,
    디지털 출력 신호에 대응하는 샘플링 에러를 불러들이는 단계와,
    불러들인 샘플링 에러를 보정하기 위해 디지털 출력 신호를 교정하는 단계
    를 포함하는 신호 처리 방법.
  11. 제 10 항에 있어서, 디지털 출력 신호의 적어도 하나의 샘플링된 값에 기초하여 캘리브레이션 시간에 디지털 출력 신호의 값을 결정하는 단계를 더 포함하는
    신호 처리 방법.
  12. 제 11 항에 있어서, 캘리브레이션 시간에 디지털 출력 신호의 값을 결정하는 단계는, 디지털 출력 신호의 적어도 하나의 샘플링된 값에 기초하여 디지털 출력 신호를 보간하는 단계를 포함하는
    신호 처리 방법.
  13. 제 10 항에 있어서,
    샘플링 상태의 종료시 SH 회로를 리셋하는 단계와,
    리셋 이후, 그리고, SH 회로의 출력이 지정된 허용 공차 내에서 정착되기 전에, SH 회로를 충전하는 단계
    를 더 포함하는 신호 처리 방법.
  14. 제 13 항에 있어서,
    리셋 이후 SH 회로의 충전과 연계하여 디지털 출력 신호에 대응하는 리셋 에러를 불러들이는 단계와,
    불러들인 리셋 에러의 보정을 위해 디지털 출력 신호를 교정하는 단계
    를 더 포함하는 신호 처리 방법.
  15. 아날로그-디지털 컨버터(ADC)의 캘리브레이션 방법에 있어서,
    아날로그 캘리브레이션 값을 샘플-앤드-홀드(SH) 회로에 제공하는 단계와,
    SH 회로의 출력이 지정된 허용 공차 내에서 정착될 때까지 SH 회로를 충전하는 단계와,
    SH 회로를 방전시키는 단계와,
    방전 이후, 그리고, SH 회로의 출력이 지정된 허용 공차 내에서 정착되기 전에, ADC를 이용하여 SH 회로의 출력을 디지털 변환 신호로 변환하는 단계와,
    디지털 변환 신호를 디지털 신호 프로세서(DSP)의 메모리에 저장하는 단계
    를 포함하는 아날로그-디지털 컨버터(ADC)의 캘리브레이션 방법.
  16. 신호 처리 방법에 있어서,
    샘플-앤드-홀드(SH) 회로의 입력에 아날로그 입력 신호를 제공하는 단계와,
    아날로그 입력 신호에 기초하여 SH 회로를 충전시키는 단계와,
    SH 회로의 출력을 디지털 출력 신호로 변환하는 단계와,
    샘플링 상태의 종료시 SH 회로를 리셋하는 단계와,
    리셋 이후, 그리고, SH 회로의 출력이 지정된 허용 공차 내에서 정착되기 전에, SH 회로를 충전시키는 단계와,
    리셋 이후 SH 회로의 충전과 연계하여 디지털 출력 신호에 대응하는 에러를 불러들이는 단계와,
    불러들인 에러를 보정하기 위해 디지털 출력 신호를 교정하는 단계
    를 포함하는 신호 처리 방법.
  17. 회로에 있어서,
    가변 아날로그 입력 전압을 갖는 입력 노드와,
    아날로그-디지털 컨버터(ADC)와,
    디지털-아날로그 컨버터(DAC)와,
    ADC에 연결되는 커패시터와 스위치를 포함하는 샘플-앤드-홀드(SH) 회로로서, 상기 스위치는 ADC 및 커패시터를 DAC, 입력 노드, 열린 회로, 또는 접지 노드에 연결함으로써, 각각 캘리브레이션 상태, 샘플링 상태, 홀딩 상태, 및 리셋 상태 사이에서 SH 회로를 스위칭하는, 상기 SH 회로와,
    상기 DAC 및 ADC에 연결되는 디지털 신호 프로세서(DSP)를 포함하며, 상기 DSP는
    - 캘리브레이션 상태에서 DAC에 적어도 하나의 디지털 캘리브레이션 값을 제공하는 제어 로직과,
    - 캘리브레이션 상태에서 ADC와 연계된 적어도 하나의 에러를 저장하는 메모리와,
    - 적어도 하나의 저장된 에러에 기초하여 ADC의 출력을 교정하는 교정 모듈을 포함하는 회로.
  18. 회로에 있어서,
    가변 아날로그 입력 전압을 갖는 입력 노드와,
    제 1 아날로그-디지털 컨버터(ADC)와,
    제 1 ADC에 연결되는 제 1 커패시터와 제 1 스위치를 포함하는 제 1 샘플-앤드-홀드(SH) 회로로서, 상기 제 1 스위치는 제어 신호에 기초하여, 제 1 ADC 및 제 1 커패시터를 입력 노드, 열린 회로, 또는 접지 노드에 연결함으로써, 각각 샘플링 상태, 홀딩 상태, 및 리셋 상태 사이에서 제 1 SH 회로를 스위칭하는, 상기 제 1 SH 회로와,
    제 2 ADC와,
    디지털-아날로그 컨버터(DAC)와,
    제 2 ADC에 연결되는 제 2 SH 회로로서, 상기 제 2 SH 회로는 상기 제 2 ADC에 연결되는 제 2 커패시터와, 제어 신호에 의해 제어되는 제 2 스위치를 포함하며, 상기 제 2 스위치는 제 2 ADC 및 제 2 커패시터를 DAC, 열린 회로, 또는 접지 노드에 연결함으로써, 각각 캘리브레이션 상태, 홀딩 상태, 및 리셋 상태 사이에서 제 2 SH 회로를 스위칭하는, 상기 제 2 SH 회로와,
    상기 제 1 및 제 2 ADC와 DAC에 연결되는 디지털 신호 프로세서(DSP)를 포함하며, 상기 DSP는,
    - DAC에 적어도 하나의 디지털 캘리브레이션 값을 제공하는 제어 로직과,
    - 제 2 ADC와 연계된 적어도 하나의 에러를 저장하는 메모리와,
    - 적어도 하나의 저장된 에러에 기초하여 제 1 ADC의 출력을 교정하는 교정 모듈을 포함하는
    회로.
  19. 회로에 있어서,
    가변 아날로그 입력 전압을 갖는 입력 노드와,
    아날로그-디지털 컨버터(ADC)와,
    제 1 및 제 2 디지털-아날로그 컨버터(DAC)와,
    ADC에 연결되는 커패시터와 스위치를 포함하는 트랙-앤드-홀드(TH) 회로로서, 상기 스위치는 ADC 및 커패시터를 제 1 및 제 2 DAC 중 하나, 입력 노드, 또는 열린 회로에 연결함으로써, 각각 캘리브레이션 상태, 샘플링 상태, 및 홀딩 상태 사이에서 상기 TH 회로를 스위칭하는, 상기 TH 회로와,
    상기 제 1 및 제 2 DAC 및 ADC에 연결되는 디지털 신호 프로세서(DSP)를 포함하며, 상기 DSP는,
    - 캘리브레이션 상태에서 각각의 DAC에 적어도 하나의 디지털 캘리브레이션 값을 제공하는 제어 로직과,
    - 캘리브레이션 상태에서 ADC와 연계된 적어도 하나의 에러를 저장하는 메모리와,
    - 적어도 하나의 저장된 에러에 기초하여 ADC의 출력을 교정하는 교정 모듈을 포함하는
    회로.
  20. 회로에 있어서,
    가변 아날로그 입력 전압을 갖는 입력 노드와,
    제 1 아날로그-디지털 컨버터(ADC)와,
    제 1 ADC에 연결되는 제 1 커패시터와 제 1 스위치를 포함하는 제 1 트랙-앤드-홀드(TH) 회로로서, 상기 제 1 스위치는 제어 신호에 기초하여, 제 1 ADC 및 제 1 커패시터를 입력 노드, 또는 열린 회로에 연결함으로써, 각각 샘플링 상태, 또는 홀딩 상태로 상기 제 1 TH 회로를 스위칭하는, 상기 제 1 TH 회로와,
    제 2 ADC와,
    제 1 및 제 2 디지털-아날로그 컨버터(DAC)와,
    제 2 ADC에 연결되는 제 2 TH 회로로서, 상기 제 2 TH 회로는 제 2 ADC에 연결되는 제 2 커패시터와 제 2 스위치를 포함하며, 상기 제 2 스위치는 제 2 ADC 및 제 2 커패시터를 제 1 및 제 2 DAC 중 하나 또는 열린 회로에 연결함으로써, 각각 캘리브레이션 상태 또는 홀딩 상태로 제 2 TH 회로를 스위칭하는, 상기 제 2 TH 회로와,
    상기 제 1 및 제 2 ADC 및 상기 제 1 및 제 2 DAC에 연결되는 디지털 신호 프로세서(DSP)를 포함하며, 상기 DSP는,
    - 각각의 DAC에 적어도 하나의 디지털 캘리브레이션 값을 제공하는 제어 로직과,
    - 제 2 ADC와 연계된 적어도 하나의 에러를 저장하는 메모리와,
    - 적어도 하나의 저장된 에러에 기초하여 제 1 ADC의 출력을 교정하는 교정 모듈을 포함하는 회로.
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