JP2013502158A - 加速されたアナログ/デジタル変換のための方法およびシステム - Google Patents
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Abstract
Description
Claims (20)
- アナログ/デジタル変換器(ADC)を較正する方法であって、
既知の精度を有する第1のアナログ較正値をサンプルアンドホールド(SH)回路に提供することと、
前記SH回路によって、前記第1のアナログ較正値をサンプリングし、前記SH回路の出力が所定の公差内に落ち着く前に、アナログ較正信号を提供することと、
前記ADCによって、前記アナログ較正信号を第1のデジタル変換信号に変換することと、
前記第1のデジタル較正値と前記第1のデジタル変換信号との間の差異をメモリ内に記憶することと、
を含む、方法。 - 前記第1のアナログ較正値を提供することが、
較正時間に基づいて、前記ADCのダイナミックレンジ内の第1のデジタル較正値を判定することと、
前記第1のデジタル較正値を前記第1のアナログ較正値に変換することと、
を含む、請求項1に記載の方法。 - 前記SH回路を完全に放電させ、前記アナログ較正値をサンプリングするために、前記SH回路の前記出力を落ち着かせることができることをさらに含む、請求項1に記載の方法。
- 前記ADCのダイナミックレンジ内の第2のデジタル較正値を判定することと、
前記第2のデジタル較正値を第2のアナログ較正値に変換することと、
第2のアナログ較正値を前記SH回路に提供することと、
前記SH回路の前記出力が、前記所定の公差内に落ち着くまで、前記SH回路を充電することと、
前記SH回路を放電させることと、
前記ADCによって、前記SH回路の前記出力が前記所定の公差内に落ち着く前に、前記SH回路の前記出力を第2のデジタル変換信号に変換することと、
前記第2のデジタル変換信号を前記メモリ内に記憶することと、
をさらに含む、請求項1に記載の方法。 - 前記第2のアナログ較正値を提供することは、
前記ADCの前記ダイナミックレンジ内の第2のデジタル較正値を判定することと、
前記第2のデジタル較正値を前記第2のアナログ較正値に変換することと、
を含む、請求項4に記載の方法。 - 複数の較正時間の間、反復され、異なるデジタル較正値が、各較正時間において生成される、請求項1に記載の方法。
- 前記較正時間は、可変持続時間を有する間隔によって分離される、請求項4に記載の方法。
- 前記較正時間は、ランダム持続時間を有する間隔によって分離される、請求項7に記載の方法。
- 複数のデジタル較正値間の異なるデジタル較正値は、各較正時間において、ランダムに生成される、請求項6に記載の方法。
- 信号を処理するための方法であって、
アナログ入力信号をサンプルアンドホールド(SH)回路の入力へ提供することと、
前記アナログ入力信号に基づいて、前記SH回路を充電することと、
前記SH回路の出力が、所定の公差内に落ち着く前に、落ち着く前の時間において、前記SH回路の前記出力をデジタル出力信号に変換することと、
前記デジタル出力信号に対応するサンプリングエラーを読み出すことと、
前記デジタル出力信号を補正し、前記読み出されたサンプリングエラーを補償することと、
を含む、方法。 - 前記デジタル出力信号の少なくとも1つのサンプリングされた値に基づいて、較正時間において、前記デジタル出力信号の値を判定することをさらに含む、請求項10に記載の方法。
- 前記較正時間において、前記デジタル出力信号の値を判定することは、前記デジタル出力信号の少なくとも1つのサンプリングされた値に基づいて、前記デジタル出力信号を補間することを含む、請求項11に記載の方法。
- 前記サンプリング状態の終了時に、前記SH回路を初期化することと、
初期化後、前記SH回路の出力が前記所定の公差内に落ち着く前に、前記SH回路を充電することと、
をさらに含む、請求項10に記載の方法。 - 前記デジタル出力信号に対応し、初期化後に前記SH回路を前記充電することと関連付けられる、初期化エラーを読み出すことと、
前記デジタル出力信号を補正し、前記読み出された初期化エラーを補償することと、
をさらに含む、請求項13に記載の方法。 - アナログ/デジタル変換器(ADC)を較正する方法であって、
アナログ較正値をサンプルアンドホールド(SH)回路に提供することと、
前記SH回路の出力が所定の公差内に落ち着くまで、前記SH回路を充電することと、
前記SH回路を放電させることと、
放電後、前記SH回路の前記出力が前記所定の公差内に落ち着く前に、前記ADCによって、前記SH回路の前記出力をデジタル変換信号に変換することと、
前記デジタル変換信号をデジタル信号プロセッサ(DSP)のメモリに記憶することと、
を含む、方法。 - 信号を処理する方法であって、
アナログ入力信号をサンプルアンドホールド(SH)回路の入力へ提供することと、
前記アナログ入力信号に基づいて、前記SH回路を充電することと、
前記SH回路の出力をデジタル出力信号に変換することと、
前記サンプリング状態の終了時に、前記SH回路を初期化することと、
初期化後、前記SH回路の前記出力が前記所定の公差内に落ち着く前に、前記SH回路を充電することと、
前記デジタル出力信号に対応し、初期化後に前記SH回路を前記充電することと関連付けられるエラーを読み出すことと、
前記デジタル出力信号を補正し、前記読み出されたエラーを補償することと、
を含む、方法。 - 回路であって、
可変アナログ入力電圧を有する、入力ノードと、
アナログ/デジタル変換器(ADC)と、
デジタル/アナログ変換器(DAC)と、
サンプルアンドホールド(SH)回路であって、前記ADCに連結されたコンデンサと、前記ADCおよび前記コンデンサを、それぞれ、前記DAC、前記入力ノード、前記開回路、または接地ノードに連結することによって、較正状態、サンプリング状態、ホールディング状態、および初期化状態間で前記SH回路を切り替えるスイッチと、を備える、サンプルアンドホールド(SH)回路と、
前記DACおよび前記ADCに連結される、デジタル信号プロセッサ(DSP)であって、
少なくとも1つのデジタル較正値を前記較正状態における前記DACに提供する、制御論理と、
前記較正状態における前記ADCと関連付けられた少なくとも1つのエラーを記憶するメモリと、
前記少なくとも1つの記憶されたエラーに基づいて、前記ADCの出力を補正する、補正モジュールと、
を備える、DSPと、
を備える、回路。
- 回路であって、
可変アナログ入力電圧を有する入力ノードと、
第1のアナログ/デジタル変換器(ADC)と、
第1のサンプルアンドホールド(SH)回路であって、前記第1のADCに連結される第1のコンデンサと、制御信号に基づいて、前記第1のADCおよび前記第1のコンデンサを、それぞれ、前記入力ノード、前記開回路、または接地ノードに連結することによって、サンプリング状態、ホールディング状態、および初期化状態間で、前記第1のSH回路を切り替える、第1のスイッチと、を備える、第1のサンプルアンドホールド(SH)回路と、
第2のADCと、
デジタル/アナログ変換器(DAC)と、
前記第2のADCに連結される第2のSH回路であって、前記第2のADCに連結される第2のコンデンサと、前記制御信号によって制御され、前記第2のADCおよび前記第2のコンデンサを、それぞれ、前記DAC、前記開回路、または前記接地ノードを連結することによって、較正状態、ホールディング状態、および初期化状態間で前記第2のSH回路を切り替える第2のスイッチと、を備える、第2のSH回路と、
前記第1のADCおよび第2のADCならびに前記DACに連結されるデジタル信号プロセッサ(DSP)であって、
少なくとも1つのデジタル較正値を前記DACに提供する、制御論理と、
前記第2のADCと関連付けられた少なくとも1つのエラーを記憶するメモリと、
前記少なくとも1つの記憶されたエラーに基づいて、前記第1のADCの出力を補正する、補正モジュールと、
を備える、DSPと、
を備える、回路。 - 回路であって、
可変アナログ入力電圧を有する、入力ノードと、
アナログ/デジタル変換器(ADC)と、
第1のデジタル/アナログ変換器(DAC)および第2のデジタル/アナログ変換器(DAC)と、
トラックアンドホールド(TH)回路であって、前記ADCに連結されたコンデンサと、前記ADCおよび前記コンデンサを、それぞれ、前記DAC、前記入力ノード、または前記開回路のうちの1つに連結することによって、較正状態、サンプリング状態、およびホールディング状態間で前記TH回路を切り替えるスイッチと、を備えるトラックアンドホールド(TH)回路と、
前記DACおよび前記ADCに連結されるデジタル信号プロセッサ(DSP)であって、
少なくとも1つのデジタル較正値を前記較正状態における前記DACのそれぞれに提供する制御論理と、
前記較正状態における前記ADCと関連付けられた少なくとも1つのエラーを記憶するメモリと、
前記少なくとも1つの記憶されたエラーに基づいて、前記ADCの出力を補正する、補正モジュールと、
を備える、DSPと、
を備える、回路。 - 回路であって、
可変アナログ入力電圧を有する入力ノードと、
第1のアナログ/デジタル変換器(ADC)と、
第1のトラックアンドホールド(TH)回路であって、前記第1のADCに連結される第1のコンデンサと、制御信号に基づいて、前記第1のADCおよび前記第1のコンデンサを、それぞれ、前記入力ノードまたは前記開回路に連結することによって、前記第1のTH回路をサンプリング状態またはホールディング状態に切り替える、第1のスイッチと、を備える、第1のトラックアンドホールド(TH)回路と、
第2のADCと、
第1のデジタル/アナログ変換器(DAC)および第2のデジタル/アナログ変換器(DAC)と、
前記第2のADCに連結される第2のTH回路であって、前記第2のADCに連結される第2のコンデンサと、前記制御信号によって制御され、前記第2のADCおよび前記第2のコンデンサを、それぞれ、前記DACまたは前記開回路のうちの1つに連結することによって、較正状態またはホールディング状態に前記第2のSH回路を切り替える、第2のスイッチと、備える、第2のTH回路と、
前記ADCおよび前記DACに連結されるデジタル信号プロセッサ(DSP)であって、
少なくとも1つのデジタル較正値を前記DACのそれぞれに提供する制御論理と、
前記第2のADCと関連付けられた少なくとも1つのエラーを記憶するメモリと、
前記少なくとも1つの記憶されたエラーに基づいて、前記第1のADCの出力を補正する、補正モジュールと、
を備える、DSPと、
を備える、回路。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US23418809P | 2009-08-14 | 2009-08-14 | |
US61/234,188 | 2009-08-14 | ||
US12/822,977 US8223046B2 (en) | 2009-08-14 | 2010-06-24 | Method and system for accelerated analog to digital conversion |
US12/822,977 | 2010-06-24 | ||
PCT/US2010/044546 WO2011019580A1 (en) | 2009-08-14 | 2010-08-05 | Method and system for accelerated analog to digital conversion |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013502158A true JP2013502158A (ja) | 2013-01-17 |
Family
ID=43586402
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012524752A Ceased JP2013502158A (ja) | 2009-08-14 | 2010-08-05 | 加速されたアナログ/デジタル変換のための方法およびシステム |
Country Status (6)
Country | Link |
---|---|
US (1) | US8223046B2 (ja) |
EP (1) | EP2465202B1 (ja) |
JP (1) | JP2013502158A (ja) |
KR (1) | KR20140015130A (ja) |
CN (1) | CN102484478B (ja) |
WO (1) | WO2011019580A1 (ja) |
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- 2010-08-05 JP JP2012524752A patent/JP2013502158A/ja not_active Ceased
- 2010-08-05 WO PCT/US2010/044546 patent/WO2011019580A1/en active Application Filing
- 2010-08-05 CN CN201080035742.8A patent/CN102484478B/zh not_active Expired - Fee Related
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KR20140015130A (ko) | 2014-02-06 |
US8223046B2 (en) | 2012-07-17 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130724 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140325 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140401 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140701 |
|
A02 | Decision of refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150302 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150312 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
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