CN102484478A - 用于加速模数转换器的方法和系统 - Google Patents

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Abstract

公开了和数字信号转换相关的加速处理的技术。在各种实施例中，加速处理经提供用于模数转换器使用的采样保持电路和跟踪保持电路。在各种实施例中采用略采样状态、略复位状态或两者。通过加速处理以便避免需要等待信号稳定在预定公差内，并招致不同类型的误差。这些误差在校准期间被确定并经存储用于以后的检索和误差补偿。公开了在线和离线校准技术，其中校准可以或不可以影响正常的信号转换处理。本文公开的技术在模数转换方面具有广阔应用性并在多种环境下产生快速处理。

Description

用于加速模数转换器的方法和系统
相关申请的交叉引用
本申请要求于2009年8月14日提交的序列号为61/234,188的美国临时申请的优先权，以及本申请还要求于2010年6月24日提交的序列号为12/822,977的美国非临时申请的优先权，这些申请在此以引用的方式并入本文中。
技术领域
本说明一般地针对信号处理技术，以及具体而言针对和利用误差补偿的模数转换相关的加速处理。
背景技术
模数转换器(ADC)用于大范围的信号处理应用并可用于多种实施中。因为实际ADC不能执行瞬时转换，已知为采样保持(SH)电路的设备经常用于采样模拟输入信号并在特定时间段内将信号保持在稳定值，在该时间段期间ADC可以可靠地执行模数转换。
图1是示出已知SH模块的电路图。模块100包括和电阻120串联的电压源110(代表源阻抗，其一般可是具有电抗成分的复阻抗)，SH电路130以及ADC 140。SH电路130包括电容134。电容134可被称为采样电容或保持电容。
开关132在三种状态之间切换SH电路130：(1)当开关耦合到信号节点A时的采样状态；(2)当开关132处于打开开关位置(图1中未示出)时的保持状态；以及(3)当开关132将ADC 140耦合到地面节点(或一般地到某些参考节点，特别是在差分信号和电路的情况，当未使用确定的地面节点时)时以放电电容134并因此使得SH电路130准备下次采样。
电容134在采样状态(经常也称为获得状态或充电状态)获得或获取节点A提供的模拟输入电压并在保持状态期间存储该电压。SH电路130是SH电路的简化表示，以便更容易地描述操作原理。实际上，SH电路130可以更加复杂。例如，电路130可具有单独的采样和保持(或加载)电容。经常，这样的电路具有另一电容用于转换从采样电容到加载电容的电荷。该转换经常由另外的开关实现。在保持状态期间，电容上的电压稳定(稳固)到接近常值。该稳定电压信号可由ADC 140和随后(下游)系统元件处理。ADC 140常规地将信号数字转换为2N离散值之一。N是从ADC 140输出的位数量。N的值因此确定位分辨率。量化随后是将量化级编码为数字采样(或数字编码或字)。ADC经常地具有内置采样和保持功能。因此，SH 130和ADC 140的组合被称为采样ADC，或简称ADC。
图2是表示SH电路130的常规操作的信号跟踪。诸如模块100的现有技术模块可用于在连续时间段采样并保持变化的模拟输入电压信号205。对应于图1中节点A的电压的输入电压信号205可在特定动态范围(例如在零电压和满幅电压FS之间)上变化。“采样周期“开始于时间210，目的在于获取对应该时刻的输入信号205的电压240，并在时间235结束。采样周期包括采样状态、保持状态和复位状态。在采样状态，SH电路130充电。采样状态(即电容134的充电)必须足够快从而输入信号在获取期间没有显著变化，否则将发生采样误差。
常规地，输入信号电平的变化受限于小于1LSB。一旦完成获取，开关132打开以及电容134在保持状态保持电荷。在保持状态期间，和SH电路130(以及具体地，其中的电容134)相关的电压信号稳定。如本文所使用的，“稳定“意指稳定在预定电压电平或相关公差内。在点230，电压220稳定(例如，保持稳定在ADC的一个最低有效位(LSB)内)。例如，如果使用具有210＝1024个可能量化值的10-位ADC，当电压保持在2-10乘以ADC的操作电压范围内(即，考虑无限时间关于输入信号稳定的值在+/-0.5*2-10*ADC的操作范围的公差内)时则认为电压已稳定。当电压已稳定时，则适于数字转换和编码(即由下游系统组件处理)。在时间235，通过将开关132设置为地面位置而对SH电路130复位。在下个采样周期开始之前，电容134上的电压可稳定为零。
在图2中，表示对应于采样频率fs1的采样周期T1(即，T1＝1/fs1)。因此，输入信号205被周期采样(例如，时间上由T1间隔的点270和272)。采样状态和保持状态的组合(例如，时间210和235之间)在本文中被称为“进攻”。复位状态(时间235和250之间)被认为是“释放”。处理在下个采样周期重复，其开始于时间250，当模块100希望确定(采样和保持)在点272输入电压时。输入电压稳定在值260，该值260近似等于点272的电平。然后和上述之前周期相同的形式执行数字转换。
用于为ADC和其他下游系统组件预处理模拟信号的另一已知方法被称为跟踪保持(TH)。类似SH模块130，TH模块通过充电电容采样信号。然而，TH模块只有两种状态：(1)当采样器耦合到信号并“跟随”或跟踪信号时的跟踪状态；以及(2)当采样器与信号断开并存储电荷使其可用于数字转换时的保持状态。在每个采样周期期间TH模块并不切换到复位状态。而是，TH模块从稳定(持有)采样电压电平直接转换到进攻另一采样。
使用SH和TH模块产生的一个问题在于：由于电压稳定所需的时间，需要花费较长时间准确获取模块希望确定并数字化的电压电平。稳定时间可主宰采样周期的长度，对采样频率施加限制。因此，需要缩短采样周期并因此增加采样频率。
发明概述
在某些实施例中，通过如下步骤校准模拟转换器(ADC)：向采样保持(SH)电路提供具有已知准确性的模拟校准值；在所述SH电路的输出稳定在预定公差内之前使用所述SH电路采样所述模拟校准值以提供模拟校准信号；使用所述ADC将所述模拟校准信号转换为数字转换信号；以及在存储器的表格中存储所述数字校准值和所述数字转换信号之间的差分。
在某些实施例中，信号处理方法包括：向采样保持(SH)电路的输入提供模拟数字信号；根据所述模拟输入信号充电所述SH电路；以及在所述SH电路的所述输出稳定在预定公差内之前，在预稳定时间将所述SH电路的输出转换为数字输出信号。检索对应于所述数字输出信号的采样误差，以及纠正所述数字输出信号以补偿所述检索的采样误差。
在某些实施例中，通过向采样保持(SH)电路提供模拟校准值而校准ADC。然后对SH电路充电直到SH电路的输出稳定在预定公差内。所述SH电路被放电。在放电之后以及在所述SH电路的输出稳定在预定公差内之前，使用所述ADC将所述SH电路的输出转换为数字转换信号。最后，在数字信号处理器(DSP)的存储器中存储所述数字转换信号。
在某些实施例中，信号处理方法包括：向采样保持(SH)电路的输入提供模拟输入信号。根据所述模拟输入信号充电所述SH电路。将所述SH电路的输出转换为数字输出信号。在采样状态末端复位所述SH电路。在复位之后以及在所述SH电路的输出稳定在预定公差内之前，充电所述SH电路。检索对应于所述数字输出信号并和复位后充电所述SH电路相关的误差。最后，纠正所述数字输出信号以补偿所述检索的误差。
在某些实施例中，通过向采样保持(SH)电路提供模拟校准值而校准ADC。充电所述SH电路直到所述SH电路的输出稳定在预定公差内。放电所述SH电路。在放电之后并在所述SH电路的输出稳定在预定公差内之前，使用所述ADC将所述SH电路的输出转换为数字转换信号。最后，在数字信号处理器(DSP)的存储器中在表格中保存所述数字转换信号。
在某些实施例中，一种信号处理方法包括：向采样保持(SH)电路提供模拟输入信号。根据所述模拟输入信号对所述SH电路充电。所述SH电路的输出被转换为数字输出信号。在采样状态的末端复位所述SH电路。在复位之后以及在所述SH电路的输出稳定在预定公差内之前，充电所述SH电路。检索对应于所述数字输出信号并和复位后充电所述SH电路相关的误差。最后，纠正所述数字输出信号以补偿所述检索的误差。
在某些实施例中，电路包括输入节点、ADC、数模转换器(DAC)、采样保持(SH)电路和数字信号处理器(DSP)。输入节点具有可变模拟输入电压。所述SH电路包括耦合到所述ADC的电容和开关，所述开关通过将所述ADC和所述电容耦合到所述DAC、所述输入节点或地面节点而分别在校准状态、采样状态和复位状态之间切换所述SH电路。所述DSP耦合到所述DAC和所述ADC，并包括逻辑逻辑、存储器和纠正模块。控制逻辑向处于校准状态的所述DAC提供至少一个数字校准值。存储器存储和处于所述校准状态的所述ADC相关的至少一个误差。纠正模块根据所述至少一个存储误差纠正所述ADC的输出。
在某些实施例中，电路具有输入节点、第一和第二ADC、第一和第二SH电路、DAC以及DSP。所述输入节点具有可变模拟输入电压。所述第一采样SH电路包括耦合到所述第一ADC的第一电容和第一开关，所述第一开关根据控制信号通过将所述第一ADC和所述第一电容耦合到所述输入节点或地面节点而分别在采样状态和复位状态之间切换所述第一SH电路。所述第二SH电路耦合到所述第二ADC并包括耦合到第二ADC的第二电容和第二开关，所述第二开关受到所述控制信号的控制并通过将所述第二ADC和第二电容耦合到所述DAC或地面节点而分别在校准状态和复位状态之间切换所述第二SH电路。所述DSP耦合到所述第一和第二ADC和DAC。所述DSP包括控制逻辑、存储器和纠正某块。控制逻辑向所述DAC提供至少一个数字校准值。存储器存储和所述第二ADC相关的至少一个误差。纠正模块根据所述至少一个存储误差纠正所述第一ADC的输出。
在某些实施例中，电路包括输入节点、ADC、第一和第二DAC、跟踪保持(TH)电路以及DSP。输入节点具有可变模拟输入电压。TH电路包括耦合到ADC的电容以及开关，所述开关通过将所述ADC和所述电容耦合到所述DAC之一或所述输入节点而分别在校准状态和采样状态之间切换所述TH电路。所述DSP耦合到所述DAC和所述ADC。所述DSP包括控制逻辑、存储器和纠正模块。控制逻辑向处于校准状态的每个DAC提供至少一个数字校准值。存储器存储和处于所述校准状态的所述ADC相关的至少一个误差。纠正模块根据所述至少一个存储误差纠正所述ADC的输出。
在某些实施例中，电路包括输入节点，第一和第二ADC，第一和第二TH电路，第一和第二DAC和DSP。输入节点具有可变模拟输入电压。第一TH电路包括耦合到所述第一ADC的第一电容以及第一开关，所述第一开关根据控制信号通过将所述第一ADC和所述第一电容耦合到所述输入节点而将所述第一TH电路切换到采样状态。第二TH电路耦合到第二ADC并包括耦合到所述第二ADC的第二电容以及第二开关，所述第二开关受到所述控制信号的控制并通过将所述第二ADC和所述第二电容耦合到所述DAC之一而将所述第二SH电路切换到校准状态。DSP耦合到ADC和DAC。控制逻辑向每个DAC提供至少一个数字校准值。存储器存储和所述第二ADC相关的至少一个误差。纠正模块根据至少一个存储误差纠正所述第一ADC的输出。
附图简述
将参考附图描述一个或多个示例性实施例，其中。
图1是示出已知采样保持(SH)电路的电路图。
图2是表示已知SH电路的常规操作的信号跟踪。
图3是连线采样保持(SH)配置中根据示例性实施例的电路图。
图4是根据示例性实施例的信号跟踪。
图5是示出根据示例性实施例的校准的电压-时间虚线。
图6是在离线采样保持(SH)配置中根据示例性实施例的电路图。
图7是在连线跟踪保持(TH)配置中根据示例性实施例的电路图。
图8是在离线跟踪保持(TH)配置中根据示例性实施例的电路图。
图9是根据对应于支持加速处理的校准示例性实施例的流程图，该加速处理利用快速进攻。
图10是根据对应于加速处理的示例性实施例的流程图，该加速处理利用快速进攻。
图11是根据对应于支持加速处理的校准的示例性实施例的流程图，该加速处理利用常规进攻和快速释放。
图12是根据对应于加速处理的示例性实施例的流程图，该快速处理利用常规进攻和快速释放。
发明详述
示例性实施例的本说明用于结合相应附图阅读，该附图被认为是整个书面说明的一部分。
图3是根据一个实施例的电路图。电路300包括与电阻320串联的电压源310。电阻表示源阻抗，其通常是具有电抗部分的复阻抗，然而，为了简化，所示电阻代替通用复阻抗，其出现在本公开物中公开的本电路和其他电路中。此外，电路300包括采样保持(SH)电路330、模数转换器(ADC)340、数模转换器(DAC)350以及数字信号处理器(DSP)360。DSP 360可是本领域普通技术人员已知的DSP，包括处理器361和存储数字数据的存储器362。SH电路330包括电容334，其可被称为采样电容或保持电容。电容334在采样状态获取节点B提供的模拟输入电压并在保持状态存储该电压。在特定时间量之后，对应于电容334上电压的电压信号可由ADC 340处理。开关332通过三种状态切换SH电路330：从采样状态(当开关332耦合到信号节点B时)，至保持状态(当开关332处于开位置时，在图3中未示出)以及至复位状态，在复位状态中，ADC 340耦合到地面节点(或一般地至某些参考节点，特别在差分信号和电路的情况下，当不使用明确的地面节点时；为了简化，在本说明书的其他电路中可使用地面节点代替参考节点，以及单端信号表示代替差分连接)以及从电容334去除电荷以使SH电路330准备下次采样。新的采样周期开始于开关从地面节点位置至信号节点位置，以及采样处理重复。
在一个实施例中，SH电路330可被配置为图1中已知SH电路130不可用的校准状态。电路300的配置可被称为“在线”配置，因为校准发生使用和实际采样相同的数据路径(包括ADC 340)，即，相同的ADC 340用于校准并用于处理实际采样。在校准状态中，开关332经过电阻352将ADC 340耦合到DAC 350。如果和电阻320和352相关的阻抗不匹配，在输出电压会发生系统比例误差，该误差可由本领域普通技术人员已知的比例因子补偿进行纠正。在某些实施例中，DAC输出不向ADC 340提交直到复位状态已导致完全地电压放电，以便缓和或去除误差补偿对时间的依赖(即，“历史”问题，以从现有状态去除剩余电荷因此去除其对电容的电流电荷的影响)。DAC 350和ADC 340相比可以是相对较高分辨率和相对慢的设备。例如，ADC 340可以具有10位的分辨率，DAC 350可以具有16位分辨率并和ADC 340相比花费较长时间以提供稳固(稳定)输出。在校准状态，DAC 350如下文参照图4详细所述向ADC 340提供已知校准信号。DAC 350的输出可在足够长的时间提交到ADC 340以导致完全充电。来自ADC 340的所得输出可存储在DSP 350中用于进一步的参考。之后，如果在ADC 340观察到相同的输出，DSP 350可通过检索预存储信息而补偿输出。关于该存储、检索、和补偿的进一步细节在参考图4、5的下文进一步提供。
图4是根据一个实施例的信号跟踪。参考图4，对应于图3中节点B的模拟输入电压信号405在特定动态范围(例如，在零电压和满幅电压FS之间)上改变。采样周期开始于时间410，目的在于获取对应于该时刻的输入信号405的电压440(即，模拟输入信号405在点470的电压，其被称为采样值470)。SH电路330在采样状态充电以及在保持状态存储所获取的电荷。在某些实施例中，在电压稳定之前可获得(下游系统组件)处于保持状态的SH电路330提供的电压，例如，如点430所示；该输出电压可被称为预稳定SH输出电压。通过向ADC 340提供预稳定电压而不是等待电压稳定，某些实施例提供相对于现有技术的加速处理。换而言之，多个实施例提供在相对于现有技术减少的时间内模拟输入电压的采样，显著增加了ADC的速度(例如，两倍或更多倍)，并同时纠正由于加速处理可引起的误差。
获取预稳定电压的精确时间在多个实施例中有所不同；电压稳定之前的任何时间可被使用以便加速处理。在某些实施例中，可在相对于真实电平440的峰值过冲电压420的时间的点获取预稳定电压(提供给下游系统元件)。使用该峰值过冲的点(其在图4中点430之前发生)可减少对相位噪音或时钟的时间抖动或采样孔的灵敏度，这是因为在该点的关于电压的时间的一阶导数是零。在采样之间，峰值过冲可在关于每次采样周期开始的时间围绕相同位置发生。峰值位置可很大程度上独立于在采样之间电平变化的幅度或步骤，因此使得在定时、等距间隔的峰值的最佳采样。点430的电压和“真实”电压440相差误差εs[n]，该误差εs[n]超出分辨率的最低有效位(LSB)。εs[n]可被称为对应于第n个周期的采样误差。如下文参考图5所述DSP 360可补偿该误差。
SH电路330在时间435进入复位状态，在该状态期间从电容334去除电荷以准备下个采样状态。复位状态可比起根据现有技术结束地更早。例如，复位状态可在时间450结束。在该时间，在某些实施例中电压420还没有稳定为零而是具有非零值ε0[n](可被称为对应于该第n个周期的复位误差)。在时间450，SH电路330进入下个周期的采样状态并充电，目的在于提供对应点472的电压475。再次，在采样状态之后，过早地切断保持状态(相对于现有技术，即在电压稳定之前，在该时间执行到数字编码的转换)，导致采样误差εs[n+1]。来自之前周期的复位误差ε0[n]可促成该采样误差εs[n+1]，因为采样状态的非零开始点提供偏差(偏移)。为了方便和清楚描述，图4未示出在时间410的该偏差。在时间480，SH电路480再次复位。在时间490，新的周期开始，在该时间的电压ε0[n+1]是另一个复位误差。
采样和复位状态可组成连续周期，具有图4所示的合并延长时间T，其中T小于图2的T1。换而言之，ADC 340的采样频率fs＝1/T大于已知ADC 140的采样频率fs1。
在各个实施例中具有加速处理，使用超出真实电压(在采样状态开始的输入信号的电压或等同地稳定电压)的预稳定电压可产生截短(clipping)，例如，如果预稳定电压对应于相对真实电压的过冲。为了缓和截短的影响(其可减少动态范围)，在某些实施例中获取的输出电压信号可被调整或后退以便过冲的峰值小于满幅电压FS。使用常规采样可获取类似的信号后退，可在进攻处理中表现类似的过冲。
图5是示出根据示例性实施例的校准的电压时间曲线。例如，提供图3的节点B的模拟输入电压信号510。在图5中由点(断点)标出的特定时间，输入信号510被SH电路330采样(以及保持)。这些信号值510-1、510-2…510-i周期发生并由间隔T的时间分割，其对应于图4的间隔T。在某些实施例中，采样状态和复位状态在采样时间之间发生，例如，在信号值510-1和510-2之间。因此，在采样周期T内，开关332可将ADC 340耦合到节点B并稍后耦合到地面。图5表示特定时间曲线，由十字形指定，经保留用于校准。电路300处于校准状态用于校准530-1，530-2…530-j(统称为530)；在这些时间，ADC 340经过电阻352耦合到DAC 350并从节点B的输入电压去耦合。
在校准期间，DAC 350向ADC 340提供校准电压(具有由DSP 360指定的值)。因为DAC 350非常准确，其输出是ADC 340可处理的实质上“真实”数据(即，本质上无误差)，因此系统地确定并分类误差。在某些实施例中，跨越ADC 340的整个动态范围的DAC输出520-1、520-2…520-j(统称520)经提供给ADC以在所有可能输入上校准ADC。术语“校准电压”可指DAC 350的输入或输出，需要理解输入是数字表示以及输出是模拟表示，以及由于DAC 350的高速准确性这两者是仅仅等同的。例如，如果ADC 340是具有210＝1024量化等级的10-位ADC，则DAC 350可提供在所有1024等级的输出520。在图5的示例中，为DAC输出为线性(斜坡)函数；然而，在其他实施例中，也可使用诸如正弦的其他函数或任何其他函数。在某些实施例中，可以以如在调频或扩频技术中的伪随机方式(以便减少功率谱中的杂散谐波分量(杂波))向ADC 340提交DAC输出520。因此，可根据DSP 360的伪随机编码产生器(PRNG)363指导DAC350提供特定模拟值。在某些实施例中，这些伪随机值可预存储在DSP 360中的表格中。
在某些实施例中，电路300每固定数量的采样(例如每M个采样)则进入校准状态，以便在校准530之间具有不变的校准周期Tc＝T*M。可根据如下考虑选择M。M可足够大以使得DAC 350(其可以是相对慢的设备)准备其输出。虽然DAC输出520在图5中所示是斜坡，需要理解实际提供更类似阶跃函数的连续输出值，具有和准备每个步进值相关的特定时间量。另一方面，M越大，校准整体处理越慢，即在动态范围上校准所有可能量化等级花更长时间。M可以大于1,000，即在校准之间超过1,000的采样可发生。M的另一考虑可以是校准值需要被更新的速度或速率，以便跟踪可影响校准稳定性和准确性的系统中发生的变化。M越大，校准循环的跟踪或循环带宽越窄，即，跟踪较快变化的能力减少，并反之亦然。例如，使用10GHz和M＝10,000的采样时钟，校准更新率是1MHZ以及校准循环可以跟踪慢于1MHZ的变化。
在其他实施例中校准周期可以是可变的(或随机的)。改变(例如，随机化)校准周期可避免中断采样信号的波谱，该中断可导致不希望的谐波的杂散功率成分(杂波)。可以由本领域普通技术人员利用各种公开实施例(例如，通过使用合适控制信号控制开关332)实施该可变或随机化的校准。
在某些实施例中(图5中未示出)，电路300可在任何采样之前被完全校准，例如只有当最后校准值520-j已被提交给ADC 340之后第一采样510-1才可发生。换而言之，在任何采样之前(即，在ADC 340被耦合到具有要被采样的输入电压的节点B之前)，动态范围上的所有可能输入值都可提交到处于校准状态的ADC 340(开关332经过电阻352将ADC 340耦合到DAC 350)。在其他实施例中，如图5所示，校准在采样之间发生。电路300在多次采样之后可最终达到稳定状态，对应于已提交的所有校准值。在某些实施例中，在已实现最初校准之后，校准在周期基础上发生。
在多个实施例中，经过“快速进攻”(本文中称为不等待电压稳定的略采样状态)、“快速释放”(本文中称为其中不允许电压稳定为零的略复位状态)或两者提供加速处理。如本文所用，“常规进攻”指在已知技术中等待电压稳定的采样状态，以及“常规释放”指根据已知技术其中允许电压在放电期间稳定为零的复位状态。
快速进攻可如下与“常规释放”结合。电路300可经校准(例如，如上文图5的上文中所述)以提交动态范围上所有可能值作为ADC 340的输入。因为进入ADC 340的“真实”数据是已知的，ADC 340的输出可与真实数据相比较以提供采样误差εs。例如，如果DAC 350的输出是100mV，正确地从ADC位或步进分辨率空间向ADC提交可能离散(量化)值之一，以及ADC 340的输出是105mV，再提交另一ADC的离散值或阶跃，则采样误差εs可被确定为5mV。该误差可表示多个LSB。在DSP 360中(例如在其中的存储器360中)该采样误差可被存储在由ADC输出值索引的表格中。当电路300不是处于校准模式时(即在ADC 340的正常操作期间)，通过从存储器362的采样误差表格检索对应的采样误差项εs[n]并从预稳定电压(例如，对应于稳定之前点430的电压)减去该值而对ADC的输出进行补偿。数学化地表示，ADC输出可以如下补偿：x[n]＝xs[n]-εs[n]，其中x[n]是在第n个采样周期的纠正电压，xs[n]是ADC 340的未纠正输出，以及εs[n]是从DSP 360检索的预存储采样误差。经过减法的该补偿可在DSP 360借助已知技术实施，例如，利用处理器361和存储器362执行算术运算。本领域普通技术人员应该理解：符号习惯可以反向，例如，采样误差可被认为是-5mV，其中误差补偿可涉及假发而不是减去采样误差。
在某些实施例中，快速进攻可结合快速释放使用。在该情况中，剩余非零复位误差(例如，由不允许电压在复位状态稳定为零引起的图4中的ε0[n])导致下个采样状态的误差，例如通过和否则相比更高地偏移预稳定电压460。换而言之，使用快速进攻和快速释放，在给定周期的补偿包括补偿该周期的采样误差以及补偿之前周期的复位误差。数学地表示，补偿如下进行：x[n+1]＝xs[n+1]-ε0[n]-εs[n+1]，其中x[n+1]是在第(n+1)个采样周期的纠正电压，xs[n+1]是ADC 340的未纠正输出，以及ε0[n]和εs[n+1]分别是对应第n个和第(n+1)采样周期的并从DSAP 360检索的预存储复位和采样误差。根据图4的示例表示，补偿和预稳定电压460(即，xs[n+1])相关的误差包括从该电压减去采样状态期间由于快速进攻的贡献(即εs[n+1])以及开始于具有偏压的采样状态的贡献(即，ε0[n]，来自之前快速释放或复位循环的剩余误差)。换而言之，在某些实施例中，当给定采样相关的复位误差表现对过去采样的依赖时，符号间干扰被提交并纠正。如下描述复位误差ε0[n]的计算。
在某些实施例中，可通过充电到已知值(例如通过经过电阻352将ADC 340耦合到DAC 350)并允许电压稳定以及然后复位(将ADC 340耦合到地面以从已知值放电)而在校准期间确定复位误差。换而言之，快速释放之后常规进攻提供该校准，因为复位周期末的剩余电压(由于稳定为零的足够时间并不能借助快速释放提供，因此该电压非零)可有助于快速释放并存储在存储器362的复位误差表格中用于以后检索。跨越动态范围的DAC输出可经提供为从其放电的开始点。例如，使用10-位ADC 340，电路300可完全充电(例如常规进攻)到1024个不同已知电压等级的每个，在复位误差表格中记录1024剩余电压。
在某些实施例中，常规进攻和快速释放结合使用。换而言之，采样电压被允许在采样状态(如图2中的点230)期间稳定，但下个复位状态并加速(简短)，即，电压在复位状态末端不稳定为零。在该情况下，误差补偿包括补偿复位误差(例如，ε0[n]项)，而不补偿采样误差，即x[n+1]＝xs[n+1]-ε0[n]。
参见图5，每次校准发生时，即在校准事件530-1，530-2，…，530-j，数据在某些实施例中丢失，因为并没有记录采样。换而言之，由于图3所示的在线配置，其中ADC 340在校准期间从输入电压节点B断开，某些采样数据是不可用的。为了解决该丢失数据，在实施例中使用各种技术。一种方法是什么也不做而忽略该丢失数据，如果丢失数据的影响是可以忽略的则该方法是可行的。例如，当采样率是10Gb/s，假设每10,000采样校准发生，由于丢失采样的误差可以具有信号功率以下的10·log(10,000)＝80dB的功率，即，其可引起信号下的波谱杂波80dB。丢失数据(特别是在规则间隔)可消极影响采样输出功率波谱，如在以上示例中所示，在许多应用中，微小误差或杂波是可被接受的。如果需要，为了消除或去除该误差或杂波，在多个实施例中通过填充近似或估计值(例如，通过重复重复紧邻丢失样本之前的样本或通过例如线性插入或利用相邻样本高阶插入或本领域普通技术人员已知的任何其他技术)解决该丢失数据。
图6是在离线采样保持(SH)配置中根据示例性实施例的电路图。电路600包括和电阻620串联的电压源610、主SH电路630、第一ADC 640以及DSP 660(具有处理器661、存储器662、和可选地伪随机编码产生器(PRNG)663)。SH电路630包括电容634和开关632，该开关632将ADC640耦合到具有模拟输入电压的节点C(将主SH电路630置于采样状态)、保持状态(开路位置)或复位状态(地面位置，未在图6中示出)。电路600也具有和第一ADC 640实质上类似或等同属性的第二ADC 642、辅助SH电路631、电阻652以及DAC 650。辅助SH电路631(其具有和主SH电路630实质上类似或等同属性)包括电容636和开关633，该开关633将辅助SH电路631置于校准状态(包括采样状态和保持状态)或复位状态。电容634和636可具有相等容量，以及ADC 640和642可等同地配置。因此，使用并行运行的两个ADC 640、642以及主和辅助SH电路630、631，电路600可执行校准而不中断正常采样，即可执行离线校准。在离线配置中，通过观察一个电路(ADC 642)估计另一个电路(ADC 640)的属性。如在以上在线校准的上下文中所述的，应用关于校准的类似原理，即，可使用快速或慢速进攻或释放的各种组合，以及可以确定、存储、检索并补偿合适误差(采样误差和/或复位误差)。然而，可以使用电路600实时执行校准而不丢失任何样本。DSP 660可相对于DSP 360进行简化，当插入不是必须时，并可使用单个参考时钟(即，非用于采样和校准的单个时钟)。另外，由于主信号的波谱不被中断，不需要随机化提交的DAC输出或校准周期(校准之间的时间)的序列，因此由于不需要PRNG而减少电路复杂性。因此，无损害地利用简单的线性序列(即，斜波)。另一方面，电路600利用比电路300更多的电路。
和采样周期相关的占空因数(即，采样和复位状态的相对延长期)在多个实施例中可有所不同。在某些实施例中，占空因数可以是50％，即，采样状态可在采样周期中的中途结束。
图7是在在线跟踪保持(TH)配置中根据示例性实施例的电路图。TH在采样状态期间如同SH电路地充电并在保持状态期间存储电荷，但并不复位，即，不允许电压放电为零或接近零。电路700具有和电阻720串联的电压源710、TH电路730以及ADC 740。TH电路730包括电容734和开关732，该开关732通过将ADC 740耦合到具有要被采样的模拟输入电压的节点D而将TH电路730置于采样状态、随后保持状态(开关732被置于开路位置，为了简化未在图7中示出)，或在校准状态中，经过对应电阻752a，752b之一将ADC 740耦合到DAC 750a，750b之一。
不象经过采样保持(其中采样随后是复位为零(或近似零)电压)获得的类脉冲电压波形，跟踪保持产生类阶跃波形，因为电压在不同值被连续“进攻”。由于没有复位状态，两个参数确定从一个采样状态到另一个的转换：转换前的电压和转换后的电压。可在某些实施例中提供快速进攻(加速采样)，但快速释放不是选择，这是因为跟踪保持没有释放。因此，跟踪保持没有以上的复位误差(即，没有ε0[n])，并只补偿一个误差。在某些实施例中：采样误差是由两个变量(“之前”和“之后”电压)决定的。因此，DAC 750a和750b可由DSP 760指导以在校准期间向ADC 740提供各种之前和之后电压。提供两个DAC而不是一个的原因在于：单个DAC不具有足够时间以准备紧邻转换之后的下个(“之后”)电压。开关732可选择性地将ADC 740耦合到DAC之一(给予足够时间，其输出被完全准备)或至另一个DAC(其输出也被充分准备)以测试所有组合。例如，使用10-位ADC 740，可在存储器662的二维表格中存储1024*1024＝220值，表格具有1024乘以1024的维度。在正常采样(即，非校准)期间，来自之前采样周期和当前采样周期的预稳定电压用于查询(检索)二维采样误差表格中的采样误差，并从当前预稳定电压减去该采样误差。
图8是在离线跟踪保持(TH)配置中根据示例性实施例的电路图。电路800具有和电阻820串联的电压源810、主TH电路830、第一ADC 840、以及DSP 860(具有处理器861、存储器862以及可选地PRNG 863)。TH电路830包括如在已知TH电路中的电容834和开关832。电路800还包括第二ADC 842和辅助TH电路831(具有电容836和开关833)。电路800还包括图8所示的电阻852a和852b以及DAC 850a和850b。辅助TH电路831和主TH电路830并行运行，如同在电路600中，以使用由DAC 850a和850b提供的已知电压对提供如使用上文所述电路700的实时校准。在DSP 860中提供采样转换之前和之后的由预稳定电压索引的采样误差的二维表格，校准期间提供，并在常规采样期间访问用于误差补偿。
常规地，和ADC相关的稳定性能是非线性的，也可能具有某些线性内容。在某些实施例中，可分析地模型化并表示稳定性能，以及误差纠正涉及包括计算并纠正误差的公式。在该实施例中，并非通过校准，而是通过解决根据采样器性能模型化的公开计算误差。计算可实时地、在线地执行或预计算并存储在类似校准表格的表格中。
图9是对应于支持利用快速进攻的加速处理的校准、根据示例性实施例的流程图。在处理900开始之后，具有已知准确性的模拟校准值经提供(910)给采样保持(SH)电路。在SH电路的输出稳定在预定公差之前，使用SH电路对模拟校准值采样(920)以提供模拟校准信号。使用ADC将模拟校准信号转换(930)为数字转换信号。数字校准值和数字转换信号之间的差分被存储(940)在存储器中。
图10是对应于利用快速进攻的加速处理的根据示例性实施例的流程图。在处理1000开始之后，将被数字化的模拟输入信号经提供(1010)给采样保持(SH)电路的输入。根据模拟输入信号对SH电路充电(1020)。在SH电路的输出稳定在预定公差内之前，SH电路的输出在预稳定时间经转换(1030)为数字输出信号。检索(1040)对应于数字输出信号的采样误差，以及数字输出信号经纠正(1050)以补偿所取得的采样误差。在其他实施例中，在该时刻模拟输入信号被转换为数字值的预稳定时间(从其采样间隔的开始测量)实质上与在该时刻校准信号被准换为数字值的预稳定时间(从其采样间隔的开始测量)相同。
图11是根据对应于校准支持加速处理的示例性实施例的流程图，该加速处理利用快速进攻和快速释放。在处理1100开始之后，模拟校准值经提供(1110)给采样保持(SH)电路。SH电路被充电(1120)直到该SH电路的输出稳定在预定公差内。该SH电路被放电(1130)。在放电之后以及SH电路的输出稳定在预定公差内之前，使用ADC将SH电路的输出转换(1140)为数字转换信号。数字转换信号经存储(1150)在数字信号处理器(DSP)的存储器中。
图12是根据对应于加速处理的示例性实施例的流程图，该加速处理利用常规进攻和快速释放。在处理1200开始之后，模拟输入信号经提供(1210)给采样保持(SH)电路的输入。根据模拟输入信号对SH电路充电(1220)。该SH电路的输出被转换(1230)为数字输出信号。在采样状态的末端，SH电路复位(1240)。在复位之后和该SH电路的输出稳定在预定公差内之前，SH电路被充电(1250)。检索误差(1260)；该误差对应于数字输出信号并和复位之后对SH电路充电相关。数字输出信号经纠正(1270)以补偿检索的误差。
虽然本文已示出并描述示例，实施例绝不限于所示细节，因为本领域普通技术人员可在权利要求的对等形式的范围和内进行各种修改和结构变化。

Claims (20)

1.一种校准模数转换器(ADC)的方法，该方法包括：
向采样保持(SH)电路提供具有已知准确性的第一模拟校准值；
在所述SH电路的输出稳定在预定公差内之前，使用所述SH电路采样所述第一模拟校准值以提供模拟校准信号；
使用所述ADC将所述模拟校准信号转换为第一数字转换信号；以及
在存储器中存储所述第一数字校准值和所述第一数字转换信号之间的差分。
2.如权利要求1所述的方法，其中提供所述第一模拟校准值包括：
根据校准时间确定在所述ADC的动态范围内的第一数字校准值；以及
将所述第一数字校准值转换为所述第一模拟校准值。
3.如权利要求1所述的方法，进一步包括：完全地放电所述SH电路以在采样所述模拟校准值之前使得所述SH电路的输出稳定。
4.如权利要求1所述的方法，另外包括：
确定在所述ADC的动态范围内的第二数字校准值；
将所述第二数字校准值转换为第二模拟校准值；
向所述SH电路提供第二模拟校准值；
充电所述SH电路直到所述SH电路的输出稳定在所述预定公差内；
放电所述SH电路；
在所述SH电路的输出稳定在所述预定公差内之前，使用所述ADC将所述SH电路的输出转换为第二数字转换信号；以及
在所述存储器中存储所述第二数字转换信号。
5.如权利要求4所述的方法，其中提供所述第二模拟校准值包括：
确定在所述ADC的动态范围内的第二数字校准值；以及
将所述第二数字校准值转换为所述第二模拟校准值。
6.如权利要求1所述的方法，为多个校准时间重复，其中在每个校准时间产生不同的数字校准值。
7.如权利要求4所述的方法，其中所述校准时间由具有可变延长时间的间隔分割。
8.如权利要求7所述的方法，其中所述校准时间由具有随机延长时间的间隔分割。
9.如权利要求6所述的方法，其中在每个校准时间，多个数字校准值之间的不同的数字校准值是随机产生的。
10.一种处理信号的方法，所述方法包括：
向采样保持(SH)电路的输入提供模拟输入信号；
根据所述模拟输入信号充电所述SH电路；
在所述SH电路的输出稳定在预定公差内之前，在预稳定时间将所述SH电路的输出转换为数字输出信号；
检索对应于所述数字输出信号的采样误差；以及
纠正所述数字输出信号以补偿所述检索的采样误差。
11.如权利要求10所述的方法，进一步包括：根据所述数字输出信号的至少一个采样值，在校准时间确定所述数字输出信号的值。
12.如权利要求11所述的方法，其中在所述校准时间确定所述数字输出信号的值包括：根据所述数字输出信号的至少一个采样值插入所述数字输出信号。
13.如权利要求10所述的方法，进一步包括：
在采样状态末端复位所述SH电路；以及
在复位之后并在所述SH电路的输出稳定在所述预定公差内之前，充电所述SH电路。
14.如权利要求13所述的方法，进一步包括：
检索对应于所述数字输出信号并和复位之后充电所述SH电路相关的复位误差；以及
纠正所述数字输出信号以补偿所述检索的复位误差。
15.一种校准模数转换器(ADC)的方法，所述方法包括：
向采样保持(SH)电路提供模拟校准值；
充电所述SH电路直到所述SH电路的输出稳定在预定公差内；
放电所述SH电路；
在放电之后并在所述SH电路的输出稳定在预定公差内之前，使用所述ADC将所述SH电路的输出转换为数字转换信号；以及
在数字信号处理器(DSP)的存储器中存储所述数字转换信号。
16.一种处理信号的方法，所述方法包括：
向采样保持(SH)电路的输入提供模拟输入信号；
根据所述模拟输入信号充电所述SH电路；
将所述SH电路的输出转换为数字输出信号；
在采样状态末端复位所述SH电路；
在复位之后以及在所述SH电路的输出稳定在预定公差之前，充电所述SH电路；
检索对应于所述数字输出信号并和复位之后充电所述SH电路相关的误差；以及
纠正所述数字输出信号以补偿所述检索的误差。
17.一种电路，包括：
具有可变模拟输入电压的输入节点；
模数转换器(ADC)；
数模转换器(DAC)；
采样保持(SH)电路，包括耦合到所述ADC的电容以及开关，所述开关通过将所述ADC和所述电容耦合到所述DAC、所述输入节点、开路或地面节点而分别在校准状态、采样状态、保持状态和复位状态之间切换所述SH电路；
耦合到所述DAC和所述ADC的数字信号处理器(DSP)，所述DSP包括：
向处于所述校准状态的所述DAC提供至少一个数字校准值的控制逻辑，
存储和处于校准状态的所述ADC相关的至少一个误差的存储器；以及
纠正模块，根据所述至少一个所存储误差纠正所述ADC的输出。
18.一种电路，包括：
具有可变模拟输入电压的输入节点；
第一模数转换器(ADC)；
第一采样保持(SH)电路，包括耦合到所述第一ADC的第一电容以及第一开关，所述第一开关根据控制信号通过将所述第一ADC和所述第一电容耦合到所述输入节点、开路或地面节点而分别在采样状态、保持状态和复位状态之间切换所述第一SH电路；
第二ADC；
数模转换器(DAC)；
耦合到所述第二ADC的第二SH电路，所述第二SH电路包括耦合到所述第二ADC的第二电容和第二开关，所述第二开关受到所述控制信号的控制并通过将所述第二ADC和所述第二电容耦合到所述DAC、开路或地面节点而分别在校准状态、保持状态和复位状态之间切换所述第二SH电路；以及
耦合到所述第一ADC和所述第二ADC以及所述DAC的数字信号处理器(DSP)，所述DSP包括：
向所述DAC提供至少一个数字校准值的控制逻辑，
存储和所述第二ADC相关的至少一个误差的存储器，以及
根据所述至少一个存储误差纠正所述第一ADC的输出的纠正模块。
19.一种电路，包括：
具有可变模拟输入电压的输入节点；
模数转换器(ADC)；
第一和第二数模转换器(DAC)；
跟踪保持(TH)电路，包括耦合到所述ADC的电容以及开关，所述开关通过将所述ADC和所述电容耦合到所述DAC之一、所述输入节点、或开路而分别在校准状态、采样状态和保持状态之间切换所述TH电路；
耦合到所述DAC和所述ADC的数字信号处理器(DSP)，所述DSP包括：
向处于校准状态的每个DAC提供至少一个数字校准值的控制逻辑，
存储和处于所述校准状态的所述ADC相关的至少一个误差的存储器，以及
根据所述至少一个存储误差纠正所述ADC的输出的纠正模块。
20.一种电路，包括：
具有可变模拟输入电压的输入节点；
第一模数转换器(ADC)；
第一跟踪保持(TH)电路，包括耦合到所述第一ADC的第一电容以及第一开关，所述第一开关根据控制信号通过将所述第一ADC和所述第一电容耦合到所述输入节点或开路而分别将所述第一TH电路切换到采样状态或保持状态；
第二ADC；
第一和第二数模转换器(DAC)；
耦合到所述第二ADC的第二TH电路，所述第二TH电路包括耦合到所述第二ADC的第二电容以及受到所述控制信号的控制并通过将所述第二ADC和所述第二电容耦合到所述DAC之一或开路而分别将所述第二SH电路切换到校准状态或保持状态的第二开关；以及
耦合到所述DAC和所述ADC的数字信号处理器(DSP)，所述DSP包括：
向每个DAC提供至少一个数字校准值的控制逻辑，
存储和所述第二ADC相关的至少一个误差的存储器，以及
根据所述至少一个存储误差纠正所述第一ADC的输出的纠正模块。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105164922A (zh) * 2013-05-08 2015-12-16 德克萨斯仪器股份有限公司 具有谐波消除的差分取样电路
CN110531654A (zh) * 2019-08-04 2019-12-03 杭州晶一智能科技有限公司 一种加快响应速度的多通道信号采集电路及方法
CN112600558A (zh) * 2020-12-22 2021-04-02 江苏金帆电源科技有限公司 一种模数转换的线性度校正方法和装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK177628B1 (en) * 2012-04-13 2013-12-16 Pr Electronics As System for linear interpolation in multiple dimensions
JP6075191B2 (ja) * 2013-04-30 2017-02-08 富士通株式会社 補間回路および受信回路
DE202016106149U1 (de) * 2016-11-03 2016-12-14 Osram Gmbh Schaltungsanordnung zum zeitlichen Diskretisieren eines analogen elektrischen Signals
US11003387B2 (en) * 2017-11-28 2021-05-11 Western Digital Technologies, Inc. Combined data and control for multi-die flash
WO2021133403A1 (en) * 2019-12-27 2021-07-01 Intel Corporation Analog-to-digital converter and method for calibrating the same, method for calibrating a pipelined analog-to-digital converter, receiver, base station and mobile device
CN113395468A (zh) * 2020-03-11 2021-09-14 格科微电子（上海）有限公司 图像传感器信号的采样与放大方法
DE112021005882T5 (de) * 2020-11-09 2023-09-07 Hitachi Astemo, Ltd. Signalverarbeitungseinrichtung und Steuerverfahren für eine Signalverarbeitungseinrichtung
US11750307B2 (en) * 2021-05-07 2023-09-05 Qualcomm Incorporated Spurious signal detection
US11489536B1 (en) 2021-06-25 2022-11-01 Intel Corporation Input circuitry for an analog-to-digital converter, receiver, base station and method for operating an input circuitry for an analog-to-digital converter
CN114153786B (zh) * 2021-11-26 2023-08-04 山东云海国创云计算装备产业创新中心有限公司 一种服务器及其soc系统

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54120554A (en) * 1978-03-10 1979-09-19 Fujitsu Ltd Sampling and holding circuit
JPH03104417A (ja) * 1989-09-19 1991-05-01 Victor Co Of Japan Ltd Ａ／ｄ変換装置
US5017920A (en) * 1989-05-05 1991-05-21 Rockwell International Corporation High-speed modified successive approximation analog to digital converter
JPH05315958A (ja) * 1992-05-08 1993-11-26 Fuji Facom Corp アナログ入力装置
US6445319B1 (en) * 2000-05-10 2002-09-03 Texas Instruments Incorporated Analog to digital converter circuit
CN1425221A (zh) * 2000-03-14 2003-06-18 艾利森电话股份有限公司 A/d变换器背景校准
US20040208249A1 (en) * 2003-04-15 2004-10-21 Lars Risbo Calibrated model to mitigate data conversion errors
JP2008182508A (ja) * 2007-01-25 2008-08-07 Hitachi Ltd Ａ／ｄ変換装置
US20080272952A1 (en) * 2005-12-27 2008-11-06 Multigig, Inc. Rotary clock flash analog to digital converter system and method
US20090121907A1 (en) * 2007-11-08 2009-05-14 Advantest Corporation D-a convert apparatus and a-d convert apparatus

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS637026A (ja) * 1986-06-27 1988-01-12 Toyota Motor Corp 入出力学習装置
US6127955A (en) * 1998-11-20 2000-10-03 Telefonaktiebolaget Lm Ericsson (Publ) Method and system for calibrating analog-to-digital conversion
US6380874B1 (en) * 1999-07-12 2002-04-30 National Instruments Corporation System and method for self-calibrating a multi-bit delta-sigma analog to digital converter using dynamic element matching
US6424276B1 (en) * 1999-09-09 2002-07-23 Cirrus Logic, Inc. Successive approximation algorithm-based architectures and systems
US6407687B2 (en) * 2000-06-28 2002-06-18 Texas Instruments Incorporated System and method for reducing timing mismatch in sample and hold circuits using an FFT and subcircuit reassignment
US6661365B1 (en) * 2001-04-30 2003-12-09 Engim, Incorporated Circuit architectures and methods for A/D conversion
US6970120B1 (en) * 2004-06-12 2005-11-29 Nordic Semiconductor Asa Method and apparatus for start-up of analog-to-digital converters
US7126510B2 (en) * 2004-12-17 2006-10-24 Rambus Inc. Circuit calibration system and method
US7782235B1 (en) * 2007-04-30 2010-08-24 V Corp Technologies, Inc. Adaptive mismatch compensators and methods for mismatch compensation
US20090085785A1 (en) * 2007-09-28 2009-04-02 Friedel Gerfers Digital-to-analog converter calibration for multi-bit analog-to-digital converters
TWI367634B (en) * 2009-02-09 2012-07-01 Prolific Technology Inc Self-calibration circuit and method for capacitors

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54120554A (en) * 1978-03-10 1979-09-19 Fujitsu Ltd Sampling and holding circuit
US5017920A (en) * 1989-05-05 1991-05-21 Rockwell International Corporation High-speed modified successive approximation analog to digital converter
JPH03104417A (ja) * 1989-09-19 1991-05-01 Victor Co Of Japan Ltd Ａ／ｄ変換装置
JPH05315958A (ja) * 1992-05-08 1993-11-26 Fuji Facom Corp アナログ入力装置
CN1425221A (zh) * 2000-03-14 2003-06-18 艾利森电话股份有限公司 A/d变换器背景校准
US6445319B1 (en) * 2000-05-10 2002-09-03 Texas Instruments Incorporated Analog to digital converter circuit
US20040208249A1 (en) * 2003-04-15 2004-10-21 Lars Risbo Calibrated model to mitigate data conversion errors
US20080272952A1 (en) * 2005-12-27 2008-11-06 Multigig, Inc. Rotary clock flash analog to digital converter system and method
JP2008182508A (ja) * 2007-01-25 2008-08-07 Hitachi Ltd Ａ／ｄ変換装置
US20090121907A1 (en) * 2007-11-08 2009-05-14 Advantest Corporation D-a convert apparatus and a-d convert apparatus

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
OGAWA,T 等: "SAR ADC Algorithm with Redundancy", 《CIRCUITS AND SYSTEMS, 2008. APCCAS 2008. IEEE ASIA PACIFIC CONFERENCE ON》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105164922A (zh) * 2013-05-08 2015-12-16 德克萨斯仪器股份有限公司 具有谐波消除的差分取样电路
CN105164922B (zh) * 2013-05-08 2019-05-07 德克萨斯仪器股份有限公司 具有谐波消除的差分取样电路
CN110531654A (zh) * 2019-08-04 2019-12-03 杭州晶一智能科技有限公司 一种加快响应速度的多通道信号采集电路及方法
CN112600558A (zh) * 2020-12-22 2021-04-02 江苏金帆电源科技有限公司 一种模数转换的线性度校正方法和装置

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