CN109586726B - 分段式数模转换器 - Google Patents

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Abstract

本发明公开了一种分段式数模转换器，用以将M+L比特结构的数字信号转换成模拟电压，包括高阶位转换部分、低阶位转换部分和电压加法电路；所述高阶位转换部分包括由参考电压VREF驱动的2M个依次串联的阻抗器Z，其用以将M位的数字信号转换成第一模拟电压Vout1；所述低阶位转换部分包括由参考电压驱动的Z‑2Z结构阻抗器网络，其用以将L位的数字信号转换成第二模拟电压Vout2；所述电压加法电路用以按比例累加所述第一模拟电压Vout1和第二模拟电压Vout2，使得两个模拟电压Vout1和Vout2无缝组合。本发明的分段式数模转换器，能够解决现有技术中分段式数模转换器的负载问题，其能够在线性度和精度之间折中，以此能够极大提高分段式数模转换器的分辨率。

Description

分段式数模转换器
技术领域
本发明涉及半导体技术领域，具体涉及一种分段式数模转换器。
背景技术
在涉及模拟和数字信号的日常电子设备中，通常需要电路将数字信号转换成相应的模拟信号，反之亦然。为了满足速度、分辨率、微分非线性、单调性等各种约束要求，市面上出现了许多不同种类的转换电路。近年来，对16位或24位高分辨率数模转换器的需求越来越大，但是采用传统的R-2R梯形的单片数模转换器的分辨率不能达到对于高分辨率的需求。因此，有必要寻找解决这个问题的其他方案。
分段式数模转换器(DAC)为该问题提供了适当的解决方案。图1为现有技术中的分段式数模转换器的电路原理图，数模转换器10包括MAIN DAC 12和SUB DAC 18部分。MAINDAC 12包括多个串联电阻，提供2x不同的模拟电平，以响应X位数据比特。SUB DAC 18包括多个串联电阻，为数模转换器10的最低有效位提供2y个不同的模拟电平。数模转换器10包括X+Y数字输入位，并产生2(x+y)个模拟电平。由图1可知，当只有MAIN DAC 12提供参考电源电压，而SUB DAC 18从MAIN DAC 12分压器供电时存在负载问题；同时，图1示出的现有技术中的分段式数模转换器分辨率较低。
发明内容
本发明提供一种分段式数模转换器，能够解决现有技术中分段式数模转换器的负载问题，其能够在线性度和精度之间折中，以此能够极大提高分段式数模转换器的分辨率。
为了解决上述技术问题，本发明提供了一种分段式数模转换器，用以将M+L比特结构的数字信号转换成模拟电压，包括高阶位转换部分、低阶位转换部分和电压加法电路；所述高阶位转换部分包括由参考电压VREF驱动的2M个依次串联的阻抗器Z，其用以将M位的数字信号转换成第一模拟电压Vout1；所述低阶位转换部分包括由参考电压驱动的Z-2Z结构阻抗器网络，其用以将L位的数字信号转换成第二模拟电压Vout2；所述电压加法电路用以按比例累加所述第一模拟电压Vout1和第二模拟电压Vout2，使得两个模拟电压Vout1和Vout2无缝组合。
本发明一个较佳实施例中，进一步包括所述高阶位转换部分包括逻辑解码模块、运算放大器一U1和具有2M个开关的开关阵列；所述逻辑解码模块用以根据M比特高阶数据输入产生2M个开关控制信号，所述2M个开关控制信号用以分别控制2M个开关的导通或者断开，且在一个转换周期中，2M个开关只有一个导通，其它开关均断开；
2M个阻抗器Z依次串联后的整体的一端连接参考电压VREF，其另一端接地；2M个开关的一端分别连接2M个阻抗器Z的输出端，2M个开关的另一端均连接运算放大器一的同相输入端，运算放大器一的反相输入端连接其输出端，运算放大器一的输出端输出第一模拟电压Vout1。
本发明一个较佳实施例中，进一步包括与所述地连接的所述阻抗器Z的输入端还连接至运算放大器二U2的同相输入端，运算放大器二U2的反相输入端连接其输出端，运算放大器二U2的输出端输出用以驱动Z-2Z结构阻抗器网络的参考电压
本发明一个较佳实施例中，进一步包括所述低阶位转换部分包括运算放大器三U3和具有L个单刀双掷开关的开关阵列；所述L位的数字信号分别用以控制L个单刀双掷开关的开关控制信号；
L个单刀双掷开关均具有一个动端和两个不动端，L个单刀双掷开关的两个不动端均分别连接运算放大器三U3的同相输入端和反相输入端；L个单刀双掷开关的动端均连接Z-2Z结构阻抗器网络；
Z-2Z结构阻抗器网络包括L-1个阻抗器Z和L个阻抗器2Z；L-1个阻抗器Z依次串联，且依次串联后的整体的一端连接参考电压其另一端连接运算放大器三U3的同相输入端；L个阻抗器2Z依次并联，且L个阻抗器2Z分别连接L个单刀双掷开关的动端；
运算放大器三的输出端输出第二模拟电压Vout2；运算放大器三的输出端还连接反馈阻抗器Z1后连接其反相输入端。
本发明一个较佳实施例中，进一步包括所述运算放大器三的输出端和其反相输入端之间还连接有放电开关一，所述放电开关一与反馈阻抗器Z1并联。
本发明一个较佳实施例中，进一步包括所述低阶位转换部分还包括放电开关二，所述放电开关二为单刀双掷开关，其动端连接Z-2Z结构阻抗器网络的阻抗器Z，其两个动端分别连接参考电压和地。
本发明一个较佳实施例中，进一步包括所述电压加法电路包括运算放大器四U4、匹配电阻一R1、匹配电阻二R2、匹配电阻三R3和匹配电阻四R4；
第一模拟电压Vout1连接匹配电阻三后连接运算放大器四的同相输入端，第二模拟电压Vou2连接匹配电阻一后连接运算放大器四的反相输入端，运算放大器四的输出端连接匹配电阻二后连接其反相输入端，运算放大器四的同相输入端连接匹配电阻四后接地；
所述运算放大器四的输出端输出分段式数模转换器的模拟电压VDAC。
本发明一个较佳实施例中，进一步包括所述匹配电阻一、匹配电阻二、匹配电阻三和匹配电阻四的阻值均相同。
本发明一个较佳实施例中，进一步包括所述阻抗器Z为电阻R、彼此串联的电阻R和电容C、电容C、彼此并联的电阻R和电容C中的一种。
本发明一个较佳实施例中，进一步包括所述Z-2Z结构阻抗器网络的阻抗器为电阻R-电阻2R、彼此串联的电阻R和电容C-彼此串联的电阻2R和电容电容C-电容/>彼此并联的电阻R和电容C-彼此并联的电阻2R和电容/>中的一种。
本发明的有益效果：
其一、本发明的分段式数模转换器，高阶位转换部分和低阶位转换部分分别将位于高位的M位和位于低位的L位数字信号分别转换成第一模拟电压和第二模拟电压，电压加法电路将第一模拟电压和第二模拟电压无缝组合，同时电隔离第一模拟电压和第二模拟电压，解决现有技术中的负载问题。
其二、高阶位转换部分使用高精度的驱动参考电压，低阶位转换部分使用与高阶位转换部分电压基准高度相关的驱动参考电压，能够按比例缩小低阶位转换部分的非线性，从而使得整个数模转换器可以在线性度和精度之间折中，以此能够极大的提高数模转换器的分辨率。
其三、高阶位转换部分具有良好的线性和单调性，而低阶位转换部分结构相对简单，仅需少量组件和开关，但具有较大的非线性特性，当把两部分串联在一起时，低阶位转换部分的非线性将相应地下降2M倍，使得整个数模转换器可以在线性度和精度之间折中，以此能够极大的提高数模转换器的分辨率。
附图说明
图1是现有技术中分段式数模转换器的电路原理图；
图2是本发明优选实施例中分段式数模转换器的结构框图；
图3是本发明优选实施例中高阶位转换部分的电路原理图；
图4是本发明优选实施例中低阶位转换部分的电路原理图；
图5是本发明优选实施例中电压加法电路的电路原理图；
图6是本发明优选实施例中阻抗器Z和阻抗器2Z的集中组合示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
实施例
如图2～6所示，本实施例公开一种分段式数模转换器，用以将M+L比特结构的数字信号转换成模拟电压，其中，M为数字信号的高阶位数，L为数字信号的低阶位数，高阶位数和低阶位数之和M+L为数字信号的总位数。分段式数模转换器包括高阶位转换部分100、低阶位转换部分200和电压加法电路300；上述高阶位转换部分包括由参考电压VREF驱动的2M个依次串联的阻抗器Z，其用以将M位的数字信号转换成第一模拟电压Vout1；上述低阶位转换部分包括由参考电压驱动的Z-2Z结构阻抗器网络，其用以将L位的数字信号转换成第二模拟电压Vout2；上述电压加法电路用以按比例累加上述第一模拟电压Vout1和第二模拟电压Vout2，使得两个模拟电压Vout1和Vout2无缝组合。
上述高阶位转换部分中，具有2M个依次串联的阻抗器Z，对于半导体制造来说，电阻或电容的值难以精确控制，但是制造2M个相同值的电阻或电容相对容易，因此，2M个依次串联的阻抗器Z组成的阻抗串具有良好的线性和单调性。
具体的，如图3所示，上述高阶位转换部分100包括逻辑解码模块102、运算放大器一U1和具有2M个开关(图3中的SM0、SM1、SM2……SM2M-1)的开关阵列；上述逻辑解码模块用以根据M比特高阶数据输入产生2M个开关控制信号103，上述2M个开关控制信号用以分别控制2M个开关的导通或者断开，且在一个转换周期中，2M个开关只有一个导通，其它开关均断开；
2M个阻抗器Z(104)依次串联后的整体的一端连接参考电压VREF，其另一端接地，2M个阻抗器Z(104)均形成分压阻抗器；2M个开关(图3中的SM0、SM1、SM2……SM2M-1)的一端分别连接2M个阻抗器Z(104)的输出端，2M个开关(图3中的(SM0、SM1、SM2……SM2M-1)的另一端均连接运算放大器一U1的同相输入端，运算放大器一U1的反相输入端连接其输出端，运算放大器一U1的输出端输出第一模拟电压Vout1。
如图4所示，上述低阶位转换部分200包括运算放大器三U3和具有L个单刀双掷开关204的开关阵列；上述L位的数字信号分别用以控制L个单刀双掷开关的开关控制信号(图4中的d0、d2……dL-2、dL-1)。
L个单刀双掷开关204均具有一个动端和两个不动端，L个单刀双掷开关204的两个不动端均分别连接运算放大器三U3的同相输入端和反相输入端；L个单刀双掷开关204的动端均连接Z-2Z结构阻抗器网络。通过单刀双掷开204关选择电流进入运算放大器三U3的同相输入端或者反相输入端，运算放大器三U3用作电流到电压的转换。
如图4所示，Z-2Z结构阻抗器网络包括L-1个阻抗器Z(203)和L个阻抗器2Z(202)；L-1个阻抗器Z依次串联，且依次串联后的整体的一端连接参考电压其另一端连接运算放大器三U3的同相输入端；L个阻抗器2Z依次并联，且L个阻抗器2Z分别连接L个单刀双掷开关204的动端。
运算放大器三U3的输出端输出第二模拟电压Vout2；运算放大器三U3的输出端还连接反馈阻抗器Z1(206)后连接其反相输入端。
为了提高分段式数模转换器的分辨率，上述2M个阻抗器Z的最后一个阻抗器Z(即与地连接的那个阻抗器Z)的输入端还连接至运算放大器二U2的同相输入端，运算放大器二U2的反相输入端连接其输出端，运算放大器二U2的输出端输出用以驱动Z-2Z结构阻抗器网络的参考电压最后一个阻抗器Z的缓冲输出被用作低阶位转换部分的基准电压(或者参考电压/>)，以确保高阶位转换部分和低阶位转换部分电压基准高度相关，以此能够提高分段式数模转换器的分辨率。
另一方面，低阶位转换部分具有较大的非线性特性，当把高阶位转换部分和低阶位转换部分串联在一起时，低阶位转换部分的非线性将相应地下降2M倍，使得整个数模转换器可以在线性度和精度之间折中，以此能够极大的提高数模转换器的分辨率。
上述运算放大器三U3的输出端和其反相输入端之间还连接有放电开关一205，上述放电开关一205与反馈阻抗器Z1(206)并联。
上述低阶位转换部分还包括放电开关二210，上述放电开关二210为单刀双掷开关，其动端连接Z-2Z结构阻抗器网络的阻抗器Z(203)，其两个动端分别连接参考电压和地。
放电开关一205和放电开关二210用于释放上一个转换占空比周期中累积的阻抗器Z(203)、阻抗器Z(206)和阻抗器2Z(202)上的电荷，对放电开关一205和放电开关二210使用10％至20％的转换占空比将消除上一次转换的意外电荷，并极大地改善数模转换器的性能。
如图5所示，上述电压加法电路300包括运算放大器四U4、匹配电阻一R1、匹配电阻二R2、匹配电阻三R3和匹配电阻四R4；
第一模拟电压Vout1连接匹配电阻三后连接运算放大器四的同相输入端，第二模拟电压Vou2连接匹配电阻一后连接运算放大器四的反相输入端，运算放大器四的输出端连接匹配电阻二后连接其反相输入端，运算放大器四的同相输入端连接匹配电阻四后接地；
上述运算放大器四的输出端输出分段式数模转换器的模拟电压VDAC。
电压加法电路300按比例(此次的比例与四个匹配电阻的阻值相关)累加第一模拟电压和第二模拟电压，以确保两个模拟电压无缝组合，同时将两路模拟电压进行电隔离，解决现有技术中的负载问题。
为了最小化半导体制造的不匹配问题，上述匹配电阻一、匹配电阻二、匹配电阻三和匹配电阻四的阻值均相同。
当然，以上四个匹配电阻的阻值根据实际使用的需要还可以是其它的组合，以确保两个模拟电压无缝组合为最终目的。
对于在硅基板上制作的电阻，他们都有小的耦合电容，在硅基板上制作的电容也同样如此，他们与连接或解除电阻耦合，这些耦合电容或连接电阻将严重影响数模转换器的性能，为实现高分辨率或高速数模转换，本申请中的阻抗器Z和Z-2Z结构阻抗器网络与现有技术中的阻抗器R、R-2R结构阻抗器网络不同，其分别为：
上述阻抗器Z为电阻R、彼此串联的电阻R和电容C、电容C、彼此并联的电阻R和电容C中的一种。
上述Z-2Z结构阻抗器网络的阻抗器为电阻R-电阻2R、彼此串联的电阻R和电容C-彼此串联的电阻2R和电容电容C-电容/>彼此并联的电阻R和电容C-彼此并联的电阻2R和电容/>中的一种。
以上所述实施例仅是为充分说明本发明而所举的较佳的实施例，本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换，均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。

Claims (6)

1.一种分段式数模转换器，用以将M+L比特结构的数字信号转换成模拟电压，其特征在于：包括高阶位转换部分、低阶位转换部分和电压加法电路；所述高阶位转换部分包括由参考电压VREF驱动的2M个依次串联的阻抗器Z，其用以将M位的数字信号转换成第一模拟电压Vout1；所述低阶位转换部分包括由参考电压驱动的Z-2Z结构阻抗器网络，其用以将L位的数字信号转换成第二模拟电压Vout2；所述电压加法电路用以按比例累加所述第一模拟电压Vout1和第二模拟电压Vout2，使得两个模拟电压Vout1和Vout2无缝组合；
所述高阶位转换部分包括逻辑解码模块、运算放大器一U1和具有2M个开关的开关阵列；所述逻辑解码模块用以根据M比特高阶数据输入产生2M个开关控制信号，所述2M个开关控制信号用以分别控制2M个开关的导通或者断开，且在一个转换周期中，2M个开关只有一个导通，其它开关均断开；
2M个阻抗器Z依次串联后的整体的一端连接参考电压VREF，其另一端接地；2M个开关的一端分别连接2M个阻抗器Z的输出端，2M个开关的另一端均连接运算放大器一的同相输入端，运算放大器一的反相输入端连接其输出端，运算放大器一的输出端输出第一模拟电压Vout1；
与所述地连接的所述阻抗器Z的输入端还连接至运算放大器二U2的同相输入端，运算放大器二U2的反相输入端连接其输出端，运算放大器二U2的输出端输出用以驱动Z-2Z结构阻抗器网络的参考电压
所述低阶位转换部分包括运算放大器三U3和具有L个单刀双掷开关的开关阵列；所述L位的数字信号分别用以控制L个单刀双掷开关的开关控制信号；
L个单刀双掷开关均具有一个动端和两个不动端，L个单刀双掷开关的两个不动端均分别连接运算放大器三U3的同相输入端和反相输入端；L个单刀双掷开关的动端均连接Z-2Z结构阻抗器网络；
Z-2Z结构阻抗器网络包括L-1个阻抗器Z和L个阻抗器2Z；L-1个阻抗器Z依次串联，且依次串联后的整体的一端连接参考电压其另一端连接运算放大器三U3的同相输入端；L个阻抗器2Z依次并联，且L个阻抗器2Z分别连接L个单刀双掷开关的动端；
运算放大器三的输出端输出第二模拟电压Vout2；运算放大器三的输出端还连接反馈阻抗器Z1后连接其反相输入端；
所述电压加法电路包括运算放大器四U4、匹配电阻一R1、匹配电阻二R2、匹配电阻三R3和匹配电阻四R4；
第一模拟电压Vout1连接匹配电阻三后连接运算放大器四的同相输入端，第二模拟电压Vou2连接匹配电阻一后连接运算放大器四的反相输入端，运算放大器四的输出端连接匹配电阻二后连接其反相输入端，运算放大器四的同相输入端连接匹配电阻四后接地；
所述运算放大器四的输出端输出分段式数模转换器的模拟电压VDAC。
2.如权利要求1所述的分段式数模转换器，其特征在于：所述运算放大器三的输出端和其反相输入端之间还连接有放电开关一SW1，所述放电开关一SW1与反馈阻抗器Z1并联。
3.如权利要求1所述的分段式数模转换器，其特征在于：所述低阶位转换部分还包括放电开关二SW2，所述放电开关二为单刀双掷开关，其动端连接Z-2Z结构阻抗器网络的阻抗器Z，其两个动端分别连接参考电压和地。
4.如权利要求1所述的分段式数模转换器，其特征在于：所述匹配电阻一、匹配电阻二、匹配电阻三和匹配电阻四的阻值均相同。
5.如权利要求1所述的分段式数模转换器，其特征在于：所述阻抗器Z为电阻R、彼此串联的电阻R和电容C、电容C、彼此并联的电阻R和电容C中的一种。
6.如权利要求1所述的分段式数模转换器，其特征在于：所述Z-2Z结构阻抗器网络的阻抗器为电阻R-电阻2R、彼此串联的电阻R和电容C-彼此串联的电阻2R和电容电容C-电容/>彼此并联的电阻R和电容C-彼此并联的电阻2R和电容/>中的一种。
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