CN104038223A - 一种改进型10-bit差分电容分段耦合式DAC - Google Patents

一种改进型10-bit差分电容分段耦合式DAC Download PDF

Info

Publication number
CN104038223A
CN104038223A CN201410229304.5A CN201410229304A CN104038223A CN 104038223 A CN104038223 A CN 104038223A CN 201410229304 A CN201410229304 A CN 201410229304A CN 104038223 A CN104038223 A CN 104038223A
Authority
CN
China
Prior art keywords
capacitance
electric capacity
capacitor
reference voltage
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410229304.5A
Other languages
English (en)
Other versions
CN104038223B (zh
Inventor
李斌
赵达勤
吴朝晖
王昆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
South China University of Technology SCUT
Original Assignee
South China University of Technology SCUT
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by South China University of Technology SCUT filed Critical South China University of Technology SCUT
Priority to CN201410229304.5A priority Critical patent/CN104038223B/zh
Publication of CN104038223A publication Critical patent/CN104038223A/zh
Application granted granted Critical
Publication of CN104038223B publication Critical patent/CN104038223B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Analogue/Digital Conversion (AREA)

Abstract

本发明公开了一种改进型10-bit差分电容分段耦合式DAC,包括正端次级电容阵列、正端耦合电容、正端主级电容阵列、负端次级电容阵列、负端耦合电容、负端主级电容阵列和采样开关;本发明利用12-bit结构差分DAC去实现10-bit差分DAC,避免了1-LSB的增益误差,改善了DAC的静态性能;同时本发明正端次级电容阵列、正端主级电容阵列、负端次级电容阵列和负端主级电容阵列,通过采用单位电容串联替代DAC中的最低位电容,实现了较小容值的电容,避免了提高DAC精度所带来的面积过大的问题。因此本发明具有良好的静态特性且占用较小的面积。

Description

一种改进型10-bit差分电容分段耦合式DAC
技术领域
本发明涉及集成电路芯片领域,具体涉及一种改进型10-bit差分电容分段耦合式DAC。
背景技术
逐次逼近型模数转换器具有中等速度、中等精度和低功耗的特点,广泛应用于信号采集系统。差分型逐次逼近型模数转换器相对于单端型,能够抑制电源噪声等干扰,一般用于10-bit至12-bit的逐次逼近型模数转换器。差分逐次逼近型模数转换器的基本结构如图1所示,由图可知,该电路主要由差分DAC、开关网络、比较器和逐次逼近控制逻辑构成。采用电容式的差分DAC能够实现信号的采样,无需另外增加采样电路,降低了模数转换器的结构复杂度。这样经过差分DAC对输入信号进行差分采样,比较器展开逐位的比较,逐次逼近控制逻辑产生DAC开关网络的控制信号,实现位转换过程,最终得出所需的数字信号。
差分电容式DAC作为差分逐次逼近型模数转换器的关键模块之一,它决定了模数转换器的静态性能。但随着模数转换器的精度增加,电容式DAC的面积也会增加,所以DAC的面积是模数转换器设计的重要考虑因素之一。
分段耦合式结构的提出可以减小电容式DAC的面积。如图2所示为早期提出的10-bit差分电容分段耦合式DAC的结构,它利用了耦合电容C7=C19=32CU/31(CU为单位电容),从而避免了由于DAC精度增加而电容的面积成指数增长的问题,从而大大减小了DAC的面积。但是,由于耦合电容与单位电容CU存在非整数倍的关系,所以这会给DAC的版图设计带来很大的问题,电容之间难以匹配,从而影响DAC各电容的实际容值,使得DAC的性能下降。
图3为现有技术的10-bit差分电容分段耦合式DAC结构,它相对于图2中的早期10-bit差分电容分段耦合式DAC,去掉了边缘电容,且耦合电容C6、C17的容值确定为CU,这样能够很好地解决DAC的电容匹配的问题,但是引入了一定的增益误差。
利用图3的结构进行逐次逼近模数转换,经过10-bit的位转换,可以得出转换结果为:
其中VREF为参考电压,Bi为各位转换结果;
而依据理想的差分DAC进行逐次逼近模数转换,可以得出转换结果为:
V DAC , l = - V REF + Σ i = 1 10 2 i B i 1024 V REF ;
那么我们可以得出:
Δ t = V DAC , t - V DAC , l = ( 1 1023 - 1 1024 ) Σ i = 1 10 2 i B i V REF ;
当逐次逼近模数转换器达到满量程,也就是Bi=1,那么两者的差值Δt=VREF/512。而对于10-bit的差分模数转换器,它的最小精度1LSB=VREF/512。所以图3的差分DAC与理想的DAC相比较,产生了1LSB的偏差,这是不可以忽略的,DAC的静态特性也会受到影响。
发明内容
为了克服现有技术存在的缺点与不足,本发明提供一种改进型10-bit差分电容分段耦合式DAC。
本发明采用如下技术方案:
一种改进型10-bit差分电容分段耦合式DAC,包括正端次级电容阵列、正端耦合电容、正端主级电容阵列、负端次级电容阵列、负端耦合电容、负端主级电容阵列和采样开关;
所述正端次级电容阵列包括第一、第二、第三、第四、第五、第六及第七电容,所述第一电容与第二电容串联,所述第二电容的下极板与第一开关连接,所述第一开关的选择端与低参考电压及正端输入电压连接,所述第三电容的下极板与第二开关连接,所述第二开关的选择端与低参考电压及正端输入电压连接,所述第四、第五、第六及第七电容的下极板分别与第三、第四、第五、第六开关连接,所述第三、第四、第五及第六开关的选择端均与低参考电压、高参考电压及正端输入电压连接;
所述正端主级电容阵列包括第十、第十一、第十二、第十三、第十四、第十五及第十六电容,所述第十电容及第十一电容串联连接,所述第十一、第十二、第十三、第十四、第十五及第十六电容的下极板分别与第七、第八、第九、第十、第十一及第十二开关连接;所述第七、第八、第九、第十、第十一及第十二开关的选择端均与低参考电压、高参考电压及正端输入电压连接;
所述正端耦合电容包括串联连接的第八电容及第九电容,所述第八电容的下极板分别与第一、第三、第四、第五、第六及第七电容的上极板连接,所述第九电容的上极板分别与第十、第十二、第十三、第十四、第十五及第十六电容的上极板和采样开关的一端连接;
所述负端次级电容阵列包括第十七、第十八、第十九、第二十、第二十一、第二十二及第二十三电容,所述第十七电容与第十八电容串联连接,所述第十八、第十九、第二十、第二十一、第二十二及第二十三电容的下极板分别与第十三、第十四、第十五、第十六、第十七及第十八开关连接,所述第十三及第十四开关的选择端均与高参考电压及负端输入电压连接,所述第十五、第十六、第十七及第十八的选择端均与低参考电压、高参考电压及负端输入电压连接;
所述负端主级电容阵列包括第二十六、第二十七、第二十八、第二十九、第三十、第三十一及第三十二电容,所述第二十六电容与第二十七电容串联连接,所述第二十七、第二十八、第二十九、第三十、第三十一及第三十二电容的下极板分别与第十九、第二十、第二十一、第二十二、第二十三及第二十四开关连接,所述第十九、第二十、第二十一、第二十二、第二十三及第二十四开关的选择端均与低参考电压、高参考电压及负端输入电压连接;
所述负端耦合电容包括相互串联的第二十四电容及第二十五电容,所述第二十四电容的下极板分别与第十七、第十九、第二十、第二十一、第二十二及第二十三的上极板连接,所述第二十五电容的上极板分别与第二十六、第二十八、第二十九、第三十、第三十一及第三十二电容的上极板和采样开关的另一端连接。
所述第一、第二、及第三电容的容值均为单位电容容值CU,所述第四电容的容值为2CU,第五电容C5的容值为4CU,第六电容C6的容值为8CU,第七电容C7的容值为16CU
所述第十、第十一及第十二电容的容值均为单位电容容值CU,所述第十三电容的容值为2CU,第十四电容的容值为4CU,第十五电容的容值为8CU,第十六电容的容值为16CU
所述负端次级电容阵列中,第十七、十八及第十九电容的容值均为单位电容容值CU,所述第二十电容的容值为2CU,第二十一电容的容值为4CU,第二十二电容的容值为8CU,第二十三电容的容值为16CU
所述负端主级电容阵列中,第二十六、二十七及第二十八电容的容值均为单位电容容值CU,所述第二十九电容的容值为2CU,第三十电容的容值为4CU,第三十一电容的容值为8CU,第三十二电容的容值为16CU
所述正端耦合电容中,第八电容及第九电容的容值均为单位电容容值CU,所述负端耦合电容中,第二十四电容及第二十五电容的容值均为单位电容容值CU
上述电容均采用0.18um CMOS工艺中的MIM电容。
本发明的有益效果:
本发明为了避免产生1-LSB增益误差,增大差分DAC的精度,利用12-bit的差分DAC去实现10-bit的精度,同时为了避免DAC的分辨率提高所引起的电容面积过大的问题,利用串联电容的方法去实现较小的电容,从而避免了面积过大的问题;这样,利用12-bit差分DAC去实现10-bit精度和串联电容避免总电容面积过大,本发明获得了同时保持静态特性良好和电容面积较小的优点。
附图说明
图1是差分逐次逼近型模数转换器的基本结构图;
图2是早期的10-bit差分电容分段耦合式DAC的结构图;
图3是现有技术中的10-bit差分电容分段耦合式DAC的结构图;
图4是本发明的10-bit差分电容分段耦合式DAC的结构图;
图5a是应用本发明的10-bit差分逐次逼近型模数转换器的差分非线性DNL仿真结果图;
图5b是应用本发明的10-bit差分逐次逼近型模数转换器的积分非线性INL仿真结果图;
图6是应用本发明的10-bit差分逐次逼近型模数转换器的动态特性仿真结果图。
具体实施方式
下面结合实施例及附图,对本发明作进一步地详细说明,但本发明的实施方式不限于此。
实施例
如图4所示,一种改进型10-bit差分电容分段耦合式DAC,包括正端次级电容阵列41、正端耦合电容42、正端主级电容阵列43、负端次级电容阵列44、负端耦合电容45、负端主级电容阵列46和采样开关47;
所述正端次级电容阵列包括第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6和第七电容C7,其中第一电容C1、第三电容C3、第四电容C4、第五电容C5、第六电容C6和第七电容C7的上极板相连;
所述第一电容C1与第二电容C2容值为单位电容CU,其中本实施例中CU=100fF,并且第一电容C1与第二电容C2串联,第一电容C1下极板与第二电容C2的上极板相连接,实现容值为CU/2的电容,第二电容C2的下极板与第一开关B1相连,第一开关B1的选择端分别与低参考电压Vrefl和正端输入电压Vin+连接;
第三电容C3容值为CU,所述第三电容C3的下极板与第二开关B2相连,同时第二开关B2的选择端分别与低参考电压Vrefl和正端输入电压Vin+连接;
第四电容C4容值为2CU,所述第四电容C4的下极板与第三开关B3相连,同时第三开关B3的选择端分别与低参考电压Vrefl、高参考电压Vrefh和正端输入电压Vin+连接;
第五电容C5容值为4CU,所述第五电容C5的下极板与第四开关B4相连,同时第四开关B4的选择端分别与低参考电压Vrefl、高参考电压Vrefh和正端输入电压Vin+连接。
第六电容C6容值为8CU,下极板与第五开关B5相连,同时第五开关B5的选择端分别与低参考电压Vrefl、高参考电压Vrefh和正端输入电压Vin+连接。
第七电容C7容值为16CU,下极板与第六开关B6相连,同时第六开关B6的选择端分别与低参考电压Vrefl、高参考电压Vrefh和正端输入电压Vin+连接;
正端耦合电容42包括第八电容C8与第九电容C9,第八电容及第九电容的容值均为CU,并且串联相接,具体为:第八电容C8的上极板与第九电容C9的下极板相连接,实现正端耦合电容42的容值为CU/2。所述第八电容的下极板分别与第一电容C1、第三电容C3、第四电容C4、第五电容C5、第六电容C6和第七电容C7的电容上极板相连,同时第九电容C9的上极板,作为差分DAC的正端输出与电压比较器的正端相连接。
正端主级电容阵列43包括第十电容C10、第十一电容C11、第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15和第十六电容C16,其中第十电容C10、第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15和第十六电容C16的电容上极板相连,并且接入正端耦合电容42第九电容C9的上极板。
第十电容C10与第十一电容C11容值为单位电容CU,并且第十电容C10与第十一电容C11串联,第十电容C10下极板与第十一电容C11的上极板相连接,实现容值为CU/2的电容。第十一电容C11的下极板与第七开关B7相连,第七开关B7的选择端分别与低参考电压Vrefl、高参考电压Vrefh和正端输入电压Vin+连接。
第十二电容C12容值为CU,下极板与第八开关B8相连,同时第八开关B8的选择端分别与低参考电压Vrefl、高参考电压Vrefh和正端输入电压Vin+连接。
第十三电容C13容值为2CU,下极板与第九开关B9相连,同时第九开关B9的选择端分别与低参考电压Vrefl、高参考电压Vrefh和正端输入电压Vin+连接。
第十四电容C14容值为4CU,下极板与第十开关B10相连,同时第十开关B10的选择端分别为低参考电压Vrefl、高参考电压Vrefh和正端输入电压Vin+连接。
第十五电容C15容值为8CU,下极板与第十一开关B11相连,同时第十一开关B11的选择端分别与低参考电压Vrefl、高参考电压Vrefh和正端输入电压Vin+连接。
第十六电容C16容值为16CU,下极板与第十二开关B12相连,同时第十二开关B12的选择端分别与低参考电压Vrefl、高参考电压Vrefh和正端输入电压Vin+连接。
负端次级电容阵列44包括第十七电容C17、第十八电容C18、第十九电容C19、第二十电容C20、第二十一电容C21、第二十二电容C22和第二十三电容C23,其中第十七电容C17、第十九电容C19、第二十电容C20、第二十一电容C21、第二十二电容C22和第二十三电容C23的上极板相连,并且接入负端耦合电容45第二十四电容C24的下极板。
第十七电容C17与第十八电容C18容值为CU,并且第十七电容C17与第十八电容C18串联,第十七电容C17下极板与第十八电容C18的上极板相连接,实现容值为CU/2的电容。第十八电容C18的下极板与第十三开关B13相连,第十三开关B13的选择端分别与高参考电压Vrefh和负端输入电压Vin-连接。
第十九电容C19容值为CU,下极板与第十四开关B14相连,同时第十四开关B14的选择端分别与高参考电压Vrefh和负端输入电压Vin-连接。
第二十电容C20容值为2CU,下极板与第十五开关B15相连,同时第十五开关B15的选择端分别与高参考电压Vrefh、低参考电压Vrefl和负端输入电压Vin-连接。
第二十一电容C21容值为4CU,下极板与第十六开关B16相连,同时第十六开关B16的选择端分别与高参考电压Vrefh、低参考电压Vrefl和负端输入电压Vin-连接。
第二十二电容C22容值为8CU,下极板与第十七开关B17相连,同时第十七开关B17的选择端分别与高参考电压Vrefh、低参考电压Vrefl和负端输入电压Vin-连接。
第二十三电容C23容值为16CU,下极板与第十八开关B18相连,同时第十八选择开关B18的选择端分别与高参考电压Vrefh、低参考电压Vrefl和负端输入电压Vin-连接。
负端耦合电容45包括第二十四电容C24与第二十五电容C25,电容的容值均为CU,并且串联相接,第二十四电容C24的上极板与第二十五电容C25的下极板相连接,实现负端耦合电容45的容值为CU/2。同时第二十五电容C25的上极板,作为差分DAC的负端与电压比较器的负端相连接,并分别与第十七电容C17、第十九电容C19、第二十电容C20、第二十一电容C21、第二十二电容C22和第二十三电容C23的上极板相连。
负端主级电容阵列46包括第二十六电容C26、第二十七电容C27、第二十八电容C28、第二十九电容C29、第三十电容C30、第三十一电容C31和第三十二电容C32,其中第二十六电容C26、第二十八电容C28、第二十九电容C29、第三十电容C30、第三十一电容C31和第三十二电容C32的上极板相连,并且接入负端耦合电容45第二十五电容C25的上极板。
第二十六电容C26与第二十七电容C27容值为单位电容CU,并且第二十六电容C26与第二十七电容C27串联,具体为:第二十六电容C26下极板与第二十七电容C27的上极板相连接,实现容值为CU/2的电容。第二十七电容C27的下极板与第十九开关B19相连,第十九开关B19的选择端分别与高参考电压Vrefh、低参考电压Vrefl和负端输入电压Vin-选择连接。
第二十八电容C28容值为CU,下极板与第二十开关B20相连,同时第二十开关B20的选择端分别与高参考电压Vrefh、低参考电压Vrefl和负端输入电压Vin-选择连接。
第二十九电容C29容值为2CU,下极板与第二十一选择开关B21相连,同时第二十一选择开关B21的选择端分别与高参考电压Vrefh、低参考电压Vrefl和负端输入电压Vin-选择连接。
第三十电容C30容值为4CU,下极板与第二十二选择开关B22相连,同时第二十二选择开关B22的选择端分别与高参考电压Vrefh、低参考电压Vrefl和负端输入电压Vin-选择连接。
第三十一电容C31容值为8CU,下极板与第二十三选择开关B23相连,同时第二十三选择开关B23的选择端分别与高参考电压Vrefh、低参考电压Vrefl和负端输入电压Vin-选择连接。
第三十二电容C32容值为16CU,下极板与第二十四选择开关B4相连,同时第二十四选择开关B24的选择端分别与高参考电压Vrefh、低参考电压Vrefl和负端输入电压Vin-选择连接。
所述采样开关47的两端分别连接正端主级电容阵列43的电容上极板和负端主级电容阵列46的电容上极板。
本实施例的具体工作过程分成采样阶段和10-bit位转换阶段。
在采样阶段,正端次级电容阵列41和正端主级电容阵列43连接的所有开关(第一开关B1至第十二开关B12)的选择端均选择正端输入电压Vin+,负端次级电容阵列44和负端主级电容阵列46连接的所有选择开关(第十三开关B13至第二十四开关B24)的选择端均选择负端输入电压Vin-,同时采样开关47处于闭合的状态。这样,10-bit的DAC进入差分逐次逼近型模数转换器的采样阶段,采样得出的电压均保存于正、负端电容阵列当中。
之后进入10-bit位转换阶段的最高位转换,采样开关47断开,正端主级电容阵列43中的第十六电容C16连接的第十二开关B12首先选择高参考电压Vrefh,其他正端电容阵列连接的选择开关则选择低参考电压Vrefl。同时,负端主级电容阵列46中的第三十二电容C32连接的第二十四开关B24首先选择低参考电压Vrefl,其他负端电容阵列连接的选择开关则选择高参考电压。然后差分DAC的正负输出端得出最高位DAC的转换电压,经过电压比较器的比较,得出最高位的数据。
若最高位的电压比较结果是1,那么第十二开关B12和第二十四开关B24则保持原来的选择,也就是分别选择高参考电压Vrefh、低参考电压Vrefl;若最高位的电压比较结果是0,那么第十二开关B12和第二十四开关B24则做出相反的选择,也就是分别选择低参考电压Vrefl、高参考电压Vrefh
接着进入10-bit位转换阶段的次高位转换,采样开关47保持断开,正端主级电容阵列43中的第十五电容C15连接的第十一开关B11首先选择高参考电压Vrefh,其他正端电容阵列连接的选择开关则选择低参考电压Vrefl。同时,负端主级电容阵列46中的第三十一电容C31连接的第二十三开关B23首先选择低参考电压Vrefl,其他负端电容阵列连接的选择开关则选择高参考电压。然后差分DAC的正负输出端得出次高位DAC的转换电压,经过电压比较器的比较,得出次高位的数据。
若次高位的电压比较结果是1,那么第十一开关B11和第二十三开关B23则保持原来的选择,也就是分别选择高参考电压Vrefh、低参考电压Vrefl;若最高位的电压比较结果是0,那么第十一开关B11和第二十三开关B23则做出相反的选择,也就是分别选择低参考电压Vrefl、高参考电压Vrefh
依据这样的方法,重复操作,直至得出10-bit的数字结果。由于DAC只需比较得出10-bit的数据,故在差分DAC的10-bit位转换过程中,与正端次级电容阵列41相连的第一开关B1、第二开关B2只需保持与低参考电压Vrefl相连,与负端次级电容阵列44相连的第十三开关B13、第十四开关B14只需保持与高参考电压Vrefh相连。
最终本实例得出的转换结果为:
V DAC , d = - V REF + Σ i = 1 10 2 i + 2 B i 4095 V REF
而依据理想的差分DAC进行逐次逼近模数转换,可以得出转换结果为:
V DAC , l = - V REF + Σ i = 1 10 2 i B i 1024 V REF ;
那么我们可以得出:
Δ d = V DAC , d - V DAC , l = ( 1 4095 - 1 4096 ) Σ i = 1 10 2 i + 2 B i V REF ;
当逐次逼近模数转换器达到满量程,也就是Bi=1,那么两者的差值Δt=8184VREF/(4096×4095)≈0.249VREF/512,也就是本实施例实现的结果与理想的转换结果相比较,转换产生的偏差小于1LSB(1LSB=VREF/512)的精度,产生的偏差可以忽略。所以本实例的10-bit差分DAC实现的转换避免了如图3结构所示的1LSB增益误差,DAC的静态性能得到改善。
将本实施例应用于10-bit差分逐次逼近模数转换器中,并对10-bit差分逐次逼近模数转换器进行性能仿真。如图5a所示是10-bit模数转换器的差分非线性DNL的结果,从图中可以看出DNL的结果为-0.4LSB/+0.4LSB。图5b所示是积分非线性INL的结果,从图中可以看出INL的结果为-0.3LSB/+0.6LSB。通过静态特性仿真结果可以看出DAC的静态特性良好,没有出现丢失码和1LSB增益误差的问题。
如图6所示是10-bit模数转换器的动态特性仿真结果,利用2048采样点进行FFT变换得出的幅频特性图,从图中可以得出信噪失真比SNDR为61.8dB,有效位ENOB为9.97,无杂散动态范围SFDR为86.8dB,10-bit的模数转换器动态特性良好。
通过以上的静态特性仿真、动态特性仿真,可以看出本实施例能够达到10-bit差分逐次逼近型模数转换器的要求,能够实现比较理想的静态性能和动态性能。
本发明先将图3所示的10-bit差分DAC结构扩大至12-bit结构,取其高10位作为DAC的输出,提高DAC的精度。然后,为了消除由于DAC精度提高所引起的电容总面积增加的问题,采用单位电容串联替代DAC中的最低位电容。由此既能解决电容匹配的问题,又能克服如图3所示的结构所出现的1LSB增益误差,提供一种静态特性良好的改进型10-bit差分电容分段耦合式DAC。
上述实施例为本发明较佳的实施方式,但本发明的实施方式并不受所述实施例的限制,其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化,均应为等效的置换方式,都包含在本发明的保护范围之内。

Claims (5)

1.一种改进型10-bit差分电容分段耦合式DAC,其特征在于,包括正端次级电容阵列、正端耦合电容、正端主级电容阵列、负端次级电容阵列、负端耦合电容、负端主级电容阵列和采样开关;
所述正端次级电容阵列包括第一、第二、第三、第四、第五、第六及第七电容,所述第一电容与第二电容串联,所述第二电容的下极板与第一开关连接,所述第一开关的选择端与低参考电压及正端输入电压连接,所述第三电容的下极板与第二开关连接,所述第二开关的选择端与低参考电压及正端输入电压连接,所述第四、第五、第六及第七电容的下极板分别与第三、第四、第五、第六开关连接,所述第三、第四、第五及第六开关的选择端均与低参考电压、高参考电压及正端输入电压连接;
所述正端主级电容阵列包括第十、第十一、第十二、第十三、第十四、第十五及第十六电容,所述第十电容及第十一电容串联连接,所述第十一、第十二、第十三、第十四、第十五及第十六电容的下极板分别与第七、第八、第九、第十、第十一及第十二开关连接;所述第七、第八、第九、第十、第十一及第十二开关的选择端均与低参考电压、高参考电压及正端输入电压连接;
所述正端耦合电容包括串联连接的第八电容及第九电容,所述第八电容的下极板分别与第一、第三、第四、第五、第六及第七电容的上极板连接,所述第九电容的上极板分别与第十、第十二、第十三、第十四、第十五及第十六电容的上极板和采样开关的一端连接;
所述负端次级电容阵列包括第十七、第十八、第十九、第二十、第二十一、第二十二及第二十三电容,所述第十七电容与第十八电容串联连接,所述第十八、第十九、第二十、第二十一、第二十二及第二十三电容的下极板分别与第十三、第十四、第十五、第十六、第十七及第十八开关连接,所述第十三及第十四开关的选择端均与高参考电压及负端输入电压连接,所述第十五、第十六、第十七及第十八的选择端均与低参考电压、高参考电压及负端输入电压连接;
所述负端主级电容阵列包括第二十六、第二十七、第二十八、第二十九、第三十、第三十一及第三十二电容,所述第二十六电容与第二十七电容串联连接,所述第二十七、第二十八、第二十九、第三十、第三十一及第三十二电容的下极板分别与第十九、第二十、第二十一、第二十二、第二十三及第二十四开关连接,所述第十九、第二十、第二十一、第二十二、第二十三及第二十四开关的选择端均与低参考电压、高参考电压及负端输入电压连接;
所述负端耦合电容包括相互串联的第二十四电容及第二十五电容,所述第二十四电容的下极板分别与第十七、第十九、第二十、第二十一、第二十二及第二十三的上极板连接,所述第二十五电容的上极板分别与第二十六、第二十八、第二十九、第三十、第三十一及第三十二电容的上极板和采样开关的另一端连接。
2.根据权利要求1所述的一种改进型10-bit差分电容分段耦合式DAC,其特征在于,所述第一、第二、及第三电容的容值均为单位电容容值CU,所述第四电容的容值为2CU,第五电容C5的容值为4CU,第六电容C6的容值为8CU,第七电容C7的容值为16CU
所述第十、第十一及第十二电容的容值均为单位电容容值CU,所述第十三电容的容值为2CU,第十四电容的容值为4CU,第十五电容的容值为8CU,第十六电容的容值为16CU
3.根据权利要求1所述的一种改进型10-bit差分电容分段耦合式DAC,其特征在于,所述负端次级电容阵列中,第十七、十八及第十九电容的容值均为单位电容容值CU,所述第二十电容的容值为2CU,第二十一电容的容值为4CU,第二十二电容的容值为8CU,第二十三电容的容值为16CU
所述负端主级电容阵列中,第二十六、二十七及第二十八电容的容值均为单位电容容值CU,所述第二十九电容的容值为2CU,第三十电容的容值为4CU,第三十一电容的容值为8CU,第三十二电容的容值为16CU
4.根据权利要求1所述的一种改进型10-bit差分电容分段耦合式DAC,其特征在于,所述正端耦合电容中,第八电容及第九电容的容值均为单位电容容值CU,所述负端耦合电容中,第二十四电容及第二十五电容的容值均为单位电容容值CU
5.根据权利要求1-4任一项所述的一种改进型10-bit差分电容分段耦合式DAC,其特征在于,电容采用0.18um CMOS工艺中的MIM电容。
CN201410229304.5A 2014-05-27 2014-05-27 一种改进型10‑bit差分电容分段耦合式DAC Active CN104038223B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410229304.5A CN104038223B (zh) 2014-05-27 2014-05-27 一种改进型10‑bit差分电容分段耦合式DAC

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410229304.5A CN104038223B (zh) 2014-05-27 2014-05-27 一种改进型10‑bit差分电容分段耦合式DAC

Publications (2)

Publication Number Publication Date
CN104038223A true CN104038223A (zh) 2014-09-10
CN104038223B CN104038223B (zh) 2017-04-19

Family

ID=51468836

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410229304.5A Active CN104038223B (zh) 2014-05-27 2014-05-27 一种改进型10‑bit差分电容分段耦合式DAC

Country Status (1)

Country Link
CN (1) CN104038223B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110198167A (zh) * 2019-04-17 2019-09-03 西安电子科技大学 一种非对称的sar adc电容开关时序电路及方法
CN111934035A (zh) * 2020-09-22 2020-11-13 深圳英集芯科技有限公司 电压检测芯片、电池及电子设备
CN113258931A (zh) * 2021-06-11 2021-08-13 微龛(广州)半导体有限公司 Sar adc电路

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106571822A (zh) * 2016-10-21 2017-04-19 深圳市汇春科技股份有限公司 一种提高adc转换精度的方法和装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040246163A1 (en) * 2003-06-03 2004-12-09 Leung Ka Y. Noise cancellation in a single ended SAR converter
US20050083221A1 (en) * 2003-10-20 2005-04-21 Texas Instruments Incorporated Method and circuit for gain and/or offset correction in a capacitor digital-to-analog converter
CN101282120A (zh) * 2007-04-05 2008-10-08 中国科学院微电子研究所 一种乘法数字模拟转换电路及其应用
CN103475373A (zh) * 2013-09-02 2013-12-25 深圳市汇顶科技股份有限公司 一种分段电容阵列结构数模转换器
CN203872163U (zh) * 2014-05-27 2014-10-08 华南理工大学 一种改进型10-bit差分电容分段耦合式DAC

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040246163A1 (en) * 2003-06-03 2004-12-09 Leung Ka Y. Noise cancellation in a single ended SAR converter
US20050083221A1 (en) * 2003-10-20 2005-04-21 Texas Instruments Incorporated Method and circuit for gain and/or offset correction in a capacitor digital-to-analog converter
CN101282120A (zh) * 2007-04-05 2008-10-08 中国科学院微电子研究所 一种乘法数字模拟转换电路及其应用
CN103475373A (zh) * 2013-09-02 2013-12-25 深圳市汇顶科技股份有限公司 一种分段电容阵列结构数模转换器
CN203872163U (zh) * 2014-05-27 2014-10-08 华南理工大学 一种改进型10-bit差分电容分段耦合式DAC

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110198167A (zh) * 2019-04-17 2019-09-03 西安电子科技大学 一种非对称的sar adc电容开关时序电路及方法
CN110198167B (zh) * 2019-04-17 2021-01-08 西安电子科技大学 一种非对称的sar adc电容开关时序电路及方法
CN111934035A (zh) * 2020-09-22 2020-11-13 深圳英集芯科技有限公司 电压检测芯片、电池及电子设备
CN113258931A (zh) * 2021-06-11 2021-08-13 微龛(广州)半导体有限公司 Sar adc电路

Also Published As

Publication number Publication date
CN104038223B (zh) 2017-04-19

Similar Documents

Publication Publication Date Title
CN102045067B (zh) 提高逐次逼近adc输出信噪比的转换和校准算法及adc
US10135457B2 (en) Successive approximation register analog-digital converter having a split-capacitor based digital-analog converter
CN105322966B (zh) 提高逐次逼近模数转换器线性度的电容交换与平均方法
CN105827245B (zh) 一种逐次逼近式模数转换器结构
CN105553479B (zh) 一种应用于近阈值sar adc的二进制电容阵列及其低功耗开关方法
CN104734716A (zh) 连续逼近暂存式模拟数字转换器及其控制方法
CN109120268A (zh) 一种动态比较器失调电压校准方法
CN102594353A (zh) 一种数模转换器及逐次逼近存储转换器
CN104038223A (zh) 一种改进型10-bit差分电容分段耦合式DAC
KR20190071536A (ko) 연속근사 레지스터 아날로그 디지털 변환기 및 그것의 동작 방법
CN105049049A (zh) 一种提高逐次逼近模数转换器dnl/inl的电容交换方法
CN106921391A (zh) 系统级误差校正sar模拟数字转换器
CN104135289B (zh) 校准列级多参考电压单斜adc的方法及装置
CN112039528B (zh) 一种逐次逼近模数转换器中的电容阵列逻辑控制方法
CN112272027A (zh) 一种逐次逼近模数转换器及电容开关切换方法
CN111641413A (zh) 一种高能效sar adc的电容阵列开关方法
CN111669180B (zh) 基于Vcm的超低功耗SAR ADC开关切换结构及其开关切换方法
CN105049050A (zh) 一种用于逐次逼近模数转换器的电荷重分配方法
CN110034762A (zh) 一种采样频率可调的模数转换器
CN204376879U (zh) 具有混合型dac电容阵列结构的sar adc
CN203872163U (zh) 一种改进型10-bit差分电容分段耦合式DAC
CN106209106B (zh) 一种提高混合电阻电容型模数转换器动态性能的位循环方法
CN104753533A (zh) 一种分级共享式双通道流水线型模数转换器
CN108111171A (zh) 适用于差分结构逐次逼近型模数转换器单调式开关方法
CN212435679U (zh) 一种基于Vcm的超低功耗SAR ADC开关切换结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant