CN203872163U - 一种改进型10-bit差分电容分段耦合式DAC - Google Patents

Abstract

本实用新型公开了一种改进型10-bit差分电容分段耦合式DAC，包括正端次级电容阵列、正端耦合电容、正端主级电容阵列、负端次级电容阵列、负端耦合电容、负端主级电容阵列和采样开关；本实用新型利用12-bit结构差分DAC去实现10-bit差分DAC，避免了1-LSB的增益误差，改善了DAC的静态性能；同时本实用新型正端次级电容阵列、正端主级电容阵列、负端次级电容阵列和负端主级电容阵列，通过采用单位电容串联替代DAC中的最低位电容，实现了较小容值的电容，避免了提高DAC精度所带来的面积过大的问题。因此本实用新型具有良好的静态特性且占用较小的面积。

Description

一种改进型10-bit差分电容分段耦合式DAC

技术领域

本实用新型涉及集成电路芯片领域，具体涉及一种改进型10-bit差分电容分段耦合式DAC。

背景技术

逐次逼近型模数转换器具有中等速度、中等精度和低功耗的特点，广泛应用于信号采集系统。差分型逐次逼近型模数转换器相对于单端型，能够抑制电源噪声等干扰，一般用于10-bit至12-bit的逐次逼近型模数转换器。差分逐次逼近型模数转换器的基本结构如图1所示，由图可知，该电路主要由差分DAC、开关网络、比较器和逐次逼近控制逻辑构成。采用电容式的差分DAC能够实现信号的采样，无需另外增加采样电路，降低了模数转换器的结构复杂度。这样经过差分DAC对输入信号进行差分采样，比较器展开逐位的比较，逐次逼近控制逻辑产生DAC开关网络的控制信号，实现位转换过程，最终得出所需的数字信号。

差分电容式DAC作为差分逐次逼近型模数转换器的关键模块之一，它决定了模数转换器的静态性能。但随着模数转换器的精度增加，电容式DAC的面积也会增加，所以DAC的面积是模数转换器设计的重要考虑因素之一。

分段耦合式结构的提出可以减小电容式DAC的面积。如图2所示为早期提出的10-bit差分电容分段耦合式DAC的结构，它利用了耦合电容C₇＝C₁₉＝32C_U/31(C_U为单位电容),从而避免了由于DAC精度增加而电容的面积成指数增长的问题，从而大大减小了DAC的面积。但是，由于耦合电容与单位电容C_U存在非整数倍的关系，所以这会给DAC的版图设计带来很大的问题，电容之间难以匹配，从而影响DAC各电容的实际容值，使得DAC的性能下降。

图3为现有技术的10-bit差分电容分段耦合式DAC结构，它相对于图2中的早期10-bit差分电容分段耦合式DAC，去掉了边缘电容，且耦合电容C₆、C₁₇的容值确定为C_U，这样能够很好地解决DAC的电容匹配的问题，但是引入了一定的增益误差。

利用图3的结构进行逐次逼近模数转换，经过10-bit的位转换，可以得出转换结果为：

其中V_REF为参考电压，B_i为各位转换结果；

而依据理想的差分DAC进行逐次逼近模数转换，可以得出转换结果为：

$V_{\mathrm{DAC},1}=-V_{\mathrm{REF}}+\underset{i=1}{\overset{10}{\mathrm{\Σ}}}\frac{2^i{B}_i}{1024}{V}_{\mathrm{REF}};$

那么我们可以得出：

${\mathrm{\Δ}}_t=V_{\mathrm{DAC},t}-V_{\mathrm{DAC},1}=(\frac{1}{1023}-\frac{1}{1024})\underset{i=1}{\overset{10}{\mathrm{\Σ}}}{2}^i{B}_i{V}_{\mathrm{REF}};$

当逐次逼近模数转换器达到满量程，也就是B_i＝1，那么两者的差值Δ_t＝V_REF512。而对于10-bit的差分模数转换器，它的最小精度1LSB＝V_REF512。所以图3的差分DAC与理想的DAC相比较，产生了1LSB的偏差，这是不可以忽略的，DAC的静态特性也会受到影响。

实用新型内容

为了克服现有技术存在的缺点与不足，本实用新型提供一种改进型10-bit差分电容分段耦合式DAC。

本实用新型采用如下技术方案：

一种改进型10-bit差分电容分段耦合式DAC，包括正端次级电容阵列、正端耦合电容、正端主级电容阵列、负端次级电容阵列、负端耦合电容、负端主级电容阵列和采样开关；

所述正端次级电容阵列包括第一、第二、第三、第四、第五、第六及第七电容，所述第一电容与第二电容串联，所述第二电容的下极板与第一开关连接，所述第一开关的选择端与低参考电压及正端输入电压连接，所述第三电容的下极板与第二开关连接，所述第二开关的选择端与低参考电压及正端输入电压连接，所述第四、第五、第六及第七电容的下极板分别与第三、第四、第五、第六开关连接，所述第三、第四、第五及第六开关的选择端均与低参考电压、高参考电压及正端输入电压连接；

所述正端主级电容阵列包括第十、第十一、第十二、第十三、第十四、第十五及第十六电容，所述第十电容及第十一电容串联连接，所述第十一、第十二、第十三、第十四、第十五及第十六电容的下极板分别与第七、第八、第九、第十、第十一及第十二开关连接；所述第七、第八、第九、第十、第十一及第十二开关的选择端均与低参考电压、高参考电压及正端输入电压连接；

所述正端耦合电容包括串联连接的第八电容及第九电容，所述第八电容的下极板分别与第一、第三、第四、第五、第六及第七电容的上极板连接，所述第九电容的上极板分别与第十、第十二、第十三、第十四、第十五及第十六电容的上极板和采样开关的一端连接；

所述负端次级电容阵列包括第十七、第十八、第十九、第二十、第二十一、第二十二及第二十三电容，所述第十七电容与第十八电容串联连接，所述第十八、第十九、第二十、第二十一、第二十二及第二十三电容的下极板分别与第十三、第十四、第十五、第十六、第十七及第十八开关连接，所述第十三及第十四开关的选择端均与高参考电压及负端输入电压连接，所述第十五、第十六、第十七及第十八的选择端均与低参考电压、高参考电压及负端输入电压连接；

所述负端主级电容阵列包括第二十六、第二十七、第二十八、第二十九、第三十、第三十一及第三十二电容，所述第二十六电容与第二十七电容串联连接，所述第二十七、第二十八、第二十九、第三十、第三十一及第三十二电容的下极板分别与第十九、第二十、第二十一、第二十二、第二十三及第二十四开关连接，所述第十九、第二十、第二十一、第二十二、第二十三及第二十四开关的选择端均与低参考电压、高参考电压及负端输入电压连接；

所述负端耦合电容包括相互串联的第二十四电容及第二十五电容，所述第二十四电容的下极板分别与第十七、第十九、第二十、第二十一、第二十二及第二十三的上极板连接，所述第二十五电容的上极板分别与第二十六、第二十八、第二十九、第三十、第三十一及第三十二电容的上极板和采样开关的另一端连接。

所述第一、第二、及第三电容的容值均为单位电容容值C_U，所述第四电容的容值为2C_U，第五电容C₅的容值为4C_U，第六电容C₆的容值为8C_U，第七电容C₇的容值为16C_U；

所述第十、第十一及第十二电容的容值均为单位电容容值C_U，所述第十三电容的容值为2C_U，第十四电容的容值为4C_U，第十五电容的容值为8C_U，第十六电容的容值为16C_U。

所述负端次级电容阵列中，第十七、十八及第十九电容的容值均为单位电容容值C_U，所述第二十电容的容值为2C_U，第二十一电容的容值为4C_U，第二十二电容的容值为8C_U，第二十三电容的容值为16C_U；

所述负端主级电容阵列中，第二十六、二十七及第二十八电容的容值均为单位电容容值C_U，所述第二十九电容的容值为2C_U，第三十电容的容值为4C_U，第三十一电容的容值为8C_U，第三十二电容的容值为16C_U。

所述正端耦合电容中，第八电容及第九电容的容值均为单位电容容值C_U，所述负端耦合电容中，第二十四电容及第二十五电容的容值均为单位电容容值C_U。

上述第一至第三十二电容均采用0.18um CMOS工艺中的MIM电容。

本实用新型的有益效果：

本实用新型为了避免产生1-LSB增益误差，增大差分DAC的精度，利用12-bit的差分DAC去实现10-bit的精度，同时为了避免DAC的分辨率提高所引起的电容面积过大的问题，利用串联电容的方法去实现较小的电容，从而避免了面积过大的问题；这样，利用12-bit差分DAC去实现10-bit精度和串联电容避免总电容面积过大，本实用新型获得了同时保持静态特性良好和电容面积较小的优点。

附图说明

图1是差分逐次逼近型模数转换器的基本结构图；

图2是早期的10-bit差分电容分段耦合式DAC的结构图；

图3是现有技术中的10-bit差分电容分段耦合式DAC的结构图；

图4是本实用新型的10-bit差分电容分段耦合式DAC的结构图；

图5a是应用本实用新型的10-bit差分逐次逼近型模数转换器的差分非线性DNL仿真结果图；

图5b是应用本实用新型的10-bit差分逐次逼近型模数转换器的积分非线性INL仿真结果图；

图6是应用本实用新型的10-bit差分逐次逼近型模数转换器的动态特性仿真结果图。

具体实施方式

下面结合实施例及附图，对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。

实施例

如图4所示，一种改进型10-bit差分电容分段耦合式DAC，包括正端次级电容阵列41、正端耦合电容42、正端主级电容阵列43、负端次级电容阵列44、负端耦合电容45、负端主级电容阵列46和采样开关47；

所述正端次级电容阵列包括第一电容C₁、第二电容C₂、第三电容C₃、第四电容C₄、第五电容C₅、第六电容C₆和第七电容C₇，其中第一电容C₁、第三电容C₃、第四电容C₄、第五电容C₅、第六电容C₆和第七电容C₇的上极板相连；

所述第一电容C₁与第二电容C₂容值为单位电容C_U，其中本实施例中C_U＝100fF,并且第一电容C₁与第二电容C₂串联，第一电容C₁下极板与第二电容C₂的上极板相连接，实现容值为C_U/2的电容，第二电容C₂的下极板与第一开关B₁相连，第一开关B₁的选择端分别与低参考电压V_refl和正端输入电压V_in+选择连接；

第三电容C₃容值为C_U，所述第三电容C₃的下极板与第二开关B₂相连，同时第二开关B₂的选择端分别与低参考电压V_refl和正端输入电压V_in+选择连接；

第四电容C₄容值为2C_U，所述第四电容C₄的下极板与第三开关B₃相连，同时第三开关B₃的选择端分别与低参考电压V_refl、高参考电压V_refh和正端输入电压V_in+选择连接；

第五电容C₅容值为4C_U，所述第五电容C₅的下极板与第四开关B₄相连，同时第四开关B₄的选择端分别与低参考电压V_refl、高参考电压V_refh和正端输入电压V_in+选择连接。

第六电容C₆容值为8C_U，下极板与第五开关B₅相连，同时第五开关B₅的选择端分别与低参考电压V_refl、高参考电压V_refh和正端输入电压V_in+选择连接。

第七电容C₇容值为16C_U，下极板与第六开关B₆相连，同时第六开关B₆的选择端分别与低参考电压V_refl、高参考电压V_refh和正端输入电压V_in+选择连接；

正端耦合电容42包括第八电容C₈与第九电容C₉，第八电容及第九电容的容值均为C_U，并且串联相接，具体为：第八电容C₈的上极板与第九电容C₉的下极板相连接，实现正端耦合电容42的容值为C_U/2。所述第八电容的下极板分别与第一电容C₁、第三电容C₃、第四电容C₄、第五电容C₅、第六电容C₆和第七电容C₇的电容上极板相连，同时第九电容C₉的上极板，作为差分DAC的正端输出与电压比较器的正端相连接。

正端主级电容阵列43包括第十电容C₁₀、第十一电容C₁₁、第十二电容C₁₂、第十三电容C₁₃、第十四电容C₁₄、第十五电容C₁₅和第十六电容C₁₆，其中第十电容C₁₀、第十二电容C₁₂、第十三电容C₁₃、第十四电容C₁₄、第十五电容C₁₅和第十六电容C₁₆的电容上极板相连，并且接入正端耦合电容42第九电容C₉的上极板。

第十电容C₁₀与第十一电容C₁₁容值为单位电容C_U，并且第十电容C₁₀与第十一电容C₁₁串联，第十电容C₁₀下极板与第十一电容C₁₁的上极板相连接，实现容值为C_U/2的电容。第十一电容C₁₁的下极板与第七开关B₇相连，第七开关B₇的选择端分别与低参考电压V_refl、高参考电压V_refh和正端输入电压V_in+连接。

第十二电容C₁₂容值为C_U，下极板与第八开关B₈相连，同时第八开关B₈的选择端分别与低参考电压V_refl、高参考电压V_refh和正端输入电压V_in+连接。

第十三电容C₁₃容值为2C_U，下极板与第九开关B₉相连，同时第九开关B₉的选择端分别与低参考电压V_refl、高参考电压V_refh和正端输入电压V_in+连接。

第十四电容C₁₄容值为4C_U，下极板与第十开关B₁₀相连，同时第十开关B₁₀的选择端分别为低参考电压V_refl、高参考电压V_refh和正端输入电压V_in+连接。

第十五电容C₁₅容值为8C_U，下极板与第十一开关B₁₁相连，同时第十一开关B₁₁的选择端分别与低参考电压V_refl、高参考电压V_refh和正端输入电压V_in+连接。

第十六电容C₁₆容值为16C_U，下极板与第十二开关B₁₂相连，同时第十二开关B₁₂的选择端分别与低参考电压V_refl、高参考电压V_refh和正端输入电压V_in+连接。

负端次级电容阵列44包括第十七电容C₁₇、第十八电容C₁₈、第十九电容C₁₉、第二十电容C₂₀、第二十一电容C₂₁、第二十二电容C₂₂和第二十三电容C₂₃，其中第十七电容C₁₇、第十九电容C₁₉、第二十电容C₂₀、第二十一电容C₂₁、第二十二电容C₂₂和第二十三电容C₂₃的上极板相连，并且接入负端耦合电容45第二十四电容C₂₄的下极板。

第十七电容C₁₇与第十八电容C₁₈容值为C_U，并且第十七电容C₁₇与第十八电容C₁₈串联，第十七电容C₁₇下极板与第十八电容C₁₈的上极板相连接，实现容值为C_U/2的电容。第十八电容C₁₈的下极板与第十三开关B₁₃相连，第十三开关B₁₃的选择端分别与高参考电压V_refh和负端输入电压V_in-连接。

第十九电容C₁₉容值为C_U，下极板与第十四开关B₁₄相连，同时第十四开关B₁₄的选择端分别与高参考电压V_refh和负端输入电压V_in-连接。

第二十电容C₂₀容值为2C_U，下极板与第十五开关B₁₅相连，同时第十五开关B₁₅的选择端分别与高参考电压V_refh、低参考电压V_refl和负端输入电压V_in-连接。

第二十一电容C₂₁容值为4C_U，下极板与第十六开关B₁₆相连，同时第十六开关B₁₆的选择端分别与高参考电压V_refh、低参考电压V_refl和负端输入电压V_in-连接。

第二十二电容C₂₂容值为8C_U，下极板与第十七开关B₁₇相连，同时第十七开关B₁₇的选择端分别与高参考电压V_refh、低参考电压V_refl和负端输入电压V_in-连接。

第二十三电容C₂₃容值为16C_U，下极板与第十八开关B₁₈相连，同时第十八选择开关B₁₈的选择端分别与高参考电压V_refh、低参考电压V_refl和负端输入电压V_in-连接。

负端耦合电容45包括第二十四电容C₂₄与第二十五电容C₂₅，电容的容值均为C_U，并且串联相接，第二十四电容C₂₄的上极板与第二十五电容C₂₅的下极板相连接，实现负端耦合电容45的容值为C_U/2。同时第二十五电容C₂₅的上极板，作为差分DAC的负端与电压比较器的负端相连接，并分别与第十七电容C₁₇、第十九电容C₁₉、第二十电容C₂₀、第二十一电容C₂₁、第二十二电容C₂₂和第二十三电容C₂₃的上极板相连。

负端主级电容阵列46包括第二十六电容C₂₆、第二十七电容C₂₇、第二十八电容C₂₈、第二十九电容C₂₉、第三十电容C₃₀、第三十一电容C₃₁和第三十二电容C₃₂，其中第二十六电容C₂₆、第二十八电容C₂₈、第二十九电容C₂₉、第三十电容C₃₀、第三十一电容C₃₁和第三十二电容C₃₂的上极板相连，并且接入负端耦合电容45第二十五电容C₂₅的上极板。

第二十六电容C₂₆与第二十七电容C₂₇容值为单位电容C_U，并且第二十六电容C₂₆与第二十七电容C₂₇串联，具体为：第二十六电容C₂₆下极板与第二十七电容C₂₇的上极板相连接，实现容值为C_U/2的电容。第二十七电容C₂₇的下极板与第十九开关B₁₉相连，第十九开关B₁₉的选择端分别与高参考电压V_refh、低参考电压V_refl和负端输入电压V_in-连接。

第二十八电容C₂₈容值为C_U，下极板与第二十开关B₂₀相连，同时第二十开关B₂₀的选择端分别与高参考电压V_refh、低参考电压V_refl和负端输入电压V_in-选择连接。

第二十九电容C₂₉容值为2C_U，下极板与第二十一选择开关B₂₁相连，同时第二十一选择开关B₂₁的选择端分别与高参考电压V_refh、低参考电压V_refl和负端输入电压V_in-选择连接。

第三十电容C₃₀容值为4C_U，下极板与第二十二选择开关B₂₂相连，同时第二十二选择开关B₂₂的选择端分别与高参考电压V_refh、低参考电压V_refl和负端输入电压V_in-选择连接。

第三十一电容C₃₁容值为8C_U，下极板与第二十三选择开关B₂₃相连，同时第二十三选择开关B₂₃的选择端分别与高参考电压V_refh、低参考电压V_refl和负端输入电压V_in-选择连接。

第三十二电容C₃₂容值为16C_U，下极板与第二十四选择开关B₄相连，同时第二十四选择开关B₂₄的选择端分别与高参考电压V_refh、低参考电压V_refl和负端输入电压V_in-选择连接。

所述采样开关47的两端分别连接正端主级电容阵列43的电容上极板和负端主级电容阵列46的电容上极板。

本实施例的具体工作过程分成采样阶段和10-bit位转换阶段。

在采样阶段，正端次级电容阵列41和正端主级电容阵列43连接的所有开关(第一开关B₁至第十二开关B₁₂)的选择端均选择正端输入电压V_in+，负端次级电容阵列44和负端主级电容阵列46连接的所有选择开关(第十三开关B₁₃至第二十四开关B₂₄)的选择端均选择负端输入电压V_in-，同时采样开关47处于闭合的状态。这样，10-bit的DAC进入差分逐次逼近型模数转换器的采样阶段，采样得出的电压均保存于正、负端电容阵列当中。

之后进入10-bit位转换阶段的最高位转换，采样开关47断开，正端主级电容阵列43中的第十六电容C₁₆连接的第十二开关B₁₂首先选择高参考电压V_refh，其他正端电容阵列连接的选择开关则选择低参考电压V_refl。同时，负端主级电容阵列46中的第三十二电容C₃₂连接的第二十四开关B₂₄首先选择低参考电压V_refl，其他负端电容阵列连接的选择开关则选择高参考电压。然后差分DAC的正负输出端得出最高位DAC的转换电压，经过电压比较器的比较，得出最高位的数据。

若最高位的电压比较结果是1，那么第十二开关B₁₂和第二十四开关B₂₄则保持原来的选择，也就是分别选择高参考电压V_refh、低参考电压V_refl；若最高位的电压比较结果是0，那么第十二开关B₁₂和第二十四开关B₂₄则做出相反的选择，也就是分别选择低参考电压V_refl、高参考电压V_refh。

接着进入10-bit位转换阶段的次高位转换，采样开关47保持断开，正端主级电容阵列43中的第十五电容C₁₅连接的第十一开关B₁₁首先选择高参考电压V_refh，其他正端电容阵列连接的选择开关则选择低参考电压V_refl。同时，负端主级电容阵列46中的第三十一电容C₃₁连接的第二十三开关B₂₃首先选择低参考电压V_refl，其他负端电容阵列连接的选择开关则选择高参考电压。然后差分DAC的正负输出端得出次高位DAC的转换电压，经过电压比较器的比较，得出次高位的数据。

若次高位的电压比较结果是1，那么第十一开关B₁₁和第二十三开关B₂₃则保持原来的选择，也就是分别选择高参考电压V_refh、低参考电压V_refl；若最高位的电压比较结果是0，那么第十一开关B₁₁和第二十三开关B₂₃则做出相反的选择，也就是分别选择低参考电压V_refl、高参考电压V_refh。

依据这样的方法，重复操作，直至得出10-bit的数字结果。由于DAC只需比较得出10-bit的数据，故在差分DAC的10-bit位转换过程中，与正端次级电容阵列41相连的第一开关B₁、第二开关B₂只需保持与低参考电压V_refl相连，与负端次级电容阵列44相连的第十三开关B₁₃、第十四开关B₁₄只需保持与高参考电压V_refh相连。

最终本实例得出的转换结果为：

$V_{\mathrm{DAC},d}=-V_{\mathrm{REF}}+\underset{i=1}{\overset{10}{\mathrm{\Σ}}}\frac{2^{i+2}{B}_i}{4095}{V}_{\mathrm{REF}}$

而依据理想的差分DAC进行逐次逼近模数转换，可以得出转换结果为：

$V_{\mathrm{DAC},1}=-V_{\mathrm{REF}}+\underset{i=1}{\overset{10}{\mathrm{\Σ}}}\frac{2^i{B}_i}{1024}{V}_{\mathrm{REF}};$

那么我们可以得出：

${\mathrm{\Δ}}_d=V_{\mathrm{DAC},d}-V_{\mathrm{DAC},1}=(\frac{1}{4095}-\frac{1}{4096})\underset{i=1}{\overset{10}{\mathrm{\Σ}}}{2}^{i+2}{B}_i{V}_{\mathrm{REF}};$

当逐次逼近模数转换器达到满量程，也就是B_i＝1，那么两者的差值Δ_t＝8184V_REF(4096×4095)≈0.249V_REF512，也就是本实施例实现的结果与理想的转换结果相比较，转换产生的偏差小于1LSB(1LSB＝V_REF512)的精度，产生的偏差可以忽略。所以本实例的10-bit差分DAC实现的转换避免了如图3结构所示的1LSB增益误差，DAC的静态性能得到改善。

将本实施例应用于10-bit差分逐次逼近模数转换器中，并对10-bit差分逐次逼近模数转换器进行性能仿真。如图5a所示是10-bit模数转换器的差分非线性DNL的结果，从图中可以看出DNL的结果为-0.4LSB/+0.4LSB。图5b所示是积分非线性INL的结果，从图中可以看出INL的结果为-0.3LSB/+0.6LSB。通过静态特性仿真结果可以看出DAC的静态特性良好，没有出现丢失码和1LSB增益误差的问题。

如图6所示是10-bit模数转换器的动态特性仿真结果，利用2048采样点进行FFT变换得出的幅频特性图，从图中可以得出信噪失真比SNDR为61.8dB，有效位ENOB为9.97，无杂散动态范围SFDR为86.8dB，10-bit的模数转换器动态特性良好。

通过以上的静态特性仿真、动态特性仿真，可以看出本实施例能够达到10-bit差分逐次逼近型模数转换器的要求，能够实现比较理想的静态性能和动态性能。

本实用新型先将图3所示的10-bit差分DAC结构扩大至12-bit结构，取其高10位作为DAC的输出，提高DAC的精度。然后，为了消除由于DAC精度提高所引起的电容总面积增加的问题，采用单位电容串联替代DAC中的最低位电容。由此既能解决电容匹配的问题，又能克服如图3所示的结构所出现的1LSB增益误差，提供一种静态特性良好的改进型10-bit差分电容分段耦合式DAC。

上述实施例为本实用新型较佳的实施方式，但本实用新型的实施方式并不受所述实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。

Claims (5)

1.一种改进型10-bit差分电容分段耦合式DAC，其特征在于，包括正端次级电容阵列、正端耦合电容、正端主级电容阵列、负端次级电容阵列、负端耦合电容、负端主级电容阵列和采样开关；

所述正端次级电容阵列包括第一、第二、第三、第四、第五、第六及第七电容，所述第一电容与第二电容串联，所述第二电容的下极板与第一开关连接，所述第一开关的选择端与低参考电压及正端输入电压连接，所述第三电容的下极板与第二开关连接，所述第二开关的选择端与低参考电压及正端输入电压连接，所述第四、第五、第六及第七电容的下极板分别与第三、第四、第五、第六开关连接，所述第三、第四、第五及第六开关的选择端均与低参考电压、高参考电压及正端输入电压连接；

所述正端主级电容阵列包括第十、第十一、第十二、第十三、第十四、第十五及第十六电容，所述第十电容及第十一电容串联连接，所述第十一、第十二、第十三、第十四、第十五及第十六电容的下极板分别与第七、第八、第九、第十、第十一及第十二开关连接；所述第七、第八、第九、第十、第十一及第十二开关的选择端均与低参考电压、高参考电压及正端输入电压连接；

所述正端耦合电容包括串联连接的第八电容及第九电容，所述第八电容的下极板分别与第一、第三、第四、第五、第六及第七电容的上极板连接，所述第九电容的上极板分别与第十、第十二、第十三、第十四、第十五及第十六电容的上极板和采样开关的一端连接；

所述负端次级电容阵列包括第十七、第十八、第十九、第二十、第二十一、第二十二及第二十三电容，所述第十七电容与第十八电容串联连接，所述第十八、第十九、第二十、第二十一、第二十二及第二十三电容的下极板分别与第十三、第十四、第十五、第十六、第十七及第十八开关连接，所述第十三及第十四开关的选择端均与高参考电压及负端输入电压连接，所述第十五、第十六、第十七及第十八的选择端均与低参考电压、高参考电压及负端输入电压连接；

所述负端主级电容阵列包括第二十六、第二十七、第二十八、第二十九、第三十、第三十一及第三十二电容，所述第二十六电容与第二十七电容串联连接，所述第二十七、第二十八、第二十九、第三十、第三十一及第三十二电容的下极板分别与第十九、第二十、第二十一、第二十二、第二十三及第二十四开关连接，所述第十九、第二十、第二十一、第二十二、第二十三及第二十四开关的选择端均与低参考电压、高参考电压及负端输入电压连接；

所述负端耦合电容包括相互串联的第二十四电容及第二十五电容，所述第二十四电容的下极板分别与第十七、第十九、第二十、第二十一、第二十二及第二十三的上极板连接，所述第二十五电容的上极板分别与第二十六、第二十八、第二十九、第三十、第三十一及第三十二电容的上极板和采样开关的另一端连接。

2.根据权利要求1所述的一种改进型10-bit差分电容分段耦合式DAC，其特征在于，所述第一、第二、及第三电容的容值均为单位电容容值C_U，所述第四电容的容值为2C_U，第五电容C₅的容值为4C_U，第六电容C₆的容值为8C_U，第七电容C₇的容值为16C_U；

所述第十、第十一及第十二电容的容值均为单位电容容值C_U，所述第十三电容的容值为2C_U，第十四电容的容值为4C_U，第十五电容的容值为8C_U，第十六电容的容值为16C_U。

3.根据权利要求1所述的一种改进型10-bit差分电容分段耦合式DAC，其特征在于，所述负端次级电容阵列中，第十七、十八及第十九电容的容值均为单位电容容值C_U，所述第二十电容的容值为2C_U，第二十一电容的容值为4C_U，第二十二电容的容值为8C_U，第二十三电容的容值为16C_U；

所述负端主级电容阵列中，第二十六、第二十七及第二十八电容的容值均为单位电容容值C_U，所述第二十九电容的容值为2C_U，第三十电容的容值为4C_U，第三十一电容的容值为8C_U，第三十二电容的容值为16C_U。

4.根据权利要求1所述的一种改进型10-bit差分电容分段耦合式DAC，其特征在于，所述正端耦合电容中，第八电容及第九电容的容值均为单位电容容值C_U，所述负端耦合电容中，第二十四电容及第二十五电容的容值均为单位电容容值C_U。

5.根据权利要求1-4任一项所述的一种改进型10-bit差分电容分段耦合式DAC，其特征在于，第一至第三十二电容均采用0.18um CMOS工艺中的MIM电容。