CN101282120A

CN101282120A - 一种乘法数字模拟转换电路及其应用

Info

Publication number: CN101282120A
Application number: CNA2007100651799A
Authority: CN
Inventors: 郑晓燕; 周玉梅
Original assignee: Institute of Microelectronics of CAS
Current assignee: China core Microelectronics Technology Chengdu Co., Ltd
Priority date: 2007-04-05
Filing date: 2007-04-05
Publication date: 2008-10-08
Anticipated expiration: 2027-04-05
Also published as: CN100586025C

Abstract

本发明公开了一种MDAC电路，该电路由四相时钟进行控制，包括运放、第一开关电容单元、第二开关电容单元、第三开关电容单元、第四开关电容单元和第五开关电容单元构成的第一级MDAC，用于对接收自外部的差分信号in_1和in_2进行余差放大，将得到的差分信号out_1和out_2输出给第二级MDAC；运放、第二开关电容单元、第三开关电容单元、第四开关电容单元和第五开关电容单元构成的第二级MDAC，用于对接收自第一级MDAC的差分信号out_1和out_2进行余差放大，并在另外两个时钟相将得到的差分信号在同一对差分节点out1和out2输出。本发明同时公开了一种应用MDAC电路的流水线ADC。本发明降低了MDAC电路的功耗，消去了运放的失调电压对第二级MDAC输出的影响。

Description

一种乘法数字模拟转换电路及其应用

技术领域

本发明涉及数字信号处理技术领域，尤其涉及一种四相时钟控制的运放共享的乘法数字模拟转换电路(Multiplying Digital to Analog Circuit，MDAC)，以及应用该MDAC电路的流水线模数转换器(Analog to DigitalCircuit，ADC)。

背景技术

目前，随着数字信号处理技术在通信领域的广泛应用，高速调制解调器、宽带有线与无线通讯系统对中等精度、高速模数转换器的需求越来越大。在各种结构的ADC中，流水线ADC以其在速度、功耗和面积方面特有的折中优势而被广泛采用。

如图1所示，图1为传统的流水线ADC的结构示意图。它由前端采样/保持(S/H)电路、若干个子级(STAGE1、STAGE2、......、STAGE k-1、FLASH)、延时同步寄存器阵列和数字纠错模块组成。在图1中，除前端S/H电路和最后一级的低位快闪式ADC(即FLASH)外，其余各级(STAGE1、STAGE 2、......、STAGE k-1)均包含S/H电路、子数模转换器(SubDAC)、子模数转换器(SubADC)、减法器和余差放大器。如图2所示，图2为传统的流水线ADC结构中各子级的结构示意图。

在图2中，ph1和ph2是两相不交叠时钟，奇数级用ph1来控制采样，偶数级和前端S/H电路用ph2来控制采样，即相邻两级的控制时钟相是相反的。一般将图2所示子级中的S/H电路、子数模转换器、减法器和余差放大器合为MDAC。

流水线ADC是在两相不交叠时钟控制下，使流水线ADC中的前端S/H电路和各流水线子级在采样相和放大相之间交替工作来完成转换的。输入信号首先由前端S/H电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生B₁+r₁位数字码，该数字码被送入延时同步寄存器阵列的同时送入STAGE1中的子数模转换器重新转换为模拟信号，并在减法器中与原始的输入信号相减，相减的结果被称为余差，这个余差信号在余差放大器中乘以2^r1，再被送入STAGE2进行处理，该过程重复一直到STAGE k-1级，最后一级仅进行模数转换，产生B_k位数字码送入延时同步寄存器阵列，不进行余差放大。各级所产生的数字码经过延时同步寄存器阵列进行延时对准，然后经数字纠错模块进行纠错处理后输出最终的数字码。

高速高精度流水线ADC需要高速高精度的余差放大器，这对进行余差放大的运放提出了较高的要求，而对运放的精度和速度要求越高，运放的功耗越大，因此在运放功耗一定的条件下，减少运算放大器的个数对于减小整个ADC的功耗是非常有效的。

图3为传统的运放共享MDAC电路的结构示意图，包括第一级MDAC和第二级MDAC。在图3中，时钟信号ph1e和ph2e表示分别比ph1和ph2下降沿稍微提前。Cs1和Cs2为第一级MDAC的采样电容，Cf1和Cf2为第一级MDAC的反馈电容；Cs3和Cs3为第二级MDAC的采样电容，Cf3和Cf4为第二级MDAC的反馈电容。在ph1相，第一级MDAC进行采样，Cs1、Cf1的上极板接共模，底极板接输入信号in1，Cs2、Cf2的上极板接共模，底极板接输入信号in2；同时，第二级MDAC在进行余差放大，Cs3和Cs4的上极板接运放差分输入端，底极板接第二级子数模转换器(DAC)的输出，Cf3和Cf4的上极板接运放差分输入端，底极板接差分输出out1和out2。在ph2相，第一级MDAC进行余差放大，Cs1、Cf1的上极板接运放差分输入端，底极板接第一级子数模转换器(DAC)的输出，Cs2、Cf2的接运放差分输入端，底极板接差分输出out1和out2；同时，第二级MDAC进行采样，Cs3和Cf3的上极板接共模，底极板接第一级MDAC的输出out1，Cs4和Cf4的上极板接共模，底极板接第一级MDAC的输出out2。

可以看到，第一级MDAC进行余差放大时，第二级MDAC的采样电容和反馈电容是第一级MDAC的负载，同理，第三级MDAC的采样电容和反馈电容是第二级MDAC的负载。由于精度要求的不同，电容可以逐级进行递减。第二级MDAC的采样电容和反馈电容要比第一级的采样电容和反馈电容小，而第二级MDAC的负载也比第一级MDAC的负载小。在运放共用电路中，两级MDAC电路用同一个运放，由于第一级MDAC的反馈电容和负载电容较大，所以共用的运放必须要满足第一级MDAC的建立，这样，在第二级MDAC进行建立时，运放的裕度比较大，功耗会有一定的浪费。要降低运放的功耗，必须降低第一级MDAC对运放的要求。

另外，运放的失调电压会在输出端形成一个直流偏移，使得后面的流水子级处理的电压与理想电压之间存在一个直流偏差，影响了流水线ADC的精度。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的一个目的在于提供一种四相时钟控制的运放共享的MDAC电路，以减小第一级MDAC的负载电容，降低运放的功耗，从而降低MDAC电路的功耗，并同时消去运放的失调电压对第二级MDAC输出的影响。

本发明的另一个目的在于提供一种低功耗流水线模数转换器，以将上述四相时钟控制的运放共享的MDAC电路应用到流水线模数转换器。

(二)技术方案

为达到上述一个目的，本发明提供了一种乘法数字模拟转换电路，该电路由四相时钟进行控制，包括运放(1)、第一开关电容单元(2)、第二开关电容单元(3)、第三开关电容单元(4)、第四开关电容单元(5)和第五开关电容单元(6)，其中，

运放(1)、第一开关电容单元(2)、第二开关电容单元(3)、第三开关电容单元(4)、第四开关电容单元(5)和第五开关电容单元(6)构成第一级乘法数字模拟转换电路MDAC，用于对接收自外部的差分信号in_1和in_2进行余差放大，将得到的差分信号out_1和out_2输出给第二级MDAC；

运放(1)、第二开关电容单元(3)、第三开关电容单元(4)、第四开关电容单元(5)和第五开关电容单元(6)构成第二级MDAC，用于对接收自第一级MDAC的差分信号out_1和out_2进行余差放大，并在另外两个时钟相将得到的差分信号在同一对差分节点out1和out2输出。

上述方案中，所述四相时钟依次为ph1、ph2、ph3和ph4，在ph1相和ph3相，所述第一级MDAC进行采样，所述第二级MDAC进行余差放大；在ph2相和ph4相，所述第一级MDAC进行余差放大，所述第二级MDAC进行采样；第二级MDAC的采样电容和反馈电容在第一级MDAC进行余差放大时上极板所接的运放输入端与第二级进行余差放大时上极板所接的运放输入端相反。

上述方案中，在ph1相，第一级MDAC进行采样，第一开关电容单元中的第一电容C1、第二开关电容单元中的第三电容C3和第五电容C5的上极板接共模，底极板接输入端in1，第一开关电容单元中的第二电容C2、第三开关电容单元中的第四电容C4和第六电容C6的上极板接共模，底极板接输入端in2；第二级MDAC进行余差放大，第四开关电容单元中的第七电容C7和第九电容C9的上极板接运放的输入端opi1，第五开关电容单元中的第八电容C8和第十电容C10的上极板接运放的输入端opi2，与ph4相相反；C9的底极板接运放的输出out1，C10的底极板接运放的输出out2，与ph4相相反，C7和C8的底极板分别接第二级子数模转换器DAC的差分输出。

上述方案中，在ph2相，第一级MDAC进行余差放大，C1和C2的上极板分别接运放的差分输入端，底极板分别接第一级子DAC的输出；C3和C5并联作为第一级运放的反馈电容，上极板接运放的输入端opi2，底极板接运放的输出端out2；C4和C6并联作为第一级运放的反馈电容，上极板接运放的输入端opi1，底极板接运放的输出端out1；第二级MDAC进行采样，C3和C4同时作为第二级MDAC的采样电容进行采样，C5和C6同时作为第二级的反馈电容进行采样。

上述方案中，在ph3相，第一级MDAC进行采样，C1、C7和C9的上极板接共模，底极板接输入端in1，C2、C8和C10的上极板接共模，底极板接输入端in2；第二级MDAC进行余差放大，C3和C5的上极板接运放的输入端opi1，C4和C6的上极板接运放的输入端opi2，与ph2相相反；C5的底极板接运放的输出out1，C6的底极板接运放的输出out2，与ph2相相反；C3和C4的底极板分别接第二级子DAC的差分输出。

上述方案中，在ph4相，第一级MDAC进行余差放大，C1和C2的上极板分别接运放的差分输入端，底极板分别接第一级子DAC的输出；C7和C9并联作为第一级运放的反馈电容，上极板接运放的输入端opi2，底极板接运放的输出端out2；C8和C10并联作为第一级运放的反馈电容，上极板接运放的输入端opi1，底极板接运放的输出端out1；第二级MDAC进行采样，C7和C8同时作为第二级MDAC的采样电容进行采样，C9和C10同时作为第二级的反馈电容进行采样。

为达到上述另一个目的，本发明提供了一种应用四相时钟控制的运放共享的MDAC电路的流水线模数转换器，该流水线模数转换器ADC为一个8位流水线ADC，包括前端采样保持电路、7个流水子级、延时同步寄存器阵列和数字纠错模块；所述7个流水子级为STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6和FLASH；其中，STAGE1和STAGE2采用四相时钟控制的运放共享的MDAC电路，级电容缩减系数为2，每级有效位数2bit；STAGE3、STAGE4、STAGE5和STAGE6采用传统运放共享MDAC电路，有效位数为2bit；FLASH为一个2bit的快闪式ADC。

上述方案中，所述采样保持电路、STAGE3、STAGE4、STAGE5、STAGE6和FLASH由两个不交叠时钟相pha和phb进行控制，采样保持电路、STAGE4和STAGE6在pha相进行采样，STAGE3、STAGE5和FLASH在phb相进行采样；将时钟相pha分为ph2和ph4两个相，将时钟相phb分为ph1和ph3两个相，采用四相不交叠时钟ph1、ph2、ph3和ph4控制STAGE1和STAGE2，STAGE1在ph1相和ph3相进行采样，STAGE2在ph2相和ph4相进行采样。

上述方案中，所述STAGE1、STAGE2、STAGE3、STAGE4、STAGE5和STAGE6均包含一个子模数转换器和一个MDAC电路，每级输出2位，1位有效，冗余位用来进行数字纠错；所述FLASH为2比特flash结构的ADC，输出2位有效。

上述方案中，输入信号首先由采样保持电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生2位数字码，该数字码被送入延时同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号送入STAGE2进行处理，该过程重复一直到第6级，最后一级仅进行模数转换，产生2位数字码送入延时同步寄存器序列，不进行余差放大；各级所产生的所有14位数字码经过延时同步寄存器序列进行延时对准，然后经数字纠错模块进行处理输出最终的8位数字码。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

1、利用本发明，由于第一级MDAC的反馈电容同时作为第二级MDAC的采样电容和反馈电容，大大减小了第一级MDAC在进行余差放大时的负载，从而降低了第一级MDAC对运放的要求，减小了运放的功耗。

2、利用本发明，由于第一级MDAC电路和第二级MDAC电路共用的电容在在第一级进行余差放大时上极板所接的运放输入端与第二级进行余差放大时上极板所接的运放输入端相反，使得第二级MDAC的输出不包含因运放失调引起的直流偏移。

附图说明

图1为传统的流水线ADC的结构示意图；

图2为传统的流水线ADC结构中各子级的结构示意图；

图3为传统的运放共享MDAC电路的结构示意图；

图4为本发明提供的四相时钟控制的运放共享MDAC电路的结构示意图；

图5为本发明提供的四相时钟控制的运放共享MDAC电路在ph1相的工作状态示意图；

图6为本发明提供的四相时钟控制的运放共享MDAC电路在ph2相的工作状态示意图；

图7为本发明提供的四相时钟控制的运放共享MDAC电路在ph3相的工作状态示意图；

图8为本发明提供的四相时钟控制的运放共享MDAC电路在ph4相的工作状态示意图；

图9为本发明提供的应用四相时钟控制的运放共享MDAC电路的流水线ADC的结构示意图；

图10为图9所用的时钟时序关系示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，以每级输出2比特1比特有效的MDAC电路为例，对本发明进一步详细说明。

本发明提供的这种四相时钟控制的运放共享的MDAC电路，在第一级MDAC进行余差放大时，由于第一级MDAC的反馈电容的底极板和上极板分别接运放输出和输入，而运放的增益较大，所以这时反馈电容两端的电压值基本等于运放的输出电压，可以将这个电容同时作为第二级MDAC的采样电容和反馈电容。故将第一级MDAC电路的反馈电容拆为两个部分，一部分作为第二级MDAC的采样电容，另一部分作为第二级MDAC的反馈电容，在下一相，第二级MDAC电路利用这两部分电容进行余差放大，并将这两个电容的上极板和底极板接在与上一相相反的运放差分端。

如图4所示，图4为本发明提供的四相时钟控制的运放共享MDAC电路的结构示意图。该电路由四相时钟进行控制，包括运放(1)、第一开关电容单元(2)、第二开关电容单元(3)、第三开关电容单元(4)、第四开关电容单元(5)和第五开关电容单元(6)。其中，运放(1)、第一开关电容单元(2)、第二开关电容单元(3)、第三开关电容单元(4)、第四开关电容单元(5)和第五开关电容单元(6)构成第一级乘法数字模拟转换电路MDAC，用于对接收自外部的差分信号in_1和in_2进行余差放大，将得到的差分信号out_1和out_2输出给第二级MDAC。运放(1)、第二开关电容单元(3)、第三开关电容单元(4)、第四开关电容单元(5)和第五开关电容单元(6)构成第二级MDAC，用于对接收自第一级MDAC的差分信号out_1和out_2进行余差放大，并在另外两个时钟相将得到的差分信号在同一对差分节点out1和out2输出。

上述四相时钟依次为ph1、ph2、ph3和ph4，在ph1相和ph3相，所述第一级MDAC进行采样，所述第二级MDAC进行余差放大；在ph2相和ph4相，所述第一级MDAC进行余差放大，所述第二级MDAC进行采样。第二级MDAC的采样电容和反馈电容在第一级MDAC进行余差放大时上极板所接的运放输入端与第二级进行余差放大时上极板所接的运放输入端相反。

在图4中，ph1、ph2、ph3、ph4表示四相不交叠时钟，ph1e、ph2e、ph3e、ph4e表示分别比ph1、ph2、ph3、ph4的下降沿稍微提前。图4中，开关上面的所标的时钟信号表示在时钟为高时开关闭合。第一电容C1和第二电容C2为第一级MDAC的采样电容，第三电容C3和第五电容C5并联、第四电容C4和第六电容C6并联、C5和第七电容C7并联、第八电容C8和第十电容C10并联为第一级MDAC的反馈电容，同时，C3、C4、C7、C8为第二级MDAC的采样电容，C5、C6、第九电容C9、C10为第二级MDAC的反馈电容。C1和C2的电容值相等，为其它电容的两倍，这样，电容实现了系数为2的逐级递减。

如图5所示，图5为本发明提供的四相时钟控制的运放共享MDAC电路在ph1相的工作状态示意图，opi1和opi2分别表示运放的两个输入端。在ph1相，第一级MDAC进行采样，第一开关电容单元中的C1、第二开关电容单元中的C3和C5的上极板接共模，底极板接输入端in1，第一开关电容单元中的C2、第三开关电容单元中的C4和C6的上极板接共模，底极板接输入端in2。第二级MDAC进行余差放大，第四开关电容单元中的C7和C9的上极板接运放的输入端opi1，第五开关电容单元中的C8和C10的上极板接运放的输入端opi2，与ph4相相反；C9的底极板接运放的输出out1，C10的底极板接运放的输出out2，与ph4相相反，C7和C8的底极板分别接第二级子数模转换器(DAC)的差分输出。

如图6所示，图6为本发明提供的四相时钟控制的运放共享MDAC电路在ph2相的工作状态示意图。在ph2相，第一级MDAC进行余差放大，C1和C2的上极板分别接运放的差分输入端，底极板分别接第一级子DAC的输出；C3和C5并联作为第一级运放的反馈电容，上极板接运放的输入端opi2，底极板接运放的输出端out2；C4和C6并联作为第一级运放的反馈电容，上极板接运放的输入端opi1，底极板接运放的输出端out1。第二级MDAC进行采样，C3和C4同时作为第二级MDAC的采样电容进行采样，C5和C6同时作为第二级的反馈电容进行采样。

如图7所示，图7为本发明提供的四相时钟控制的运放共享MDAC电路在ph3相的工作状态示意图。在ph3相，第一级MDAC进行采样，C1、C7和C9的上极板接共模，底极板接输入端in1，C2、C8和C10的上极板接共模，底极板接输入端in2。第二级MDAC进行余差放大，C3和C5的上极板接运放的输入端opi1，C4和C6的上极板接运放的输入端opi2，与ph2相相反；C5的底极板接运放的输出out1，C6的底极板接运放的输出out2，与ph2相相反；C3和C4的底极板分别接第二级子DAC的差分输出。

如图8所示，图8为本发明提供的四相时钟控制的运放共享MDAC电路在ph4相的工作状态示意图。在ph4相，第一级MDAC进行余差放大，C1和C2的上极板分别接运放的差分输入端，底极板分别接第一级子DAC的输出；C7和C9并联作为第一级运放的反馈电容，上极板接运放的输入端opi2，底极板接运放的输出端out2；C8和C10并联作为第一级运放的反馈电容，上极板接运放的输入端opi1，底极板接运放的输出端out1。第二级MDAC进行采样，C7和C8同时作为第二级MDAC的采样电容进行采样，C9和C10同时作为第二级的反馈电容进行采样。

在ph2相和ph4相，第一级MDAC进行余差放大，产生第一级MDAC的余差放大输出电压。在传统运放共享MDAC电路中，这时的负载主要是第二级MDAC的采样电容和反馈电容，而在本发明提出的MDAC电路中，由于将第一级的反馈电容作为第二级的采样电容和反馈电容，所以这时第一级MDAC的负载大大减小，从而降低了对运放的要求，降低了功耗。

基于上述本发明提供的四相时钟控制的运放共享的MDAC电路，本发明还提供了一种应用四相时钟控制的运放共享的MDAC电路的流水线ADC。如图9所示，图9为本发明提供的应用四相时钟控制的运放共享MDAC电路的流水线ADC的结构示意图。该流水线模数转换器为一个8位流水线ADC，包括前端采样保持电路、7个流水子级、延时同步寄存器阵列和数字纠错模块。

其中，所述7个流水子级为STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6和FLASH。其中，STAGE1和STAGE2采用四相时钟控制的运放共享的MDAC电路，级电容缩减系数为2，每级有效位数2bit；STAGE3、STAGE4、STAGE5和STAGE6采用传统运放共享MDAC电路，有效位数为2bit；FLASH为一个2bit的快闪式ADC。

前端采样保持电路用于对接收自ADC输入端的V_in信号进行采样和保持，将得到的输出给流水子级中的第一级。流水子级用于对接收自采样保持电路的模拟信号分级进行模数转换和余差放大，将得到的数字输出给延时同步寄存器阵列，模拟输出给下一级流水子级。延时同步寄存器阵列用于对接收自各流水子级的数字信号进行延时对准，将得到的数字输出给数字纠错模块。数字纠错模块用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。

在图9中，pha和phb为两相不交叠时钟，控制采样保持电路以及STAGE3、STAGE4、STAGE5、STAGE6和FLASH。采样保持电路、STAGE4和STAGE6在pha相进行采样，STAGE3、STAGE5和FLASH在phb相进行采样。将时钟相pha分为两个相，为ph2和ph4，将时钟相phb分为两个相，为ph1和ph3，用四相不交叠时钟ph1、ph2、ph3和ph4控制STAGE1和STAGE2。STAGE1在ph1和ph3相采样，STAGE2在ph2和ph4相采样。各时钟的时序关系图如图10所示。

STAGE1、STAGE2、STAGE3、STAGE4、STAGE5和STAGE6均包含一个子模数转换器和一个MDAC电路，每级输出2位，1位有效，冗余位用来进行数字纠错。最后一级(FLASH)是2比特flash结构的ADC，输出2位有效。

输入信号首先由采样保持电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生2位数字码，该数字码被送入延时同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号送入STAGE2进行处理，该过程重复一直到第6级，最后一级仅进行模数转换，产生2位数字码送入延时同步寄存器序列，不进行余差放大。各级所产生的所有14位数字码经过延时同步寄存器序列进行延时对准，然后经数字纠错模块进行处理输出最终的8位数字码。

STAGE1和STAGE2中的MDAC电路为图4所示的四相时钟控制的运放共享的MDAC电路，STAGE3和STAGE4中的MDAC电路为传统运放共享的MDAC电路，STAGE5和STAGE6中的MDAC电路为传统运放共享的MDAC电路。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1. 一种乘法数字模拟转换电路，其特征在于，该电路由四相时钟进行控制，包括运放(1)、第一开关电容单元(2)、第二开关电容单元(3)、第三开关电容单元(4)、第四开关电容单元(5)和第五开关电容单元(6)，其中，

2. 根据权利要求1所述的乘法数字模拟转换电路，其特征在于，所述四相时钟依次为ph1、ph2、ph3和ph4，在ph1相和ph3相，所述第一级MDAC进行采样，所述第二级MDAC进行余差放大；在ph2相和ph4相，所述第一级MDAC进行余差放大，所述第二级MDAC进行采样；

第二级MDAC的采样电容和反馈电容在第一级MDAC进行余差放大时上极板所接的运放输入端与第二级进行余差放大时上极板所接的运放输入端相反。

3. 根据权利要求2所述的乘法数字模拟转换电路，其特征在于，在ph1相，第一级MDAC进行采样，第一开关电容单元中的第一电容C1、第二开关电容单元中的第三电容C3和第五电容C5的上极板接共模，底极板接输入端in1，第一开关电容单元中的第二电容C2、第三开关电容单元中的第四电容C4和第六电容C6的上极板接共模，底极板接输入端in2；

第二级MDAC进行余差放大，第四开关电容单元中的第七电容C7和第九电容C9的上极板接运放的输入端opi1，第五开关电容单元中的第八电容C8和第十电容C10的上极板接运放的输入端opi2，与ph4相相反；C9的底极板接运放的输出out1，C10的底极板接运放的输出out2，与ph4相相反，C7和C8的底极板分别接第二级子数模转换器DAC的差分输出。

4. 根据权利要求2所述的乘法数字模拟转换电路，其特征在于，在ph2相，第一级MDAC进行余差放大，C1和C2的上极板分别接运放的差分输入端，底极板分别接第一级子DAC的输出；C3和C5并联作为第一级运放的反馈电容，上极板接运放的输入端opi2，底极板接运放的输出端out2；C4和C6并联作为第一级运放的反馈电容，上极板接运放的输入端opi1，底极板接运放的输出端out1；

第二级MDAC进行采样，C3和C4同时作为第二级MDAC的采样电容进行采样，C5和C6同时作为第二级的反馈电容进行采样。

5. 根据权利要求2所述的乘法数字模拟转换电路，其特征在于，在ph3相，第一级MDAC进行采样，C1、C7和C9的上极板接共模，底极板接输入端in1，C2、C8和C10的上极板接共模，底极板接输入端in2；

第二级MDAC进行余差放大，C3和C5的上极板接运放的输入端opi1，C4和C6的上极板接运放的输入端opi2，与ph2相相反；C5的底极板接运放的输出out1，C6的底极板接运放的输出out2，与ph2相相反；C3和C4的底极板分别接第二级子DAC的差分输出。

6. 根据权利要求2所述的乘法数字模拟转换电路，其特征在于，在ph4相，第一级MDAC进行余差放大，C1和C2的上极板分别接运放的差分输入端，底极板分别接第一级子DAC的输出；C7和C9并联作为第一级运放的反馈电容，上极板接运放的输入端opi2，底极板接运放的输出端out2；C8和C10并联作为第一级运放的反馈电容，上极板接运放的输入端opi1，底极板接运放的输出端out1；

第二级MDAC进行采样，C7和C8同时作为第二级MDAC的采样电容进行采样，C9和C10同时作为第二级的反馈电容进行采样。

7. 一种应用四相时钟控制的运放共享的MDAC电路的流水线模数转换器，其特征在于，该流水线模数转换器ADC为一个8位流水线ADC，包括前端采样保持电路、7个流水子级、延时同步寄存器阵列和数字纠错模块；

所述7个流水子级为STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6和FLASH；其中，STAGE1和STAGE2采用四相时钟控制的运放共享的MDAC电路，级电容缩减系数为2，每级有效位数2bit；STAGE3、STAGE4、STAGE5和STAGE6采用传统运放共享MDAC电路，有效位数为2bit；FLASH为一个2bit的快闪式ADC。

8. 根据权利要求7所述的应用四相时钟控制的运放共享的MDAC电路的流水线模数转换器，其特征在于，

所述采样保持电路、STAGE3、STAGE4、STAGE5、STAGE6和FLASH由两个不交叠时钟相pha和phb进行控制，采样保持电路、STAGE4和STAGE6在pha相进行采样，STAGE3、STAGE5和FLASH在phb相进行采样；

将时钟相pha分为ph2和ph4两个相，将时钟相phb分为ph1和ph3两个相，采用四相不交叠时钟ph1、ph2、ph3和ph4控制STAGE1和STAGE2，STAGE1在ph1相和ph3相进行采样，STAGE2在ph2相和ph4相进行采样。

9. 根据权利要求7所述的应用四相时钟控制的运放共享的MDAC电路的流水线模数转换器，其特征在于，

所述STAGE1、STAGE2、STAGE3、STAGE4、STAGE5和STAGE6均包含一个子模数转换器和一个MDAC电路，每级输出2位，1位有效，冗余位用来进行数字纠错；

所述FLASH为2比特flash结构的ADC，输出2位有效。

10. 根据权利要求7所述的应用四相时钟控制的运放共享的MDAC电路的流水线模数转换器，其特征在于，

输入信号首先由采样保持电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生2位数字码，该数字码被送入延时同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号送入STAGE2进行处理，该过程重复一直到第6级，最后一级仅进行模数转换，产生2位数字码送入延时同步寄存器序列，不进行余差放大；各级所产生的所有14位数字码经过延时同步寄存器序列进行延时对准，然后经数字纠错模块进行处理输出最终的8位数字码。