CN100586024C - 双采样乘法数字模拟转换电路及其应用 - Google Patents
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Abstract
本发明公开了一种双采样乘法数字模拟转换电路，包括运放、第一差分开关电容单元、第二差分开关电容单元和第三差分开关电容单元；运放和第一差分开关电容单元构成第一组开关电容电路单元，用于实现ph1相的采样和ph2相的余差放大；运放、第二差分开关电容单元和第三差分开关电容单元构成第二组开关电容电路单元，用于实现ph2相的采样和ph1相的余差放大；第一组开关电容电路单元和第二组开关电容电路单元交替工作，第一差分开关电容单元和第三差分开关电容单元分别包括一采样电容和一反馈电容，第二差分开关电容单元包括两个采样电容和两个反馈电容，所述采样电容和反馈电容分别采用容值相等的两个电容串联构成。利用本发明，提高了MDAC电路的速度。
Description
技术领域
本发明涉及数字信号处理技术领域，尤其涉及一种双采样乘法数字模拟转换电路(Multiplying Digital to Analog Circuit，MDAC)，以及应用该双采样MDAC电路的流水线模数转换器(Analog to Digital Circuit，ADC)。
背景技术
目前，随着集成电路工艺技术的发展，数字集成电路的速度越来越高，模数转换器作为数字处理器和模拟世界的接口，它的性能，尤其是速度通常是整个系统的瓶颈。高速模数转换器中，流水线模数转换器以其在速度、精度和功耗方面特有的折中优势而被广泛采用。
如图1所示，图1为传统的流水线ADC的结构示意图。它由前端采样/保持(S/H)电路、若干个子级(STAGE1、STAGE2、......、STAGE k-1、FLASH)、延时同步寄存器阵列和数字纠错模块组成。在图1中，除前端S/H电路和最后一级的低位快闪式ADC(即FLASH)外，其余各级(STAGE1、STAGE 2、......、STAGE k-1)均包含S/H电路、子数模转换器(SubDAC)、子模数转换器(SubADC)、减法器和余差放大器。如图2所示，图2为传统的流水线ADC结构中各子级的结构示意图。
在图2中，ph1和ph2是两相不交叠时钟，奇数级用ph1来控制采样，偶数级和前端S/H电路用ph2来控制采样，即相邻两级的控制时钟相是相反的。一般将图2所示子级中的S/H电路、子数模转换器、减法器和余差放大器合为MDAC。
流水线ADC是在两相不交叠时钟控制下，使流水线ADC中的前端S/H电路和各流水线子级在采样相和放大相之间交替工作来完成转换的。输入信号首先由前端S/H电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生B1+r1位数字码，该数字码被送入延时同步寄存器阵列的同时送入STAGE1中的子数模转换器重新转换为模拟信号，并在减法器中与原始的输入信号相减，相减的结果被称为余差，这个余差信号在余差放大器中乘以2r1，再被送入STAGE2进行处理，该过程重复一直到STAGE k-1级，最后一级仅进行模数转换，产生Bk位数字码送入延时同步寄存器阵列，不进行余差放大。各级所产生的数字码经过延时同步寄存器阵列进行延时对准，然后经数字纠错模块进行纠错处理后输出最终的数字码。
可以看到，在传统流水线模数转换器中，MDAC电路在时钟的一相进行采样，另一样进行余差放大。而双采样MDAC电路是在两相不交叠时钟的两个相都输出有效保持电压，在应用同样的运放和大小相等的电容的前提下，速度可以达到传统MDAC电路的两倍。传统双采样MDAC电路如图3所示，ph1和ph2时两相不交叠时钟，ph1e和ph2e表示下降沿分别比ph1和ph2稍微提前。在ph1相，差分输入信号被采样到Cs2、Cf2和Cs3、Cf3上；同时，运放与电容Cs1、Cf1和Cs4、Cf4对上一相的电压进行余差放大，产生ph1相的输出电压。在ph2相，差分输入信号被采样到Cs1、Cf1和Cs4、Cf4上；同时，运放与电容Cs2、Cf2输出和Cs3、Cf3对上一相的电压进行余差放大，产生ph2相的输出电压。运放在ph1相和ph2相都输出有效电压，所以可以达到两倍的速度。
但是，双采样MDAC电路在两个相用不同的电容进行余差放大，而电容之间存在不匹配，且电容之间的不匹配程度也不相同，所以在不交叠时钟的两相，MDAC的输出与上一相的输入的关系不相同。也就是说，即使MDAC的输入电压为常数，两个相的输出电压也会不相等，这样，在不交叠时钟的两相引入不同的增益误差(gain error)，影响了流水线ADC的精度。要减小不同增益误差引起的精度下降，需要增加电容的匹配度。而通过增加采样电容和反馈电容的值来增加电容的匹配度(运放不变)则降低了MDAC的速度，使得MDAC只能工作在相对较低的频率下。传统双采样MDAC电路在速度和精度之间的折中比较困难。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的一个目的在于提供一种双采样MDAC电路，以实现对传统双采样MDAC电路的改进，在与传统双采样MDAC电路具有相同精度的同时采用电容值较小的采样电容和反馈电容，提高MDAC电路的速度。
本发明的另一个目的在于提供一种流水线模数转换器，以将上述双采样MDAC电路应用到流水线模数转换器中。
(二)技术方案
为达到上述一个目的，本发明提供了一种双采样乘法数字模拟转换电路，该电路包括运放(1)、第一差分开关电容单元(2)、第二差分开关电容单元(3)和第三差分开关电容单元(4)；其中，
运放(1)和第一差分开关电容单元(2)构成第一组开关电容电路单元，用于实现ph1相的采样和ph2相的余差放大；
运放(1)、第二差分开关电容单元(3)和第三差分开关电容单元(4)构成第二组开关电容电路单元，用于实现ph2相的采样和ph1相的余差放大；
第一组开关电容电路单元和第二组开关电容电路单元交替工作，第一差分开关电容单元(2)和第三差分开关电容单元(4)分别包括一采样电容和一反馈电容，第二差分开关电容单元(3)包括两个采样电容和两个反馈电容，所述采样电容和反馈电容分别采用容值相等的两个电容串联构成。
上述方案中，该电路在实现ph1相和ph2相的余差放大后，且在该电路采用的时钟的时序不交叠时，所述采样电容和反馈电容中串联在一起的电容的底极板被复位到共模电平。
上述方案中，在ph1相，所有ph1控制的开关闭合；当ph1e为高电平时，第一差分开关电容单元(2)中的第二采集电容Cs2和第二反馈电容Cf2的上极板接共模，底极板接第一差分输入端in1，第三反馈电容Cf3和第三采集电容Cs3的上极板接共模，底极板接第二差分输入端in2，第一差分输入端in1和第二差分输入端in2分别被采样到Cs2、Cf2和Cf3、Cs3上，在ph1e的下降沿采样结束；
在ph1相，第二差分开关电容单元(3)中的第一反馈电容Cf1的底极板接第一差分输出端out1，上极板接运放的第一差分输入端opin1；第三差分开关电容单元(4)中的第四反馈电容Cf4的底极板接第二差分输出端out2，上极板接运放的第二差分输入端opin2；第二差分开关电容单元(3)中的第一采集电容Cs1的底极板接本级子数模转换器的输出端，上极板接运放的第一差分输入端opin1；第三差分开关电容单元(4)中的第四采集电容Cs4的底极板接本级子数模转换器的输出端，上极板接运放的第二差分输入端opin2，实现对上一相采样电压的余差放大；
在ph1相结束以后，ph2相开始以前，当rs1为高电平时，在ph1相进行余差放大的所有串连电容的底极板接到共模电平。
上述方案中，在ph2相，所有ph2控制的开关闭合，当ph2e为高电平时，Cs1和Cf1的上极板接共模，底极板接in1，Cf4和Cs4的上极板接共模，底极板接in2，in1和in2分别被采样到Cs1、Cf1和Cf4、Cs4上，在ph2e的下降沿采样结束；
在ph2相，Cf2、Cf3的底极板分别接out1和out2，上极板分别接运放的差分输入端opin1和opin2，Cs2、Cs3的底极板分别接本级子数模转换器的输出端，上极板分别接运放的差分输入端opin1和opin2，实现对上一相采样电压的余差放大；
在ph2相结束以后，ph1相开始以前，当rs2为高电平时，在ph2相进行余差放大的所有串连电容的底极板接到共模电平。
为达到上述另一个目的，本发明提供了一种应用双采样乘法数字模拟转换电路的流水线模数转换器，该流水线模数转换器包括：
前端双采样/保持电路，用于对接收自模数转换器ADC输入端的Vin信号进行采样和保持，将得到的输出给流水子级中的第一级；
流水子级，用于对接收自前端双采样/保持电路的模拟信号分级进行模数转换和余差放大，将得到的数字输出给延时同步寄存器阵列，模拟输出给下一级流水子级；
延时同步寄存器阵列，用于对接收自各流水子级的数字信号进行延时对准，将得到的数字输出给数字纠错模块；
数字纠错模块，用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。
上述方案中，所述前端双采样/保持电路，在不交叠时钟的两个相都进行采样，并对第一流水子级STAGE1输出有效保持电压；
所述流水子级的个数为9个，分别为STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6、STAGE7、STAGE 8和FLASH；其中，STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6、STAGE7和STAGE 8均包含一个子模数转换器和一个MDAC电路，每级输出2位，1位有效，冗余位用来进行数字纠错；STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6、STAGE7和STAGE 8中的MDAC电路为双采样MDAC电路，在不交叠时钟的每一相都进行采样，并对下一级流水子级输出有效余差放大电压；最后一级FLASH是2比特flash结构的ADC，输出2位有效。
上述方案中，输入信号首先由前端双采样/保持电路进行采样，在两相不交叠时钟的每一相，所保持的信号由STAGE1中的子模数转换器处理，在两相不交叠时钟的每一相产生2位数字码，该数字码被送入延时同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号送入STAGE2进行处理，该过程重复一直到第8级，最后一级仅进行模数转换，产生2位数字码送入延时同步寄存器序列，不进行余差放大；各级所产生的所有18位数字码经过延时同步寄存器序列进行延时对准，然后经数字纠错模块进行处理输出最终的10位数字码。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
1、利用本发明，由于采用容值相等的电容串连构成采样电容和反馈电容，则采样电容和反馈电容的匹配度高于单个串连电容的匹配度，而电容值小于单个串连电容，从而在与传统MDAC电路具有相同精度的情况下，提高了MDAC电路的速度。
2、利用本发明，由于本级的采样电容和反馈电容作为上一级MDAC电路(或采样保持电路)的负载电容，在余差放大相存储的电荷会影响上一级MDAC电路(或采样保持电路)的建立，所以在余差放大相完成以后的时钟不交叠部分将所有串连电容的底极板复位到共模电平会提高上一级MDAC的建立速度。
附图说明
图1为传统的流水线ADC的结构示意图；
图2为传统的流水线ADC结构中各子级的结构示意图；
图3为传统的双采样MDAC电路的结构示意图；
图4为本发明提供的双采样MDAC电路的结构示意图；
图5为本发明提供的控制双采样MDAC电路的时钟时序图；
图6为本发明提供的流水线ADC的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，以每级输出2比特1比特有效的MDAC电路为例，对本发明进一步详细说明。
如图4所示，图4为本发明提供的双采样MDAC电路的结构示意图。所用的时钟的时序关系示意图如图5。该双采样MDAC电路对输入差分信号in1和in2进行采样和余差放大，将得到的差分信号out1和out2输出给下一级MDAC。
该双采样MDAC电路包括运放(1)、第一差分开关电容单元(2)、第二差分开关电容单元(3)和第三差分开关电容单元(4)。其中，运放(1)和第一差分开关电容单元(2)构成第一组开关电容电路单元，用于实现ph1相的采样和ph2相的余差放大；运放(1)、第二差分开关电容单元(3)和第三差分开关电容单元(4)构成第二组开关电容电路单元，用于实现ph2相的采样和ph1相的余差放大；第一组开关电容电路单元和第二组开关电容电路单元交替工作，第一差分开关电容单元(2)和第三差分开关电容单元(4)分别包括一采样电容和一反馈电容，第二差分开关电容单元(3)包括两个采样电容和两个反馈电容，所述采样电容和反馈电容分别采用容值相等的两个电容串联构成。
该双采样MDAC电路在实现ph1相和ph2相的余差放大后，且在该电路采用的时钟的时序不交叠时，所述采样电容和反馈电容中串联在一起的电容的底极板被复位到共模电平。
为叙述方便，将Cs11和Cs12串连组成的电容称为Cs1，Cs1的底极板为Cs11的底极板，Cs1的上极板为Cs12的上极板，当Cs11和Cs12相等时，Cs1的电容值为Cs11电容值的一半；将Cf11和Cf12串连组成的电容称为Cf1，Cf1的底极板为Cf11的底极板，Cf1的上极板为Cf12的上极板；将Cs21和Cs22串连组成的电容称为Cs2，Cs2的底极板为Cs21的底极板，Cs2的上极板为Cs22的上极板；将Cf21和Cf22串连组成的电容称为Cf2，Cf2的底极板为Cf21的底极板，Cf2的上极板为Cf22的上极板；将Cs31和Cs32串连组成的电容称为Cs3，Cs3的底极板为Cs31的底极板，Cs3的上极板为Cs32的上极板；将Cf31和Cf32串连组成的电容称为Cf3，Cf3的底极板为Cf31的底极板，Cf3的上极板为Cf32的上极板；将Cs41和Cs42串连组成的电容称为Cs4，Cs4的底极板为Cs41的底极板，Cs4的上极板为Cs42的上极板；将Cf41和Cf42串连组成的电容称为Cf4，Cf4的底极板为Cf41的底极板，Cf4的上极板为Cf42的上极板。
在ph1相，所有ph1控制的开关闭合；当ph1e为高电平时，第一差分开关电容单元(2)中的第二采集电容Cs2和第二反馈电容Cf2的上极板接共模，底极板接第一差分输入端in1，第三反馈电容Cf3和第三采集电容Cs3的上极板接共模，底极板接第二差分输入端in2，第一差分输入端in1和第二差分输入端in2分别被采样到Cs2、Cf2和Cf3、Cs3上，在ph1e的下降沿采样结束。
在ph1相，第二差分开关电容单元(3)中的第一反馈电容Cf1的底极板接第一差分输出端out1，上极板接运放的第一差分输入端opin1；第三差分开关电容单元(4)中的第四反馈电容Cf4的底极板接第二差分输出端out2，上极板接运放的第二差分输入端opin2；第二差分开关电容单元(3)中的第一采集电容Cs1的底极板接本级子数模转换器的输出端，上极板分别接运放的第一差分输入端opin1；第三差分开关电容单元(4)中的第四采集电容Cs4的底极板接本级子数模转换器的输出端，上极板接运放的第二差分输入端opin2，实现对上一相采样电压的余差放大。
在ph1相结束以后，ph2相开始以前，当rs1为高电平时，在ph1相进行余差放大的所有串连电容的底极板接到共模电平，即Cf11、Cf12、Cs11、Cs12、Cs41、Cs42、Cf41、Cf42的底极板接共模电平，而Cf12、Cs12、Cs42、Cf42的上极板一直处于共模电平附近。这样，在这些电容进行采样之前将电荷泄放掉，使得在下一相(ph2)相进行采样时作为上一级MDAC(或采样保持电路)的负载电容，从共模开始建立，提高了上一级MDAC(或采样保持电路)的建立速度。
在ph2相，所有ph2控制的开关闭合，当ph2e为高电平时，Cs1和Cf1的上极板接共模，底极板接in1，Cf4和Cs4的上极板接共模，底极板接in2，in1和in2分别被采样到Cs1、Cf1和Cf4、Cs4上，在ph2e的下降沿采样结束。
在ph2相，Cf2、Cf3的底极板分别接out1和out2，上极板分别接运放的差分输入端opin1和opin2，Cs2、Cs3的底极板分别接本级子数模转换器的输出端，上极板分别接运放的差分输入端opin1和opin2，实现对上一相采样电压的余差放大。
在ph2相结束以后，ph1相开始以前，当rs2为高电平时，在ph2相进行余差放大的所有串连电容的底极板接到共模电平，即Cf21、Cf22、Cs21、Cs22、Cs31、Cs32、Cf31、Cf32的底极板接共模电平，而Cf22、Cs22、Cs32、Cf32的上极板一直处于共模电平附近。这样，在这些电容进行采样之前将电荷泄放掉，使得在下一相(ph1)相进行采样时作为上一级MDAC(或采样保持电路)的负载电容，从共模开始建立，提高了上一级MDAC(或采样保持电路)的建立速度。
基于上述本发明提供的双采样MDAC电路，本发明还提供了一种应用双采样MDAC电路的流水线ADC，该流水线ADC包括前端双采样/保持电路、流水子级、延时同步寄存器阵列和数字纠错模块。
其中，前端双采样/保持电路用于对接收自ADC输入端的Vin信号进行采样和保持，将得到的输出给流水子级中的第一级。流水子级用于对接收自前端双采样/保持电路的模拟信号分级进行模数转换和余差放大，将得到的数字输出给延时同步寄存器阵列，模拟输出给下一级流水子级。延时同步寄存器阵列用于对接收自各流水子级的数字信号进行延时对准，将得到的数字输出给数字纠错模块。数字纠错模块用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。
如图6所示，图6为本发明提供的应用新型双采样MDAC电路的流水线ADC的结构示意图。该流水线ADC是一个10位流水线ADC，由前端S/H电路、9个流水子级(即STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6、STAGE7、STAGE 8和FLASH)、延时同步寄存器阵列和数字纠错模块组成。
在图6中，ph1和ph2表示两相不交叠时钟。采样保持电路(S/H)为一个双采样采样保持电路，在不交叠时钟的两个相都进行采样，并对STAGE1输出有效保持电压。STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6、STAGE7和STAGE 8均包含一个子模数转换器和一个MDAC电路，每级输出2位，1位有效，冗余位用来进行数字纠错。STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6、STAGE7和STAGE 8中的MDAC电路为本发明提出的新型双采样MDAC电路，在不交叠时钟的每一相都进行采样，并对下一级流水子级输出有效余差放大电压。最后一级(FLASH)是2比特flash结构的ADC，输出2位有效。
输入信号首先由S/H电路进行采样，在两相不交叠时钟的每一相，所保持的信号由STAGE1中的子模数转换器处理，在两相不交叠时钟的每一相产生2位数字码，该数字码被送入延时同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号送入STAGE2进行处理，该过程重复一直到第8级，最后一级仅进行模数转换，产生2位数字码送入延时同步寄存器序列，不进行余差放大。各级所产生的所有18位数字码经过延时同步寄存器序列进行延时对准，然后经数字纠错模块进行处理输出最终的10位数字码。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1、一种双采样乘法数字模拟转换电路，特征在于，该电路包括运算放大器(1)、第一差分开关电容单元(2)、第二差分开关电容单元(3)和第三差分开关电容单元(4)；其中，
运算放大器(1)和第一差分开关电容单元(2)构成第一组开关电容电路单元，用于实现第一相位(ph1)的采样和第二相位(ph2)的余差放大；
运算放大器(1)、第二差分开关电容单元(3)和第三差分开关电容单元(4)构成第二组开关电容电路单元，用于实现第二相位(ph2)的采样和第一相位(ph1)的余差放大；
第一组开关电容电路单元和第二组开关电容电路单元交替工作，第一差分开关电容单元(2)和第三差分开关电容单元(4)分别包括一采样电容和一反馈电容，第二差分开关电容单元(3)包括两个采样电容和两个反馈电容，所述采样电容和反馈电容分别采用容值相等的两个电容串联构成。
2、根据权利要求1所述的双采样乘法数字模拟转换电路，其特征在于，该电路在实现第一相位(ph1)和第二相位(ph2)的余差放大后，且在该电路采用的时钟的时序不交叠时，所述采样电容和反馈电容中串联在一起的电容的底极板被复位到共模电平。
3、根据权利要求1所述的双采样乘法数字模拟转换电路，其特征在于，
在第一相位(ph1)，所有第一相位(ph1)控制的开关闭合；当第三相位(ph1e)为高电平时，第一差分开关电容单元(2)中的第二采样电容(Cs2)和第二反馈电容(Cf2)的上极板接共模电平，底极板接第一差分输入端(in1)，第三反馈电容(Cf3)和第三采样电容(Cs3)的上极板接共模电平，底极板接第二差分输入端(in2)，第一差分输入端(in1)的信号和第二差分输入端(in2)的信号分别被采样到第二采样电容(Cs2)、第二反馈电容(Cf2)和第三反馈电容(Cf3)、第三采样电容(Cs3)上，在第三相位(ph1e)的下降沿采样结束；
在第一相位(ph1)，第二差分开关电容单元(3)中的第一反馈电容(Cf1)的底极板接第一差分输出端(out1)，上极板接运算放大器的第一差分输入端(opin1)；第三差分开关电容单元(4)中的第四反馈电容(Cf4)的底极板接第二差分输出端(out2)，上极板接运算放大器的第二差分输入端(opin2)；第二差分开关电容单元(3)中的第一采样电容(Cs1)的底极板接本级子数模转换器的输出端，上极板接运算放大器的第一差分输入端(opin1)；第三差分开关电容单元(4)中的第四采样电容(Cs4)的底极板接本级子数模转换器的输出端，上极板接运算放大器的第二差分输入端(opin2)，实现对上一相采样电压的余差放大；
在第一相位(ph1)结束以后，第二相位(ph2)开始以前，当第一采样开关(rs1)为高电平时，在第一相位(ph1)进行余差放大的所有串连电容的底极板接到共模电平。
4、根据权利要求1所述的双采样乘法数字模拟转换电路，其特征在于，
在第二相位(ph2)，所有第二相位(ph2)控制的开关闭合，当第四相位(ph2e)为高电平时，第一采样电容(Cs1)和第一反馈电容(Cf1)的上极板接共模电平，底极板接第一差分输入端(in1)，第四反馈电容(Cf4)和第四采样电容(Cs4)的上极板接共模电平，底极板接第二差分输入端(in2)，第一差分输入端(in1)的信号和第二差分输入端(in2)的信号分别被采样到第一采样电容(Cs1)、第一反馈电容(Cf1)和第四反馈电容(Cf4)、第四采样电容(Cs4)上，在第四相位(ph2e)的下降沿采样结束；
在第二相位(ph2)，第二反馈电容(Cf2)、第三反馈电容(Cf3)的底极板分别接第一差分输出端(out1)和第二差分输出端(out2)，上极板分别接运算放大器的差分输入端第一差分输入端(opin1)和第二差分输入端(opin2)，第二采样电容(Cs2)、第三采样电容(Cs3)的底极板分别接本级子数模转换器的输出端，上极板分别接运算放大器的差分输入端第一差分输入端(opin1)和第二差分输入端(opin2)，实现对上一相采样电压的余差放大；
在第二相位(ph2)结束以后，第一相位(ph1)开始以前，当第二采样开关(rs2)为高电平时，在第二相位(ph2)进行余差放大的所有串连电容的底极板接到共模电平。
5、一种应用双采样乘法数字模拟转换电路的流水线模数转换器，其特征在于，该流水线模数转换器包括：
前端双采样/保持电路，用于对接收自模数转换器ADC输入端的输入电压(Vin)信号进行采样和保持，将得到的输出给流水子级中的第一级；
流水子级，用于对接收自前端双采样/保持电路的模拟信号分级进行模数转换和余差放大，将得到的数字输出给延时同步寄存器阵列，模拟输出给下一级流水子级；
延时同步寄存器阵列，用于对接收自各流水子级的数字信号进行延时对准，将得到的数字输出给数字纠错模块；
数字纠错模块，用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。
6、根据权利要求5所述的应用双采样乘法数字模拟转换电路的流水线模数转换器，其特征在于，
所述前端双采样/保持电路，在不交叠时钟的两个相都进行采样，并对第一流水子级STAGE1输出有效保持电压；
所述流水子级的个数为9个，分别为STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6、STAGE7、STAGE 8和FLASH；其中，STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6、STAGE7和STAGE 8均包含一个子模数转换器和一个MDAC电路，每级输出2位，所述2位包括1个有效位和一个冗余位，所述冗余位用来进行数字纠错；STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6、STAGE7和STAGE 8中的MDAC电路为双采样MDAC电路，在不交叠时钟的每一相都进行采样，并对下一级流水子级输出有效余差放大电压；最后一级FLASH是2比特flash结构的ADC，输出2位有效。
7、根据权利要求6所述的应用双采样乘法数字模拟转换电路的流水线模数转换器，其特征在于，
输入信号首先由前端双采样/保持电路进行采样，在两相不交叠时钟的每一相，所保持的信号由STAGE1中的子模数转换器处理，在两相不交叠时钟的每一相产生2位数字码，该数字码被送入延时同步寄存器阵列的同时送入STAGE1的MDAC电路，所产生的放大的余差信号被送入STAGE2进行处理，该过程重复一直到第8级，最后一级仅进行模数转换，产生2位数字码送入延时同步寄存器阵列，不进行余差放大；各级所产生的所有18位数字码经过延时同步寄存器阵列进行延时对准，然后经数字纠错模块进行处理输出最终的10位数字码。
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