CN1777037A

CN1777037A - 可抑制比较器失调影响的流水线结构模数转换器

Info

Publication number: CN1777037A
Application number: CN 200510111069
Authority: CN
Inventors: 任俊彦; 施宇峰; 尹文婧; 许俊
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2005-12-01
Filing date: 2005-12-01
Publication date: 2006-05-24
Anticipated expiration: 2025-12-01
Also published as: CN100574112C

Abstract

本发明属集成电路技术领域，具体为一种可抑制比较器失调影响的流水线结构模数转换器。它由采样保持电路、九级流水线模块、末级比较器、时间延迟对齐电路和数字校正电路经电路连接构成。其中，各级流水线模块结构相同，均由余量增益电路、子模数转换器和子数模转换器组成；余量增益电路采用逐级递减原则按比例设计。末级比较器用于校正第9级流水线模块中比较器失调引起的误差。这样，9级子模数转换器和一个比较器共输出19位数据，经过时间延迟电路后得19位同步数据，再经过数字校正电路后得到最后10位量化数据输出。本发明大大提高了模数转换器性能的稳定性。

Description

可抑制比较器失调影响的流水线结构模数转换器

技术领域

本发明属集成电路技术领域，具体涉及一种流水线结构模数转换器的结构设计。

背景技术

流水线结构的模数转换器相对于其它结构模数转换器来说，最大优势在于它在精度、速度、功耗等方面的有很好平衡，其精度较高，转换速度较快，功耗较低且芯片面积较小，因此在无线通信、数字视频和医疗成像等高速高精度领域中的应用非常广泛。

目前大多数高速流水线模数转换器采用如图1所示的每级1.5位的结构，它的主体部分由一个采样保持电路和N级流水线模块构成，其中1～(N-1)级的结构相同，功能一致。在这些流水线级中，每级的输入模拟信号被本级子模数转换器转换成2位数据输出，再由子数模转换器将其转化成模拟信号，并与保持的输入信号相减，余量放大2倍后输出至下一级，其传输曲线如图2所示。第N级是一个标准的2位快闪型(Flash)模数转换器，它有3个比较器组成，输出2位数字信号，如图3。这样，N级模块产生的2N位数字信号，经过延时对齐和数字校正电路后，产生N+1位最终输出结果。

这种流水线结构模数转换器最主要的特点是可以较大程度地校正各级流水线模块内子模数转换器中比较器的输入失调电压(最大为满量程电压的1/8)，因此每一级流水线可以采用失调较大但功耗较低的动态比较器。但是，对于末级Flash来说，其中比较器的失调是不能被数字校正电路校正的，因此它直接影响模数转换器的最终性能，特别是当比较器失调造成模数转换器的转换曲线出现非单调现象时，总体模数转换器的性能下降更为明显。所以通常需要采用失调较小的静态比较器，必要时还需要采用失调消除技术来减小比较器的输入失调，这样必然造成电路设计复杂，并且可靠性不高。

发明内容

本发明的目的在于提供一种可以抑制比较器失调影响的流水线模数转换器，从而提高系统性能的稳定性，并且使电路中所有的比较器都能采用同种类型的动态比较器，增加模块化设计水平，降低设计难度。

本发明设计的流水线结构模数转换器，由采样保持电路20，9级流水线模块21～23，末级比较器24，时间延时对齐电路25和数字校正电路26构成，总体结构如图4所示。其中，采样保持电路20位于整个模数转换器的最前端，主要用来提高模数转换器的高频性能。各级流水线模块21～23结构相同，每级流水线模块均由余量增益电路、子模数转换器、子数模转换器组成。这些模块结构与原有流水线模块结构相同，它们的功能就是将前级流水线的输出量化，然后将量化误差放大2倍作为本级的输出。这些模块中，子模数转换器完全相同，子数模转换器也完全相同，余量增益电路则可以根据流水线模数转换器的各级要求，采用逐级递减的原则按比例设计；比较器24位于最后一级流水线模块之后，各级流水线模块和比较器24分别与数据延时对齐电路25连接，数据延时对齐电路25与数字校正电路26连接。比较器24可以看作一个1位量化器，用来校正第9级流水线模块中比较器失调引起的误差。这样，9个子模数转换器和1个比较器共输出19位数据，经过时问延时对齐电路25后得到19位同步数据，这19位数据经过数字校正电路26校正后得到最后10位量化数据输出。

本发明中，最后一级流水线模块23和阈值为0的比较器24代替了传统结构中的2位Flash模数转换器，所以流水线模块23中的比较器失调可以被比较器24校正。而且由于流水线的级间增益为2，因此比较器24的失调电压等效至流水线模块23处已减小为1/2，所以与传统2位Flash结构比较而言，如果在Flash中采用的比较器与本发明中的比较器是同一种结构，那么本发明中的比较器失调的影响至少会比原来减小1/2。事实上，由于原先的2位Flash是由3个比较器组成，其失调的方向不一致，极易造成整体模数转换器传输曲线的非单调现象，而本发明中最后一级只有一个比较器组成，并不存在非单调性的问题，所以它提高了模数转换器性能的稳定性。

附图说明

图1流水线模数转换器概念的结构框图。

图2流水线模数转换器的转换曲线。

图3传统流水线模数转换器最末级的2位Flash结构。

图4本发明中的流水线模数转换器的结构图。

图5本发明中流水线模数转换器的工作时序。

图6延时对齐的原理示意图。

图7本发明中的数字校正原理。

图8本发明采用的比较器结构。

图中标号：20为采样保持电路，21～23为流水线模块，24为末级比较器，25为数据延时对齐电路，26为数字校正电路，211、221、231为余量增益电路，212、222、232为子模数转换器(分别由2个比较器组成)，213、223、233为子数模转换器。

具体实施方式

以下结合附图进一步描述本发明。

模数转换器由采样保持电路20，9级流水线模块21～23，末级比较器24，时间延时对齐电路25和数字校正电路26构成，其总体结构如图4。

流水线模块工作过程和采样保持电路类似，在每一级流水线模块中，时钟周期的前半部分模块采样输入信号，并且由其中的子模数转换器将其量化输出，后半个时钟周期将余量放大并且保持，以后各个时钟周期重复这一过程。如图5就是系统时序的示意图，CK1与CK2分别为流水线偶数级与奇数级(包括采样保持电路)的控制时钟，同一个工作周期内相邻两级分别处于采样和保持两个不同的阶段，即当奇数级采样时，偶数级就保持；奇数级保持时，偶数级采样。比较器24也可以看成整体流水线的一级，只不过比较器只在采样周期有数据输出，没有保持阶段。这样输入的模拟信号，通过各级流水线模块的采样、余量放大等一系列动作，直至达到最后一级，形成一个完整的流水线操作。由于各级输出数据的延时相差半个时钟周期，所以需要通过延时对齐电路将数据对齐后再进行处理，图6就是延时对齐的示意图。Delay单元就是数据的单位延迟单元，每个单元的延时时间为半个时钟周期，每级流水线通过不同数量的单位延迟单元，最终同时到达数据校正电路。

数据校正电路为常规电路，其原理如图7所示，DH(i)、DL(i)分别是第i级流水线数据输出的高位和低位，Dc(10)是比较器24的输出。通过错位相加的方式进行数据冗余校正，这样就得到了最终的量化结果。

本发明中，比较器24可采用与子模数转换器中比较器相同的结构，如图8。由MOS管M1-M4组成预放大级，MOS管M5和M6组成一个锁存器。MOS管M7和M8分别连接于MOS管M1和M3、MOS管M2和M4之间，时钟CR连接于MOS管M7之前，时钟CKn连接于MOS管M2和由MOS管M5和M6组成的锁存器之间；CK和CKn为控制时钟，它们相位相反。当第一个周期CK为高电平时，预放大电路将输入的信号的差值放大，紧接着在CK变低而CKn变高，放大结果锁存输出，而此时输出与输入已经断开，所以基本上没有回踢噪声的影响。

Claims

1、一种可抑制比较器失调影响的流水线结构模数转换器，其特征在于由采样保持电路20，9级流水线模块21～23，末级比较器24，时间延时对齐电路25和数字校正电路26构成，其中，采样保持电路20位于整个模数转换器的最前端，各级流水线模块21～23结构相同，每级流水线模块均由余量增益电路、子模数转换器、子数模转换器组成，它们是将前级流水线的输出量化，然后将量化误差放大2倍作为本级的输出；这些模块中，子模数转换器完全相同，子数模转换器也完全相同，余量增益电路则根据流水线模数转换器的各级要求，采用逐级递减的原则按比例设计；比较器24位于最后一级流水线模块之后，各级流水线模块和比较器24分别与数据延时对齐电路25连接，数据延时对齐电路25与数字校正电路26连接。

2、根据权利要求1所述的可抑制比较器失调影响的流水线结构模数转换器，其特征在于末级比较器24中，由MOS管M1-M4组成预放大级，MOS管M5和M6组成一个锁存器；MOS管M7和M8分别连接于MOS管M1和M3、MOS管M2和M4之间，时钟CR连接于MOS管M7之前，时钟CKn连接于MOS管M2和由MOS管M5和M6组成的锁存器之间；CK和CKn为控制时钟，它们相位相反。