CN112398474A - 一种多级Cyclic ADC的工作方法 - Google Patents

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Abstract

本发明公开了一种多级Cyclic ADC的工作方法，所述多级Cyclic ADC包括顺次级联的若干级ADC，位于首端的ADC的输入端外接输入信号，剩下的各级ADC中当前级ADC的输入端接当前级的上一级ADC的输出端；每一级ADC包括N个周期，N为大于等于2的正整数，当前级的上一级ADC将第N‑1个周期输出的余差信号采入当前级ADC的采样态，当前级ADC比较并产生B1B0码值以及余差信号，当前级ADC产生的余差信号作为当前级的下一级ADC的输入信号，产生的B1B0码值作为当前级ADC中MDAC运算输入量；本发明的优点在于：用简单的电路实现了较高的ADC精度。

Description

一种多级Cyclic ADC的工作方法
技术领域
本发明涉及CMOS图像传感器读出电路领域，更具体涉及一种多级Cyclic ADC的工作方法。
背景技术
当Cyclic ADC的转换速率或分辨率较高时，单级ADC无法满足需求，因此通常采用多级ADC结构。在每一级Cyclic ADC的内部，可以通过冗余位校正算法(Redundant SignedDigit，RSD)来为子ADC提供最大±Vref/4的误差容忍度，提高ADC的精度。每一级ADC均以前一级ADC的输出码值及余差信号作为信号输入，对余差信号继续进行量化。因此，前后两级ADC之间连接方式的不同会对整个ADC的精度产生很大的影响，甚至可能会造成后级ADC的量化完全偏离原有轨道，且无法通过冗余位校正算法进行校准。按照Cyclic ADC工作的基本方式产生的连接方法是将上一级的最后一个周期产生的输出码值及余差信号送入第二级的采样态，并继续进行量化，但该方式需要在两级ADC之间增加输送2bit二进制码值B1B0的通路，并通过选通门控制码值通路的选通，这种方式大大增加了电路设计的复杂性。而若只将第一级最后一个周期产生的余差信号送入第二级，而比较器比较产生的码值由第二级采样态重新比较产生，即采用第一级最后一个周期产生的余差信号和第二级采样态产生的码值作为第二级继续进行余差量化的信号输入，会增加ADC误码率，余差信号与比较码值有很大的不匹配风险，导致ADC精度大大降低。
流水线(Pipeline)ADC常适用于高速应用的场合，通过多级流水线的工作方式实现一个周期内多位数的转换，从而实现较高的转换率。流水线ADC是由多级子ADC构成的，而这些子级电路可以根据性能的需求分别采取各种不同的结构。图1为Pipeline ADC的结构示意图，由若干子ADC构成，每个子级电路的结构大致相同，主要包括采样保持电路(Sample-Hold,S/H)、数模转换器(Digital-to-Analog Converter，DAC)和余量增益放大电路(MDAC)。其工作状态可以简单分为采样状态和放大状态，在两相非交叠时钟的控制下实现两个状态的切换。在同一个周期内，奇数级处于同一个状态，而偶数级处于另一个状态，即相邻两级工作状态是交替进行的，从而大大提升时间的复用率，具有较高的量化速度。
Cyclic ADC实际上可以看作流水线ADC的一种类型，二者工作方式的区别在于流水线ADC是在不同级ADC之间的流水操作，而Cyclic ADC则是运用流水操作的原理进行内部循环。二者的工作方式大致如下：单级Cyclic ADC的结构如图2所示。包括采样保持电路、子ADC、子DAC和一个乘二放大器，其中子DAC和乘二放大器组成了MDAC。在第一个循环时，采样保持电路连接到输入信号上，而在后面的第2、3、···N个循环中接到MDAC输出上，采样上一个循环输出的余差信号。在Cyclic ADC的内部循环中，上一周期的子ADC比较结果B1B0与余差信号Vout输出到下一周期中，产生下一周期MDAC运算所需的Vin和Vdac；传统的多级Cyclic ADC结构采用这种级间连接方式，上一级将产生的B1B0和Vout同时输出给第二级，第二级的首个周期仅用作采样。而流水线ADC则与之不同，流水线ADC的上一级仅仅将Vout输出到下一级，而下一级运算所需的Vdac是由本级通过比较上一级输入的Vout所产生的B1B0控制产生的。即Cyclic ADC的B1B0对应的是本周期的Vout，而流水线ADC的B1B0则是对应上一级产生的Vout。
中国专利授权公告号CN 111565043 B，提供一种流水线ADC的孔径偏斜校准电路及方法，包括：依次级联的多级流水级ADC，包括对输入信号做量化处理输出数字位的子模数转换单元及将数字位与输入信号相减得到残差并放大的增益数模转换单元；孔径偏斜检测校准模块，基于各级流水级ADC输出的数字位统计第一级流水级ADC的输出残差的溢出，并产生对应的反馈补偿值；延迟模块，基于反馈补偿值调整采样时钟信号的延迟时间，以通过控制采样时钟相位来补偿孔径误差。该发明基于数字检测孔径误差并结合模拟延时补偿的孔径误差；该发明流水线ADC的应用，并不涉及具体工作方法的研究。
发明内容
本发明所要解决的技术问题在于传统的Cyclic ADC工作方法存在ADC精度较低的问题。
本发明通过以下技术手段实现解决上述技术问题的：一种多级Cyclic ADC的工作方法，所述多级Cyclic ADC包括顺次级联的若干级ADC，位于首端的ADC的输入端外接输入信号，剩下的各级ADC中当前级ADC的输入端接当前级的上一级ADC的输出端；
每一级ADC包括N个周期，N为大于等于2的正整数，当前级ADC与当前级的上一级ADC的第N个周期具有一个同步进行的采样态，当前级的上一级ADC将第N-1个周期输出的余差信号采入当前级ADC的采样态，当前级ADC比较并产生B1B0码值以及余差信号，当前级ADC产生的余差信号作为当前级的下一级ADC的输入信号，产生的B1B0码值作为当前级ADC中MDAC运算输入量。
本发明省去两级ADC之间的B1B0码值通道，改变了传统的将第一级ADC的输出Vout和子ADC的比较值B1B0通过选通通道送到第二级的cyclic工作模式，选用当前级ADC的采样阶段作为当前级的上一级ADC最后一个周期的等效，对当前级的上一级ADC比较结果的采集提前一个内部周期输入给当前级ADC，从而避免由于当前级的上一级ADC最后一个周期与当前级ADC采样态的比较结果的差异导致的电路精度降低，且有效的简化了两级ADC的级间结构，用简单的电路实现了较高的ADC精度。
进一步地，所述多级Cyclic ADC中每一级ADC包括采样保持电路、子ADC以及MDAC，所述MDAC包括子DAC以及乘二放大器，采样保持电路的输出端分别与子ADC以及减法器的一个输入端连接，子ADC与子DAC连接，子DAC与减法器的另一个输入端连接，减法器与乘二放大器的输入端连接，每一级ADC将采样保持电路的输入端作为其输入端，每一级ADC将乘二放大器的输出端作为其输出端，当前级ADC的输入端接当前级的上一级ADC的输出端，每一级ADC中子ADC输出B1B0码值作为子DAC的输入量，每一级ADC中乘二放大器的输出端输出余差信号。
进一步地，所述每一级ADC输出的B1B0码值累加作为多级Cyclic ADC最终输出的B1B0码值。
进一步地，每一级ADC包括6个周期，当前级ADC与当前级的上一级ADC的第6个周期具有一个同步进行的采样态，当前级的上一级ADC将第5个周期输出的余差信号采入当前级ADC的采样态，当前级ADC比较并产生B1B0码值以及余差信号，当前级ADC产生的余差信号作为当前级的下一级ADC的输入信号，产生的B1B0码值作为当前级ADC中MDAC运算输入量。
更进一步地，所述多级Cyclic ADC包括顺次级联的第1级ADC和第2级ADC，第1级ADC的输入端外接输入信号，第2级ADC的输入端接第1级ADC的输出端；每一级ADC包括6个周期，第1级ADC与第2级ADC的第6个周期具有一个同步进行的采样态，第1级ADC将第5个周期输出的余差信号采入第2级ADC的采样态，第1级ADC比较并产生B1B0码值以及余差信号，第1级ADC产生的余差信号作为第2级ADC的输入信号，产生的B1B0码值作为第2级中MDAC运算输入量。
本发明的优点在于：本发明省去两级ADC之间的B1B0码值通道，改变了传统的将第一级ADC的输出Vout和子ADC的比较值B1B0通过选通通道送到第二级的cyclic工作模式，选用当前级ADC的采样阶段作为当前级的上一级ADC最后一个周期的等效，对当前级的上一级ADC比较结果的采集提前一个内部周期输入给当前级ADC，从而避免由于当前级的上一级ADC最后一个周期与当前级ADC采样态的比较结果的差异导致的电路精度降低，且有效的简化了两级ADC的级间结构，用简单的电路实现了较高的ADC精度。
附图说明
图1为现有技术中Pipeline ADC的结构示意图；
图2为现有技术中单级Cyclic ADC的结构的示意图；
图3为本发明实施例所提供的一种多级Cyclic ADC的工作方法中多级Cyclic ADC的结构示意图；
图4为本发明实施例所提供的一种多级Cyclic ADC的工作方法中每一级ADC的结构示意图；
图5为本发明实施例所提供的一种多级Cyclic ADC的工作方法的时序图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图3和图4所示，一种多级Cyclic ADC的工作方法，所述多级Cyclic ADC包括顺次级联的若干级ADC，位于首端的ADC的输入端外接输入信号，剩下的各级ADC中当前级ADC的输入端接当前级的上一级ADC的输出端；图3中，Stagei表示第i级ADC，其中虚线表示相比现有技术省去的通道，本发明省去了两级ADC之间的B0和B1通道。
所述多级Cyclic ADC中每一级ADC包括采样保持电路1、子ADC 2以及MDAC，所述MDAC包括子DAC 3以及乘二放大器4，采样保持电路1的输出端分别与子ADC 2以及减法器5的一个输入端连接，子ADC 2与子DAC 3连接，子DAC 3与减法器5的另一个输入端连接，减法器5与乘二放大器4的输入端连接，每一级ADC将采样保持电路1的输入端作为其输入端，每一级ADC将乘二放大器4的输出端作为其输出端，当前级ADC的输入端接当前级的上一级ADC的输出端，每一级ADC中子ADC 2输出B1B0码值作为子DAC 3的输入量，每一级ADC中乘二放大器4的输出端输出余差信号。图4中Vin表示采样保持电路1的输入端输入的信号，Vout表示乘二放大器4的输出端输出的余差信号，Dout表示子ADC 2输出B1B0码值的外置端口，Vdac表示MDAC的运算结果。
每一级ADC包括N个周期，N为大于等于2的正整数，当前级ADC与当前级的上一级ADC的第N个周期具有一个同步进行的采样态，当前级的上一级ADC将第N-1个周期输出的余差信号采入当前级ADC的采样态，当前级ADC比较并产生B1B0码值以及余差信号，当前级ADC产生的余差信号作为当前级的下一级ADC的输入信号，产生的B1B0码值作为当前级ADC中MDAC运算输入量。所述每一级ADC输出的B1B0码值累加作为多级Cyclic ADC最终输出的B1B0码值。
以下详细介绍本发明的工作过程：本发明提供一种新型工作方式的实现基于传统的Cyclic电路结构，其进行了以下结构和时序上的调整。首先在结构方面，如图3所示，传统的多级Cyclic电路在两级之间需要Vout、B1、B0三者的信号传输通道，而本发明提供的这种新型工作方式的应用使得电路中在ADC级间连接处可以省去传统的B1B0选通通道，只需将上一级产生的Vout送入下一级即可，节省了部分面积；在时序方面，以图3对应的两级CyclicADC为例说明这种多级Cyclic ADC的新型工作方式，具体时序如图5。
以两级ADC为例，假设第1级ADC(以下简称s1)有6个周期(以下称第i个周期为ci)，第2级ADC存在一个与第1级ADC第6个周期同步进行的采样态，将第1级ADC产生的余差信号采进第2级ADC。图5中Comp信号表示第1级ADC和第2级ADC的比较器时钟，Comp的每个上升沿表示该周期进行一次比较产生B1B0码值，而Reg信号的上升沿处将该级的全部B1B0采集存储以待输出。传统的cyclic级间连接方式是将s1c6产生的比较结果B1B0采入第2级ADC，而第2级ADC的采样态不比较或将比较结果丢弃，这种操作方式需要在两级之间额外增加B1B0的选通通道，从而大大增加电路的复杂度。而本发明提出的新型工作方式如下所述，即在Cyclic ADC级间连接处，采用流水线ADC的工作方式，只将s1c5输出的余差信号采入第2级ADC的采样态，第2级ADC的采样态比较并产生B1B0以及余差信号。具体时钟改变如图5所示，虚线部分即为传统的工作方式所用时钟信号，第一级的Reg将s1c1至s1c6的B1B0全部采集存储，而第2级ADC的采样态不做比较只用于采样s1c6输出；灰色实线部分则为本发明的新型工作方式所用时钟信号，第1级ADC的s1c6仍旧产生比较信号，但Reg时钟上升沿采样要先于该周期Comp信号的上升沿，因此第1级ADC实际上只输出s1c1至s1c5的信号，而第2级ADC在采样态加入比较时钟，以用该比较结果代替原有的s1c6比较结果。
这种方式将第1级ADC与第2级ADC连接处进行了很好的过渡，又不需要在两级之间进行B1信号和B0信号的传输，既可以省去冗余的子ADC比较结果选通通道，又不会影响RSD校正算法的校正功能，用简单的电路得到了较高的ADC精度。
通过以上技术方案，本发明提供的一种多级Cyclic ADC的工作方法，将Pipeline的工作方式运用到多级Cyclic ADC的级间连接处，实现了对多级Cyclic ADC的级间连接方式的优化。只需省去两级之间的B1B0码值通道，并将电路内部对第一级比较结果的采集提前一个内部周期即可实现。通过对电路结构和时序的简单调整，即可流水线ADC的工作方式融入两级级间连接方式中，改变了传统的将第一级ADC的输出Vout和子ADC的比较值B1B0通过选通通道送到第二级的cyclic工作模式，选用第二级的采样阶段作为第一级ADC最后一个周期的等效，从而避免由于第一级最后一个周期与第二级采样态的比较结果的差异导致的电路精度降低，且有效的简化了两级ADC的级间结构，用简单的电路实现了较高的ADC精度。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (5)

1.一种多级Cyclic ADC的工作方法，其特征在于，所述多级Cyclic ADC包括顺次级联的若干级ADC，位于首端的ADC的输入端外接输入信号，剩下的各级ADC中当前级ADC的输入端接当前级的上一级ADC的输出端；
每一级ADC包括N个周期，N为大于等于2的正整数，当前级ADC与当前级的上一级ADC的第N个周期具有一个同步进行的采样态，当前级的上一级ADC将第N-1个周期输出的余差信号采入当前级ADC的采样态，当前级ADC比较并产生B1B0码值以及余差信号，当前级ADC产生的余差信号作为当前级的下一级ADC的输入信号，产生的B1B0码值作为当前级ADC中MDAC运算输入量。
2.根据权利要求1所述的一种多级Cyclic ADC的工作方法，其特征在于，所述多级Cyclic ADC中每一级ADC包括采样保持电路、子ADC以及MDAC，所述MDAC包括子DAC以及乘二放大器，采样保持电路的输出端分别与子ADC以及减法器的一个输入端连接，子ADC与子DAC连接，子DAC与减法器的另一个输入端连接，减法器与乘二放大器的输入端连接，每一级ADC将采样保持电路的输入端作为其输入端，每一级ADC将乘二放大器的输出端作为其输出端，当前级ADC的输入端接当前级的上一级ADC的输出端，每一级ADC中子ADC输出B1B0码值作为子DAC的输入量，每一级ADC中乘二放大器的输出端输出余差信号。
3.根据权利要求1所述的一种多级Cyclic ADC的工作方法，其特征在于，所述每一级ADC输出的B1B0码值累加作为多级Cyclic ADC最终输出的B1B0码值。
4.根据权利要求1所述的一种多级Cyclic ADC的工作方法，其特征在于，每一级ADC包括6个周期，当前级ADC与当前级的上一级ADC的第6个周期具有一个同步进行的采样态，当前级的上一级ADC将第5个周期输出的余差信号采入当前级ADC的采样态，当前级ADC比较并产生B1B0码值以及余差信号，当前级ADC产生的余差信号作为当前级的下一级ADC的输入信号，产生的B1B0码值作为当前级ADC中MDAC运算输入量。
5.根据权利要求4所述的一种多级Cyclic ADC的工作方法，其特征在于，所述多级Cyclic ADC包括顺次级联的第1级ADC和第2级ADC，第1级ADC的输入端外接输入信号，第2级ADC的输入端接第1级ADC的输出端；每一级ADC包括6个周期，第1级ADC与第2级ADC的第6个周期具有一个同步进行的采样态，第1级ADC将第5个周期输出的余差信号采入第2级ADC的采样态，第1级ADC比较并产生B1B0码值以及余差信号，第1级ADC产生的余差信号作为第2级ADC的输入信号，产生的B1B0码值作为第2级中MDAC运算输入量。
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