KR0163893B1 - 순환구조형 다단 유사 병렬 아날로그/디지탈 변환기 - Google Patents

순환구조형 다단 유사 병렬 아날로그/디지탈 변환기 Download PDF

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Abstract

이 발명은 순환구조형 다단 유사 병렬 아날로그/디지탈 변환기(Recycling Multistep Analog-to-Digital Converter)에 관한 것으로서, 선택적 샘플 앤드 홀드 회로와, 멀티플라잉 디지탈/아날로그 변환기와, 플래쉬 변환기와, 래치와, 이진 부호화 논리 회로와, 오차 보정 논리 회로로 구성되어, 고해상도를 제공하면서도 회로의 사이즈(Size)가 적고, 오차도 줄일 수 있는 순환 구조형 다단 유사 병렬 아날로그/디지탈 변환기에 관한 것이다.

Description

순환구조형 다단 유사 병렬 아날로그/디지탈 변환기
제1도는 종래의 순환구조형 2단 플래쉬 아날로그/디지탈 변환기를 나타낸 도면이다.
제2도는 종래의 새미 플래쉬형 아날로그/디지탈 변환기의 구성을 나타내는 블록도이다.
제3도는 이 발명의 실시예에 따른 순환구조형 다단 유사 병렬 아날로그/디지탈 변환기의 구성을 나타내는 블록도이다.
제4도는 이 발명의 실시예에 다른 순환구조형 3단 유사 병렬 아날로그/디지탈 변환기의 구성을 나타내는 블록도이다.
* 도면의 주요부분에 대한 부호의 설명
31 : 선택적 샘플 앤드 홀드 회로 32 : 멀티플라잉 디지탈/아날로그 변환기
33 : 플래쉬 변환기 34 : 래치
35 : 이진 부호화 논리 회로 36 : 오차 보정 논리 회로
이 발명은 순환구조형 다단 유사 병렬 아날로그/디지탈 변환기(Recycling Multistep Analog-to-Digital Converter)에 관한 것으로서, 더욱 상세하게 말하자면 고해상도를 제공하고 오차도 줄일 수 있는 순환구조형 다단 유사 병렬 아날로그/디지탈 변환기에 관한 것이다.
일반적으로 유사 병렬형 아날로그/디지탈 변환기는 플래쉬(Flash) 변환기의 출력을 디지탈/아날로그 변환해서 비교기(Comparator)의 기준 레벨을 바꾸는 식이거나, 멀티플라잉 디지탈/아날로그 변환기를 샘플 앤드홀드(Sample-and-Hold) 회로로 사용하므로써, 외부로부터 입력된 신호에서 플래쉬 변환기의 출력을 디지탈/아날로그 변환한 값을 빼고 그 나머지를 증폭해서 다시 플래쉬 변환하는 식이었다.
종래 기술에 대한 참고 문헌으로는 아래와 같은 자료가 있다.
1) A 10-b 15MHz CMOS Recycling Two-Step A/D Converter ; IEEE Journal of Solid-State Circuits Vol.25,No.6 DECEMBER 1990 pp1328-1338
2) 세미플래쉬형 아날로그/디지탈 변환기 및 변환방법 ; 대한민국 특허출원 공개번호 94-8207, 공개일 : 1994. 4. 29
이하, 첨부된 도면을 참조하여 종래 기술과 문제점에 대하여 설명한다.
제1도는 종래의 순환구조형 2단 플래쉬 아날로그/디지탈 변환기를 나타낸 도면이고,
제2도는 종래의 새미 플래쉬형 아날로그/디지탈 변환기의 구성을 나타내는 블록도이다.
제1도에 도시되어 있듯이, 멀티플라잉 디지탈/아날로그 변환기(capacitor-array Nultiplying Digital-to-Analog Converter ; MDAC)가 샘플 앤드 홀드(sample-and-hold)회로와 디지탈/아날로그 변환기(DAC)의 기능을 동시에 수행하고 있지만, 전체적인 시스템 구성상 2단 유사 병렬 변환기로만 제한된다.
따라서, 전체 N비트의 디지탈 출력을 얻기 위해서는 2(N/2)개 만큼의 비교기가 필요하기 때문에 고해상도의 변환기를 만들기 위해서는 플래쉬(Flash) 변환기 부분이 매우 커져야 한다는 문제점이 있다.
또, 제2도에 도시되어 있듯이, 비교기(Comparator)의 출력이 엔코더(Encoder)를 거친 후 디지탈/아날로그 변환기로 입력되기 때문에, 변환기의 변환시간 중에 엔코더의 동작시간까지 포함되어서 변환시간이 길어질 소지가 있고, 또, 셀렉터(Selector)가 여러 가지의 기준 레벨을 만들어 내어야 하기 때문에 회로의 크기가 커지고 복잡해질 수 있다.
그리고, 디지탈/아날로그 변환기와 셀렉터에 의해서 기준 레벨을 조정한 후에 샘플 앤드 홀드(S/H) 회로의 출력과 비교할 때는 그 비교폭이 대단히 작아지기 때문에 오차가 커질 수 있고, 고해상도를 얻기 위해서는 셀렉터와 비교기 부분의 회로 크기가 커져야만 한다는 문제점이 있다.
따라서, 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 멀티플라잉 디지탈/아날로그 변환기를 사용하여 고해상도의 변환기를 구현할 때, 플래쉬 변환기의 회로 크기가 커지지 않게 하기 위해서 2단 이상(3단, 4단, .....)으로도 적용할 수 있도록 멀티플라잉 디지탈/아날로그 변환기와 별도로 샘플 앤드 홀드 회로를 사용하므로써 순환 과정을 여러번 반복할 수 있고, 신호의 비교폭이 작아지지도 않으며, 오차도 줄일 수 있는 순환구조형 다단 유사 병렬 아날로그/디지탈 변환기를 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 수단으로써 이 발명의 구성은, 외부의 아날로그 입력과 피드백(Feedback) 입력중에서, 선택적으로 입력 신호를 샘플링(Sampling)하여, 일정 시간동안 유지했다가 출력하는 선택적 샘플 앤드 홀드 회로와, 상기한 선택적 샘플 앤드 홀드 회로의 출력을 입력으로 받고, 디지탈/아날로그 변환기 기능과 감산기능, 증폭기능을 동시에 수행하여 다시 상기한 선택적 샘플앤드 홀드 회로로 출력하는 멀티플라잉 디지탈/아날로그 변환기와, 원하는 해상도에 비례하는 수의 비교기를 갖고, 상기한 선택적 샘플 앤드 홀드 회로의 출력을 입력으로 받아서 디지탈 신호로 변환하는 플래쉬 변환기와, 상기한 플래쉬 변환기에 포함되어 있으며 상기한 멀티플라잉 디지탈/아날로그 변환기에서 사용할 수 있도록 신호를 일정시간동안 유지하다가 상기한 멀티플라잉 디지탈/아날로그 변환기에 출력하는 래치(Latch)와, 상기한 래치에서 출력된 상기 플래쉬 변환기의 써모메터 코드(Thermometer Code) 디지탈 출력을 이진 부호로 바꾸어 출력하는 이진 부호화 논리 회로(Binary Encode Logic Circuit)와, 상기한 이진 부호화 논리 회로의 출력을 입력으로 받고, 상기 플래쉬 변환기에서 생길 수 있는 오차를 보정하여 출력하는 오차 보정 논리 회로(Error Correction Logic Circuit)로 이루어진다.
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
제3도는 이 발명의 실시예에 따른 순환구조형 다단 유사 병렬 아날로그/디지탈 변환기의 구성을 나타내는 블록도이다.
제3도에 도시되어 있듯이 이 발명의 실시예에 따른 구성은, 외부의 아날로그 입력과 피드백 입력 중에서, 선택적으로 입력 신호를 샘플링하여, 일정 시간동안(1/2 클럭 주기) 유지했다가 출력하는 선택적 샘플 앤드 홀드 회로(31)와, 상기한 선택적 샘플 앤드 홀드 회로(31)의 출력을 입력으로 받고, 디지탈/아날로그 변환기 기능과 감산 기능, 증폭 기능을 동시에 수행하여 다시 상기한 선택적 샘플 앤드 홀드 회로(31)로 출력하는 멀티플라잉 디지탈/아날로그 변환기(32)와, 원하는 해상도에 비례하는 수의 비교기를 갖고, 상기한 선택적 샘플 앤드 홀드 회로(31)의 출력을 입력으로 받아서 디지탈 신호로 변환하는 플래쉬 변환기(33)와, 상기한 플래쉬 변환기(33)에 포함되어 있으며, 상기한 멀티플라잉 디지탈/아날로그 변환기(32)에서 사용할 수 있도록 신호를 일정 시간 동안 유지 하다가 상기한 멀티플라잉 디지탈/아날로그 변환기(32)에 출력하는 래치(34)와, 상기한 래치(34)에서 출력한 상기 플래쉬 변환기(33)의 써모메터 코드 디지탈 출력을 이진 부호로 바꾸어 출력하는 이진 부호화 논리 회로(35)와, 상기 이진 부호화 논리 회로(35)의 출력을 입력으로 받고, 상기 플래쉬 변환기(33)에서 생길 수 있는 오차를 보정 하여 출력하는 오차 보정 논리 회로(36)로 이루어진다.
상기한 구성에 의한, 이 발명의 실시예에 따른 작용은 다음과 같다.
이 실시예에 사용된 샘플 앤드 홀드 회로는 입력신호를 샘플링해서 일정 시간동안(1/2 클럭 주기) 유지하는 회로인데, 이 발명에서 사용되는 것은 내부에 제어회로를 포함하고 있어서 외부로부터의 입력신호(아날로그 입력 ; AIN)와 피드백되는 멀티플라잉 디지탈/아날로그 변환기(32)의 출력을 선택적으로 받아들일 수 있는 선택적 샘플 앤드 홀드 회로(31)이다.
멀티플라잉 디지탈/아날로그 변환기(32)는 디지탈/아날로그 변환기 기능과 감산기능, 증폭기능을 동시에 수행하는데, 아날로그 입력과 디지탈 입력에 해당하는 아날로그 값과의 차이를 일정한 이득만큼 증폭한다.
여기에서 증폭이 필요한 이유는 다음번의 플래쉬 변환을 할 때 기준 레벨을 변화시키지 않고 변환을 수행하기 위해서이다. 이 블록(32)에 가해지는 신호 중 아날로그 신호는 선택적 샘플 앤드 홀드 회로(31)의 출력이고, 디지탈 신호는 플래쉬 변환기(33)의 내부에 포함된 래치(34)의 출력으로 써모메터코드(Thermometer code)이다.
다시 말하면, 멀티플라이 디지탈/아날로그 변환기(32)는 샘플 앤드 홀드회로(31)의 아날로그 출력과 플래쉬 변환기(33) 내부에 포함된 래치(34)의 디지탈 출력에 해당하는 아날로그 값과의 차이를 일정한 이득만큼 증폭시킨다.
플래쉬 변환기(33)는 여러개의 비교기를 갖는 병렬 변환기로써, 내부에는 변환기의 출력이 멀티플라잉 디지탈/아날로그 변환기(32)에 사용될 수 있도록, 신호를 일정시간 동안 유지하는 래치(34)를 포함하고 있다.
또, 한번 순환하므로써 얻고자 하는 해상도를 K 비트라 하면, 플래쉬 변환기(33)에 사용되는 비교기의 수는 2k개이다. 그리고, 이 때 멀티플라잉 디지탈/아날로그 변환기(32)의 이득고 2k이 된다. 이는 오차 보정 기능이나 오차 보상 기능이 없는 경우에 적용되는 예이고, 보정 기능이나 보상 기능을 갖는 경우에는 플래쉬 변환기(33)에 사용되는 비교기의 수와 멀티플라잉 디지탈/아날로그 변환기(32)의 이득은 조정될 수 있다.
이진 부호화 논리 회로(35)는 플래쉬 변환기(33)의 써모메터 코드 디지탈 출력을 이진 부호로 바꾸는 블록인데, 상위 비트들과 하위 비트들의 시간대가 다르기 때문에 별도의 시간 지연 소자 혹은 래치가 필요하다.
오차 보정 논리 회로(36)는 플래쉬 변환기(33)에서 생길 수 있는 오차를 보정하는 역할을 한다.
변환과정을 살펴보면, 먼저 외부에서 주어진 아날로그 입력신호(AIN)는 선택적 샘플 앤드 홀드 회로(31)에 의해서 유지되며, 그 값은 플래쉬 변환기(33)와 멀티플라잉 디지탈/아날로그 변환기(32)로 전달된다.
플래쉬 변환기(33)는 샘플 앤드 홀드 회로(31)의 출력을 변환한 후, 그 디지탈 출력을 이진 부호화 논리 회로(35)와 멀티플라잉 디지탈/아날로그 변환기(32)로 출력한다.
이진 부호화 논리 회로(35)에서는 플래쉬 변환기(33)의 써모메터 코드 출력을 이진 부호로 바꾸고 래치시키거나 시간 지연을 주어서, 다음번 순환에서 하위 비트를 생성할때까지 유지한다.
샘플 앤드 홀드 회로(31)의 아날로그 신호와 플래쉬 변환기(33)의 디지탈 출력을 입력받은 멀티플라잉 디지탈/아날로그 변환기(32)에서는 아날로그 신호와 디지탈 입력에 해당하는 아날로그 값의 차를 구해서 증폭하고, 그 증폭된 신호를 다시 샘플 앤드 홀드 회로(31)로 피드백하여 입력한다.
다음으로, 샘플 앤드 홀드 회로(31)는 멀티플라잉 디지탈/아날로그 변환기(32)의 출력을 샘플링해서 유지하고, 앞에서 언급한 변환과정을 반복한다. 이렇게 만들어진 하위 비트는 이진 부호화 논리 회로(35)로 전달되고 상위 비트들과 함께, 오차 보정 논리 회로(36)를 통해서 전체 디지탈 출력이 생성된다.
한편, 제4도는 이 발명의 실시예에 따른 순환구조형 3단 유사 병렬 아날로그/디지탈 변환기의 구성을 나타내는 블록도이다.
제4도에 도시되어 있듯이 이 실시예는 3번 변환해서 10 비트를 얻도록 구현된 예이다.
이 실시예에서는 4 비트 플래쉬 변환기(43)에서 플래쉬 변환을 3번하여 10 비트를 얻도록 하는데, 3번의 플래쉬 변환을 위해서 선택적 샘플 앤드 홀드회로(41)는 처음 한번은 외부의 입력(아날로그 입력)을, 두 번은 멀티플라잉 디지탈/아날로그 변환기(42)의 출력을 샘플링해서 유지한다.
각 엔코더(45, 46, 47)는 각 변환 순서에 따라, 4비트 플래쉬 변환기(43) 내부의 래치(44)에서 출력된 15개의 비교 준위를 이진 부호화하여 오차 보정 논리 회로(48)를 통해 출력한다.
여기에서 Q1-Q12는 각 블록들의 타이밍(Timing) 제어 신호이다.
이외의 각 블록의 기본 기능은 제3도의 블록들의 기능과 같다.
이상에서와 같이 이 발명의 실시예에서, 고해상도를 제공하면서도 회로의 사이즈(Size)가 적고, 오차도 줄일 수 있는 순환구조형 다단 유사 병렬 아날로그/디지탈 변환기를 제공할 수 있다.
이 발명의 이러한 효과는 중속, 저속의 모든 아날로그/디지탈 변환기에 이용될 수 있다.

Claims (3)

  1. 입력되는 외부의 아날로그 입력과 피드백 신호인 제19신호중에서, 선택적으로 입력 신호를 샘플링하고 일정시간동안 유지했다가 출력하는 선택적 샘플 앤드 홀드 회로와, 상기 선택적 샘플 앤드 홀드 회로의 출력 신호를 입력으로 하고 제2 신호를 입력으로 하여 디지탈/아날로그 변환, 감산, 증폭을 동시에 수행하고, 수행한 결과에 대한 상기 제1 신호를 상기 샘플 앤드 홀드 회로로 출력하는 멀티플라잉 D/A 변환기와, 원하는 해상도에 비례하는 비교기를 가지고, 상기 샘플 앤드 홀드 회로의 출력을 입력으로 하여 디지탈 신호로 변환시키는 플래쉬 변환기와, 상기 플래쉬 변환기에 포함되어 있으며, 상기 플래쉬 변환기의 출력을 일정시간 동안 지연시킨 후, 상기 플래쉬 변환기의 출력 신호를 지연시킨 제2 신호를 상기 멀티플라잉 D/A 변환기로 출력하는 래치와, 상기 래치에서 출력된 상기 플래쉬 변환기의 써모메터 코드 디지탈 출력을 이진 부호로 바꾸어 출력하는 이진 부호화 논리 회로와, 상기 플래쉬 변환기에서 생길 수 있는 오차를 보정하는 오차 보정 논리 회로로 이루어진 순환구조형 다단 유사 병렬 아날로그/디지탈 변환기.
  2. 제1항에 있어서, 상기한 멀티플라잉 디지탈/아날로그 변환기는 상기한 샘플 앤드 홀드 회로의 아날로그 출력과 상기한 플래쉬 변환기 내부에 포함된 래치의 디지탈 출력에 해당하는 아날로그 값과의 차이를 일정한 이득만큼 증폭시키는 것을 특징으로 하는 순환구조형 다단 유사병렬 아날로그/디지탈 변환기.
  3. 제1항에 있어서, 상기한 이진 부호화 논리 회로에서는 플래쉬 변환기의 써모메터 코드 출력을 이진 부호로 바꾸고 래치시키거나 시간 지연을 주어서, 다음번 순환에서 하위 비트를 생성할 때까지 유지하는 것을 특징으로 하는 순환구조형 다단 유사 병렬 아날로그/디지탈 변환기.
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