KR20080041080A - 디지털 자동 보정기능을 가지는 파이프 라인아날로그-디지털 변환기 및 그것의 디지털 보정방법 - Google Patents

디지털 자동 보정기능을 가지는 파이프 라인아날로그-디지털 변환기 및 그것의 디지털 보정방법 Download PDF

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Abstract

디지털 자동 보정기능을 가지는 파이프 라인 아날로그-디지털 변환기 및 그것의 디지털 보정방법이 개시된다. 파이프 라인 아날로그-디지털 변환기는 파이프 라인 변환회로 및 디지털 보정회로를 포함한다. 파이프 라인 변환회로는 캐스케이드 연결된 복수의 1 비트 스테이지를 가지고, 아날로그 입력신호를 복수 비트를 가지는 제 1 디지털 신호로 변환한다. 디지털 보정회로는 파이프 라인 변환회로로부터 제 1 디지털 신호를 수신하고, 복수의 1 비트 스테이지 각각에 대한 보정계수를 추출하고 저장하며, 보정계수를 읽고 피드백 신호를 보정하여 복수 비트를 가지는 제 2 디지털 신호를 발생시킨다. 따라서, 파이프 라인 아날로그-디지털 변환기는 자동 디지털 보정 기능을 가지고, 선형성이 우수하다.

Description

디지털 자동 보정기능을 가지는 파이프 라인 아날로그-디지털 변환기 및 그것의 디지털 보정방법{DIGITALLY SELF-CALIBRATING PIPELINE ANALOG-TO-DIGITAL CONVERTER AND METHOD OF CALIBRATING THE SAME}
도 1a는 이상적인 파이프 라인 아날로그-디지털 변환기의 전달특성을 나타내는 그래프이다.
도 1b는 실제의 파이프 라인 아날로그-디지털 변환기의 전달특성을 나타내는 그래프이다.
도 2a 및 도 2b는 본 발명에 따른 파이프 라인 아날로그-디지털 변환기의 디지털 데이터 보정방법의 개념을 설명하는 개념도이다.
도 3 및 도 4는 본 발명의 하나의 실시예에 따른 파이프 라인 아날로그-디지털 변환기의 디지털 데이터 보정방법을 나타내는 알고리즘이다.
도 5는 본 발명의 하나의 실시예에 따른 파이프 라인 아날로그-디지털 변환기를 나타내는 블록도이다.
도 6은 도 5의 파이프 라인 아날로그-디지털 변환기에 있는 파이프 라인 변환회로의 스테이지들의 구성을 나타내는 회로도이다.
도 7은 도 5의 파이프 라인 아날로그-디지털 변환기의 아키텍쳐를 나타내는 개념도이다.
도 8은 도 5의 파이프 라인 아날로그-디지털 변환기에 포함되어 있는 디지털 보정회로를 나타내는 블록도이다.
도 9는 도 8의 디지털 보정회로에 포함되어 있는 기본 디지털 보정회로를 나타내는 회로도이다.
도 10은 도 8의 디지털 보정회로에 포함되어 있는 보정 제어회로를 나타내는 블록도이다.
도 11은 도 10의 보정 제어회로에 포함되어 있는 클럭 발생기를 나타내는 블록도이다.
도 12는 도 10의 보정 제어회로에 포함되어 있는 플래그 발생기를 나타내는 블록도이다.
도 13은 도 10의 보정 제어회로에 포함되어 있는 보정 제어신호 발생기를 나타내는 블록도이다.
도 14는 도 8의 디지털 보정회로에 포함되어 있는 보정계수 추출회로의 일부분을 나타내는 블록도이다.
도 15는 도 14의 보정계수 추출회로에 있는 제어신호들을 발생시키는 제어신호 발생기를 나타내는 회로도이다.
도 16은 도 15에 도시된 제어신호 발생기의 동작을 나타내는 타이밍도이다.
도 17은 도 8의 디지털 보정회로에 포함되어 있는 보정 출력회로를 나타내는 블록도이다.
도 18은 도 10의 보정 제어회로에 포함되어 있는 가산기를 나타내는 블록도 이다.
도 19는 도 8의 디지털 보정회로의 동작을 나타내는 타이밍도이다.
도 20a 및 도 20b는 도 5에 도시된 본 발명의 실시예에 따른 파이프 라인 아날로그-디지털 변환기에 대한 시뮬레이션도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1000 : 파이프 라인 아날로그-디지털 변환기
1100 : 파이프 라인 변환회로
1300 : 디지털 보정회로
1310 : 기본 디지털 보정회로
1320 : 보정 제어회로
1330 : 보정계수 추출회로
1340 : 보정 출력회로
1360 : 가산기
본 발명은 파이프 라인 아날로그-디지털 변환기에 관한 것으로, 특히 디지털 보정 기능을 가지는 파이프 라인 아날로그-디지털 변환기 및 그것을 이용한 아날로그-디지털 변환방법에 관한 것이다.
아날로그-디지털 변환기(Analog-to-Digital Converter; ADC)는 디지털 신호 처리에 사용되는 전기적 신호를 양자화(quantize)하는 데 사용된다. ADC의 성능을 나타내는 두 가지 파라미터는 해상도(resolution)와 샘플링 율(sampling rate)이다. 해상도는 ADC가 얼마나 작은 전압 또는 전류로 분해할 수 있는가를 나타내며, 샘플링 율은 ADC가 전기적 신호를 얼마나 빨리 디지털 출력 데이터로 양자화할 수 있는가를 나타낸다.
ADC를 사용하는 시스템의 성능을 향상시키기 위해서는 고속으로 동작하는 고 분해능 ADC가 요구된다. 또한, 정교한(sophisticated) 디지털 신호처리(digital signal processing)를 위해서는 고성능의 ADC가 필요하다. 종래에는 고성능 고속 ADC는 값비싼 하이브리드 소자 또는 개별 소자를 사용하여 구현하였기 때문에 제조비용을 줄이기가 쉽지 않았다. 따라서, 고성능의 ADC를 저가격으로 제조하기 위해서는 MOS(Metal Oxide Semiconductor) IC(Integrated Circuit) 공정이 필요했다.
그러나, 공정 제한(process limitation)으로 인해 MOS 소자 간에 부정합(mismatching)이 발생할 수 있었다.
따라서, 14 비트 이상의 고해상도를 가지는 ADC를 구현하기 위해서 공정 부정합 및 유한한 소자 특성에 기인하는 에러 요소를 검출하여 제거하는 보정 기술(calibration technique)이 필요하다.
본 발명의 목적은 아날로그-디지털 변환기에 내장할 수 있고 디지털 보정기능을 가지는 파이프 라인 아날로그-디지털 변환기를 제공하는 것이다.
본 발명의 다른 목적은 아날로그-디지털 변환기에 내장할 수 있고 디지털 보 정기능을 가지는 파이프 라인 아날로그-디지털 변환기의 디지털 보정방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 파이프 라인 아날로그-디지털 변환기는 파이프 라인 변환회로 및 디지털 보정회로를 포함한다.
파이프 라인 변환회로는 캐스케이드 연결된 복수의 1 비트 스테이지를 가지고, 아날로그 입력신호를 복수 비트를 가지는 제 1 디지털 신호로 변환한다. 디지털 보정회로는 상기 파이프 라인 변환회로로부터 상기 제 1 디지털 신호를 수신하고, 상기 복수의 1 비트 스테이지 각각에 대한 보정계수를 추출하고 저장하며, 상기 보정계수를 읽고 피드백 신호를 보정하여 복수 비트를 가지는 제 2 디지털 신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 디지털 보정회로는 기본 디지털 보정회로, 보정 제어회로, 보정계수 추출회로, 보정 출력회로 및 가산기를 포함한다.
기본 디지털 보정회로는 상기 제 1 디지털 신호에 대해 기본적인 보정을 수행하고 제 3 디지털 신호를 발생시킨다. 보정 제어회로는 제 1 클럭신호 및 제 1 플래그 신호에 응답하여 기준 클럭신호, 복수의 비트를 가지는 제 1 보정 제어신호, 및 복수의 비트를 가지는 제 2 보정 제어신호를 발생시킨다. 보정계수 추출회로는 상기 기준 클럭신호, 제 1 보정 제어신호, 제 2 보정 제어신호, 및 상기 피드백 신호에 응답하여 상기 제 1 디지털 신호에 대한 복수의 제 1 보정 계수를 추출 한다. 보정 출력회로는 상기 제 1 디지털 신호의 각 비트 및 상기 복수의 제 1 보정계수에 기초하여 복수의 비트를 가지는 제 2 보정계수를 발생시킨다. 가산기는 상기 제 3 디지털 신호에 상기 제 2 보정계수를 가산하여 상기 제 2 디지털 신호를 발생시킨다.
본 발명의 하나의 실시형태에 따른 아날로그-디지털 변환기의 디지털 보정방법은 제 1 디지털 신호에 대해 기본적인 보정을 수행하고 제 3 디지털 신호를 발생시키는 단계; 제 1 클럭신호 및 제 1 플래그 신호에 응답하여 기준 클럭신호, 복수의 비트를 가지는 제 1 보정 제어신호, 및 복수의 비트를 가지는 제 2 보정 제어신호를 발생시키는 단계; 상기 기준 클럭신호, 제 1 보정 제어신호, 제 2 보정 제어신호, 및 상기 피드백 신호에 응답하여 상기 제 1 디지털 신호에 대한 복수의 제 1 보정 계수를 추출하는 단계; 상기 제 1 디지털 신호의 각 비트 및 상기 복수의 제 1 보정계수에 기초하여 복수의 비트를 가지는 제 2 보정계수를 발생시키는 단계; 및 상기 제 3 디지털 신호에 상기 제 2 보정계수를 가산하여 상기 제 2 디지털 신호를 발생시키는 단계를 포함한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1a는 이상적인 파이프 라인 아날로그-디지털 변환기의 전달특성을 나타내는 그래프이고, 도 1b는 실제의 파이프 라인 아날로그-디지털 변환기의 전달특성을 나타내는 그래프이다. 도 1a 및 도 1b에서 VI는 입력전압을 VO는 출력전압을 나타내고, +VREF와 -VREF는 기준전압을 나타낸다.
도 1a를 참조하면, 이상적인 경우 데이터 "0"(D=0)을 나타내는 커브는 입력전압(VI)이 0V일 때 출력전압(VO)은 +VREF의 값을 가지고, 데이터 "1"(D=1)을 나타 내는 커브는 입력전압(VI)이 0V일 때 출력전압(VO)은 -VREF의 값을 가진다. 도 1b를 참조하면, 실제의 경우 데이터 "0"(D=0)을 나타내는 커브는 입력전압(VI)이 0V일 때 출력전압(VO)은 +VREF가 아닌 S1의 값을 가지고, 데이터 "1"(D=1)을 나타내는 커브는 입력전압(VI)이 0V일 때 출력전압(VO)은 -VREF가 아닌 S2의 값을 가진다. S1과 +VREF의 차이 및 S2와 -VREF의 차이는 에러(ERROR)에 해당한다. 이 에러는 반도체 제조공정인 MOS 공정의 부정합 및 유한한 소자 특성에 기인할 수 있다. 이러한 이상적인 경우와 실제의 경우에 파이프 라인 아날로그-디지털 변환기의 전달특성의 차이 때문에 ADC의 선형성(linearity)이 감소할 수 있다.
도 2a 및 도 2b는 본 발명에 따른 파이프 라인 아날로그-디지털 변환기의 디지털 데이터 보정방법의 개념을 설명하는 개념도이다.
도 2a 및 도 2b를 참조하면, 파이프 라인 아날로그-디지털 변환기의 디지털 데이터 보정방법은 추출(EXREACT)/저장(STORE) 모드 및 독출(READ)/수정(REVISE) 모드를 포함한다. S1과 S2는 도 1b에 도시된 바와 같이, 데이터 "0"(D=0)을 나타내는 커브와 데이터 "1"(D=1)을 나타내는 커브가 세로축과 만나는 점에서 출력전압(VO)의 값을 나타낸다.
도 2a를 참조하면, 추출/저장 모드에서는 다음의 동작이 이루어진다.
1) S2를 얻는다.
2) S1을 얻는다.
3) (S2-S1)/2를 구하고, 이 값을 IC라 둔다.
도 2b를 참조하면, 독출/수정 모드에서는 다음의 동작이 이루어진다.
1) 데이터(D)를 얻는다.
2) D의 값이 "0"이면, 출력 데이터(DO)에 IC 값을 더한다.
3) D의 값이 "1"이면, 출력 데이터(D1)에서 IC 값을 뺀다.
상기 파이프 라인 아날로그-디지털 변환기의 디지털 데이터 보정은 플래그 신호에 응답하여 수행된다.
도 3 및 도 4는 본 발명의 하나의 실시예에 따른 파이프 라인 아날로그-디지털 변환기의 디지털 데이터 보정방법을 나타내는 알고리즘이다. 도 3은 추출/저장 모드에서 ADC의 보정 알고리즘을 나타내고, 도 4는 독출/수정 모드에서 ADC의 보정 알고리즘을 나타낸다. 도3 및 도 4에서, last_stg는 최종 스테이지를 나타낸다.
도 3을 참조하면, 추출/저장 모드에서 ADC의 보정 알고리즘은 다음과 같다.
1) 플래그 신호(CFLAG)를 검출한다(S11).
2) CFLAG=1인지를 판단하고, CFLAG=1이 아니면 다시 CFLAG를 검출한다(S12).
3) CFLAG=1이면 최종 스테이지(last stage)를 n이라 둔다(S13).
4) 스테이지(n)에 대해 Dn=1, Vin=CML로 둔다(S14). 여기서, CML은 중간값을 의미한다(S14).
5) 출력 데이터(D0)를 읽는다(S15).
6) ICn=ICn+DO를 수행한다(S16).
7) t>=2048인지를 판단한다(S17).
8) t>=2048이 아니면, t=t+1을 수행하고 S15로 간다(S18).
9) t>=2048이면, 스테이지(n)에 대해 Dn=0, Vin=CML로 둔다(S19).
10) 출력 데이터(D0)를 읽는다(S20).
11) ICn=ICn-DO를 수행한다(S21).
12) u>=2048인지를 판단한다(S22).
13) u>=2048이 아니면, u=u+1을 수행하고 S20로 간다(S23).
14) u>=2048이면, ICn=ICn/(2048×2)를 수행한다(S24).
15) n=1인지를 판단한다(S25).
16) n=1이 아니면, n=n-1을 수행하고 S13으로 간다.
17) n=1이면, IC1 ~IClast를 저장한다(S27).
도 4를 참조하면, 독출/수정 모드에서 ADC의 보정 알고리즘은 다음과 같다.
1) n=1인지를 체크한다(S28).
2) 입력 데이터(Dn)를 읽는다(S29).
3) Dn=1인지를 판단한다(S30).
4) Dn=1이 아니면 ICn 값을 읽고(S31), ICT=ICT+ICn을 수행한다(S33).
5) Dn=1이면 ICn 값을 읽고(S32), ICT=ICT-ICn을 수행한다(S34).
6) n>= last_stg인지를 판단한다(S35).
7) n>= last_stg이 아니면, n=n+1을 수행하고 S29로 간다(S36).
8) n>= last_stg이면, DO=DO+ICT를 수행한다(S37).
9) 최하위 2 비트를 잘라낸다(truncation)(S38).
10) 마지막 연산인지를 판단하고, 마지막 연산이 아니면 S28로 간다(S39).
11) 마지막 연산이면, 동작을 종료한다.
도 5는 본 발명의 하나의 실시예에 따른 파이프 라인 아날로그-디지털 변환기를 나타내는 블록도이다.
도 5를 참조하면, 파이프 라인 아날로그-디지털 변환기(1000)는 파이프 라인 변환회로(1100) 및 디지털 보정회로(1300)를 포함한다.
파이프 라인 변환회로(1100)는 캐스케이드 연결된 1 비트 스테이지들(1110, 1120, 1130)을 가지고, 아날로그 입력신호(VIN)를 복수 비트를 가지는 제 1 디지털 신호(D1 ~Dn)로 변환한다. 디지털 보정회로(1300)는 파이프 라인 변환회로(1100)로부터 제 1 디지털 신호(D1 ~Dn)를 수신하고, 복수의 1 비트 스테이지 각각에 대한 보정계수를 추출하고 저장하며, 상기 보정계수를 읽고 피드백 신호를 보정하여 복수 비트를 가지는 제 2 디지털 신호(CDO)를 발생시킨다.
도 5를 참조하면, 제 1 스테이지(1110)의 출력신호(VO1)는 제 2 스테이지(1120)의 입력신호(VI2)가 되며, 제 n-1 스테이지(1130)의 출력신호는 제 n 스테이지의 입력신호가 된다.
도 6은 도 5의 파이프 라인 아날로그-디지털 변환기에 있는 파이프 라인 변환회로의 스테이지들의 구성을 나타내는 회로도이다.
도 6을 참조하면, 파이프 라인 변환회로(1100)의 제 1 스테이지(1110)는 제 1 증폭기(1111), 제 1 비교기(1112), 제 1 선택회로(1114), 및 제 1 가산기(1113)를 포함한다.
제 1 증폭기(1111)는 아날로그 입력신호(VIN)를 이득 2를 사용하여 증폭한다. 제 1 비교기(1112)는 아날로그 입력신호(VIN)와 접지전압을 비교한다. 제 1 비 교기(1112)의 출력신호는 제 1 디지털 신호(D1 ~Dn)의 제 1 비트(D1)가 된다. 제 1 선택회로(1114)는 스위치로 구성될 수 있으며, 제 1 디지털 신호(D1 ~Dn)의 제 1 비트(D1)에 응답하여 동작한다. 제 1 선택회로(1114)는 제 1 디지털 신호(D1 ~Dn)의 제 1 비트(D1)가 로직 "1"이면, -VREF를 선택하여 출력하고, 제 2 디지털 신호(D1 ~Dn)의 제 1 비트(D1)가 로직 "0"이면, +VREF를 선택하여 출력한다. 제 1 가산기(1113)는 제 1 증폭기(1111)의 출력신호에 제 1 선택회로(1114)의 출력신호를 가산한다.
파이프 라인 변환회로(1100)의 제 2 스테이지(1120)는 제 2 증폭기(1121), 제 2 비교기(1122), 제 2 선택회로(1124), 및 제 2 가산기(1123)를 포함한다.
제 2 증폭기(1121)는 파이프 라인 변환회로(1100)의 제 1 스테이지(1110)의 출력신호(VI2)를 이득 2를 사용하여 증폭한다. 제 2 비교기(1122)는 제 1 스테이지(1110)의 출력신호(VI2)와 접지전압을 비교한다. 제 2 비교기(1122)의 출력신호는 제 1 디지털 신호(D1 ~Dn)의 제 2 비트(D2)가 된다. 제 2 선택회로(1124)는 스위치로 구성될 수 있으며, 제 1 디지털 신호(D1 ~Dn)의 제 2 비트(D2)에 응답하여 동작한다. 제 2 선택회로(1124)는 제 1 디지털 신호(D1 ~Dn)의 제 2 비트(D2)가 로직 "1"이면, -VREF를 선택하여 출력하고, 제 2 디지털 신호(D1 ~Dn)의 제 2 비트(D2)가 로직 "0"이면, +VREF를 선택하여 출력한다. 제 2 가산기(1123)는 제 2 증폭기(1121)의 출력신호에 제 2 선택회로(1124)의 출력신호를 가산하여 제 2 스테이지(1120)의 출력신호(VO2)를 발생시킨다.
도 7은 도 5의 파이프 라인 아날로그-디지털 변환기의 아키텍쳐를 나타내는 개념도이다. 도 7에서 제 4 스테이지, 제 9 스테이지, 및 제 14 스테이지에 포함된 증폭기는 이득이 1인 증폭기이다. 도 7의 파이프 라인 아날로그-디지털 변환기의 아키텍쳐는 19 개의 1 비트 스테이지(스테이지 1~스테이지19)를 포함하지만, 출력되는 데이터의 비트(OUTPUT BITS)는 14 비트이다. 스테이지 4와 스테이지 5가 겹치고, 스테이지 9와 스테이지 10이 겹치며, 스테이지 14와 스테이지 15가 겹치도록 설계된다.
도 7에 도시된 파이프 라인 아날로그-디지털 변환기의 아키텍쳐는 전체 보정(full calibration) 모드에서 스테이지 1에서 스테이지 13 까지 13 개의 스테이지를 보정하고, 보정된 스테이지는 외부 제어신호에 의해 선택하도록 설계되었다. 디지털 보정이 아날로그 에러 값을 디지털 값으로 변화시키기 때문에, 2진 연산에서 절단 에러(truncation error)가 발생될 수 있다. 이러한 절단 에러를 1/4 LSB 미만으로 유지하기 위해, 2 개의 1 비트 스테이지(스테이지 18 및 스테이지 19)가 추가된다.
도 8은 도 5의 파이프 라인 아날로그-디지털 변환기에 포함되어 있는 디지털 보정회로를 나타내는 블록도이다.
도 8을 참조하면, 디지털 보정회로(1300)는 기본 디지털 보정회로(1310), 보정 제어회로(1320), 보정계수 추출회로(1330), 보정 출력회로(1340), 및 가산기(1360)를 포함한다.
기본 디지털 보정회로(1310)는 제 1 디지털 신호(D1~Dn)에 대해 기본적인 보정을 수행하고 제 3 디지털 신호(RDO)를 발생시킨다. 보정 제어회로(1320)는 제 1 클럭신호(CKIN) 및 제 1 플래그 신호(CFLAG)에 응답하여 기준 클럭신호(RCLK), 복수의 비트를 가지는 제 1 보정 제어신호(C), 및 복수의 비트를 가지는 제 2 보정 제어신호(S)를 발생시킨다. 보정계수 추출회로(1330)는 기준 클럭신호(RCLK), 제 1 보정 제어신호(C), 제 2 보정 제어신호(S), 및 피드백 신호에 응답하여 제 1 디지털 신호(D1~Dn)에 대한 복수의 제 1 보정 계수(IC1~IC13)를 추출한다. 보정 출력회로(1340)는 제 1 디지털 신호(D1~Dn)의 각 비트 및 복수의 제 1 보정계수(IC1~IC13)에 기초하여 복수의 비트를 가지는 제 2 보정계수(ICT)를 발생시킨다. 가산기(1360)는 제 3 디지털 신호(RDO)에 제 2 보정계수(ICT)를 가산하여 제 2 디지털 신호(SDO)를 발생시킨다.
도 9는 도 8의 디지털 보정회로(1300)에 포함되어 있는 기본 디지털 보정회로(1310)를 나타내는 회로도이다.
도 8을 참조하면, 기본 디지털 보정회로(1310)는 클럭신호(CK)와 반전 클럭신호(CKB)에 응답하여 제 1 디지털 신호(D1~Dn)의 각 비트를 지연시키는 플립플롭 어레이들로 이루어져 있다. 제 1 플립플롭 어레이는 플립플롭들(F1, F2, F3, F4, F5)을 포함하고, 클럭신호(CK)와 반전 클럭신호(CKB)에 응답하여 제 1 디지털 신호(D1~Dn)의 제 1 비트(D1)를 지연시킨다. 제 2 플립플롭 어레이는 플립플롭들(F6, F7, F8, F9)을 포함하고, 클럭신호(CK)와 반전 클럭신호(CKB)에 응답하여 제 1 디지털 신호(D1~Dn)의 제 2 비트(D2)를 지연시킨다. 제 19 플립플롭 어레이는 플립플롭(F10)을 포함하고, 클럭신호(CK)에 응답하여 제 1 디지털 신호(D1~Dn)의 제 19 비트(D19)를 지연시킨다. 기본 디지털 보정회로(1310)는 19 개의 플립플롭 어레이 중 16 개의 플립플롭 어레이의 출력신호를 제 3 디지털 신호(RDO)로서 출력한다.
도 10은 도 8의 디지털 보정회로(1300)에 포함되어 있는 보정 제어회로(1320)를 나타내는 블록도이다.
도 10을 참조하면, 보정 제어회로(1320)는 클럭 발생기(1321), 플래그 발생기(1325), 및 보정 제어신호 발생기(1329)를 포함한다.
클럭 발생기(1321)는 제 1 클럭신호(CKIN)를 분주하여 제 2 클럭신호(BCLK), 기준 클럭신호(RCLK), 및 제 3 클럭신호(TCLK)를 발생시킨다. 플래그 발생기(1325)는 제 2 클럭신호(BCLK), 기준 클럭신호(RCLK), 및 제 3 클럭신호(TCLK)에 응답하여 제 1 플래그 신호(CFLAG)를 검출하고 제 2 플래그 신호(TFLAG)를 발생시킨다. 보정 제어신호 발생기(1329)는 제 3 클럭신호(TFLAG) 및 제 2 플래그 신호(TFLAG)에 응답하여 제 1 보정 제어신호(C13~C1) 및 제 2 보정 제어신호(S13~S1)를 발생시킨다.
도 11은 도 10의 보정 제어회로(1320)에 포함되어 있는 클럭 발생기(1321)를 나타내는 블록도이다.
도 11을 참조하면, 클럭 발생기(1321)는 제 1 클럭 분주기(1322), 제 2 클럭 분주기(1323), 및 제 3 클럭 분주기(1324)를 포함한다.
제 1 클럭 분주기(1322)는 제 1 클럭신호(CKIN)를 1/64의 분주율로 분주하여 제 2 클럭신호(BCLK)를 발생시킨다. 제 2 클럭 분주기(1323)는 제 2 클럭신호(BCLK)를 1/33의 분주율로 분주하여 기준 클럭신호(RCLK)를 발생시킨다. 제 3 클럭 분주기(1324)는 기준 클럭신호(RCLK)를 1/2의 분주율로 분주하여 제 3 클럭신 호(TCLK)를 발생시킨다.
도 12는 도 10의 보정 제어회로(1320)에 포함되어 있는 플래그 발생기(1325)를 나타내는 블록도이다.
플래그 발생기(1325)는 제 1 펄스 검출기(1326), 제 2 펄스 검출기(1327), 및 제 3 펄스 검출기(1328)를 포함한다.
제 1 펄스 검출기(1326)는 제 2 클럭신호(BCLK)에 응답하여 제 1 플래그 신호(CFLAG)의 에지(edge)를 검출하고 제 3 플래그 신호(BFLAG)를 발생시킨다. 제 2 펄스 검출기(1327)는 기준 클럭신호(RCLK)에 응답하여 제 3 플래그 신호(BFLAG)의 에지(edge)를 검출하고 제 4 플래그 신호(RFLAG)를 발생시킨다. 제 3 펄스 검출기(1328)는 제 3 클럭신호(TCLK)에 응답하여 제 4 플래그 신호(RFLAG)의 에지(edge)를 검출하고 제 2 플래그 신호(TFLAG)를 발생시킨다.
도 13은 도 10의 보정 제어회로(1320)에 포함되어 있는 보정 제어신호 발생기(1329)를 나타내는 블록도이다.
도 13을 참조하면, 보정 제어신호 발생기(1329)는 인버터(INV1), 플립플롭들(F11, F12, F13, F14, F15, F16, F17, F18), 및 OR 게이트들(OR1, OR2, OR3)을 포함한다.
인버터(INV1)는 제 3 클럭신호(TCLK)를 반전시킨다. 플립플롭들(F11, F13, F15, F17)에는 인버터(INV1)의 출력신호, 즉 반전된 제 3 클럭신호가 인가되고, 플립플롭들(F12, F14, F16, F18)에는 제 3 클럭신호(TCLK)가 인가된다. 제 1 플립플롭(F11)은 인버터(INV1)의 출력신호에 응답하여 제 2 플래그 신호(TFLAG)의 에 지(edge)를 검출한다. 제 2 플립플롭(F12)은 제 3 클럭신호(TCLK) 응답하여 제 1 플립플롭(F11)의 출력신호의 에지(edge)를 검출한다. 제 3 플립플롭(F13)은 인버터(INV1)의 출력신호에 응답하여 제 2 플립플롭(F12)의 출력신호의 에지(edge)를 검출한다. 제 4 플립플롭(F14)은 제 3 클럭신호(TCLK) 응답하여 제 3 플립플롭(F13)의 출력신호의 에지(edge)를 검출한다. 제 5 플립플롭(F15)은 인버터(INV1)의 출력신호에 응답하여 제 4 플립플롭(F14)의 출력신호의 에지(edge)를 검출한다. 제 6 플립플롭(F16)은 제 3 클럭신호(TCLK) 응답하여 제 5 플립플롭(F15)의 출력신호의 에지(edge)를 검출한다. 제 7 플립플롭(F17)은 인버터(INV1)의 출력신호에 응답하여 제 6 플립플롭(F16)의 출력신호의 에지(edge)를 검출한다. 제 8 플립플롭(F18)은 제 3 클럭신호(TCLK) 응답하여 제 7 플립플롭(F17)의 출력신호의 에지(edge)를 검출한다.
제 1 OR 게이트(OR1)는 제 1 플립플롭(F11)의 출력신호와 제 3 플립플롭(F13)의 출력신호에 대해 논리합 연산을 수행하고, 제 2 보정 제어신호(S)의 제 12 비트(S12)를 발생시킨다. 제 2 OR 게이트(OR2)는 제 1 OR 게이트(OR1)의 출력신호와 제 5 플립플롭(F15)의 출력신호에 대해 논리합 연산을 수행하고, 제 2 보정 제어신호(S)의 제 11 비트(S11)를 발생시킨다. 제 6 OR 게이트(OR3)는 제 5 OR 게이트(미도시)의 출력신호와 제 7 플립플롭(F17)의 출력신호에 대해 논리합 연산을 수행하고, 제 2 보정 제어신호(S)의 제 1 비트(S1)를 발생시킨다.
제 1 플립플롭(F11)의 출력신호는 제 2 보정 제어신호(S)의 제 13 비트(S13)이다. 제 2 플립플롭(F12)의 출력신호는 제 1 보정 제어신호(C)의 제 13 비트(C13) 이다. 제 4 플립플롭(F14)의 출력신호는 제 1 보정 제어신호(C)의 제 12 비트(C13)이다. 제 6 플립플롭(F16)의 출력신호는 제 1 보정 제어신호(C)의 제 11 비트(C13)이다. 제 8 플립플롭(F18)의 출력신호는 제 1 보정 제어신호(C)의 제 1 비트(C13)이다.
도 14는 도 8의 디지털 보정회로(1300)에 포함되어 있는 보정계수 추출회로(1330)의 일부분을 나타내는 블록도이다. 보정계수 추출회로(1330)는 도 14에 도시된 보정계수 추출부(1330a)를 복수 개 포함한다.
보정계수 추출회로는 복수의 보정 제어신호 발생회로 및 복수의 보정계수 추출부를 포함한다. 복수의 보정 제어신호 발생회로 각각은 제 1 보정 제어신호(C)의 각 비트(C1~Cn) 및 제 2 보정 제어신호(S)의 각 비트(S1~Sn)에 대해 논리 연산을 수행하고 제 3 보정 제어신호(SC), 제 4 보정 제어신호(INRST), 및 제 5 보정 제어신호(SUB)를 발생시킨다. 복수의 보정계수 추출부 각각은 기준 클럭신호(RCLK), 제 3 보정 제어신호(SC), 제 4 보정 제어신호(INRST), 및 제 5 보정 제어신호(SUB)에 응답하여 제 1 보정계수(IC)의 한 비트(ICn)를 발생시킨다.
도 14를 참조하면, 보정계수 추출부(1330a)는 제 1 선택회로(1331), 제 2 선택회로(1332), 제 1 플립플롭 어레이(1333), 가산기(1334), 제 3 선택회로(1335), 제 4 선택회로(1332), 제 2 플립플롭 어레이(1337), 제 1 분주기(1338), 및 제 2 분주기(1339)를 포함한다.
제 1 선택회로(1331)는 기준 클럭신호(RCLK)에 응답하여 접지전압과 제 2 디지털 신호(CDO) 중 하나를 선택하여 출력한다. 제 2 선택회로(1332)는 제 3 보정 제어신호(SC)에 응답하여 제 1 선택회로(1331)의 출력 신호와 접지전압 중 하나를 선택하여 출력한다. 제 1 플립플롭 어레이(1333)는 제 2 선택회로(1332)의 출력신호를 지연시킨다. 가산기(1334)는 제 1 플립플롭 어레이(1333)의 출력신호에 제 1 피드백 신호를 가산하고 제 1 플립플롭 어레이(1333)의 출력신호에서 제 5 보정 제어신호(SUB)를 감산한다. 제 3 선택회로(1335)는 제 4 보정 제어신호(INRST)에 응답하여 접지전압과 가산기(1334)의 출력신호 중 하나를 선택하여 출력한다. 제 4 선택회로(1332)는 제 3 보정 제어신호(SC)에 응답하여 제 3 선택회로(1335)의 출력 신호와 접지전압 중 하나를 선택하여 출력한다. 제 2 플립플롭 어레이(1337)는 제 4 선택회로(1336)의 출력신호를 지연시키고 상기 제 1 피드백 신호를 출력한다. 제 1 분주기(1338)는 제 1 피드백 신호를 1/2048의 분주율로 분주한다. 제 2 분주기(1339)는 제 1 분주기(1338)의 출력신호 1/2의 분주율로 분주한다.
도 15는 도 14의 보정계수 추출회로에 있는 제어신호들을 발생시키는 제어신호 발생기를 나타내는 회로도이다.
도 15를 참조하면, 보정 제어신호 발생회로는 OR 게이트(OR11), 제 1 인버터(INV11), 제 2 인버터(INV12), 제 1 AND 게이트(AND11), 및 제 2 AND 게이트(AND12)를 포함한다.
OR 게이트(OR11)는 제 1 보정 제어신호(C)의 각 비트(Cn) 및 제 2 보정 제어신호(S)의 각 비트(Sn)에 대해 논리합 연산을 수행하고 제 3 보정 제어신호(SC)를 발생시킨다. 제 1 인버터(INV11)는 제 1 보정 제어신호의 각 비트(Cn)를 반전시킨다. 제 2 인버터(INV12)는 제 2 보정 제어신호의 각 비트(Sn)를 반전시킨다. 제 1 AND 게이트(AND11)는 제 1 인버터(INV11)의 출력신호 및 제 2 보정 제어신호의 각 비트(Sn)에 대해 논리곱 연산을 수행하고 제 4 보정 제어신호(INRST)를 발생시킨다. 제 2 AND 게이트(AND12)는 제 2 인버터(INV12)의 출력신호 및 제 1 보정 제어신호의 각 비트(Cn)에 대해 논리곱 연산을 수행하고 제 5 보정 제어신호(SUB)를 발생시킨다.
도 16은 도 15에 도시된 제어신호 발생기의 동작을 나타내는 타이밍도이다.
도 17은 도 8의 디지털 보정회로에 포함되어 있는 보정 출력회로를 나타내는 블록도이다.
도 17을 참조하면, 보정 출력회로(1340)는 복수의 플립플롭(1344, 1345, 1346), 복수의 가산기(1341, 1342, 1343), 및 플립플롭 어레이(1347, 1348, 1349)를 포함한다.
복수의 플립플롭(1344, 1345, 1346)은 제 1 디지털 신호의 각 비트들(D1~D13)의 에지(edge)를 검출한다. 복수의 가산기(1341, 1342, 1343)는 서로 캐스케이드 연결되어 있고 복수의 제 1 보정계수(IC1~IC13) 각각에 이전 단의 출력신호를 가산하고 복수의 제 1 보정계수IC1~IC13) 각각에서 복수의 플립플롭들(1344, 1345, 1346) 각각의 출력신호를 감산하여 출력한다. 플립플롭 어레이(1347, 1348, 1349)는 클럭신호(CK)와 반전 클럭신호(CKB)에 응답하여 복수의 가산기(1341, 1342, 1343) 중 가장 끝에 위치한 가산기의 출력신호를 지연시키고 제 2 보정계수(ICT)를 출력한다.
도 18은 도 10의 보정 제어회로에 포함되어 있는 가산기(1360)를 나타내는 블록도이다.
도 18을 참조하면, 가산기(1360)는 제 3 디지털 신호(RDO)에 제 2 보정계수(ICT)를 가산하여 제 2 디지털 신호(CDO)를 발생시킨다.
도 19는 도 8의 디지털 보정회로의 동작을 나타내는 타이밍도이다.
도 19를 참조하면, CFLAG가 보정 로직을 활성화시키며, 스테이지 13이 우선 보정 모드에 진입한다. 스테이비 13은 C13과 S13에 의해 정의된 4 개의 다른 모드를 가진다. 리셋 모드에서, 스테이지 13은 대기 모드(stand-by mode)에 있고, 출력(D)은 0으로 설정된다. 보정 모드는 보정계수(IC13)를 얻기 위해 출력신호를 더하거나 빼는 가산 모드와 감산 모드로 구성된다. 홀드(hold) 모드에서, 보정계수가 메모리에 저장되고 ADC 츨력에 반영된다. 가산 모드와 감산 모드의 초기에 RCLK에 의해 발생되는 프리 셋 모드가 있다. 프리 셋 모드의 기능은 데이터의 정확도를 증가시키기 위해 불완전한 입력 데이터를 밀어 없애버리는 것이다. 스테이비 13이 홀드 모드에 진입한 후, 스테이지 12는 제어신호들(S12, C12)에 의해 동일한 동작을 한다. 이 동작은 스테이지 1 까지 반복되며, 모든 ADC 모드는 추출/저장 모드로부터 독출/수정 모드로 바뀐다.
도 20a 및 도 20b는 도 5에 도시된 본 발명의 실시예에 따른 파이프 라인 아날로그-디지털 변환기에 대한 시뮬레이션도이다. 도 20a는 디지털 보정을 하기 전의 파형을 나타내고, 도 20b는 디지털 보정을 한 후의 파형을 나타낸다.
도 20a 및 도 20b에서, DNL은 미분 비선형성(differential non-linearity)을 나타내고, INL은 적분 비선형성(integral non-linearity)을 나타낸다. 가로축은 ADC가 나타낼 수 있는 비트 수를 나타내고, 세로축은 비선형성을 나타낸다.
도 20a 및 도 20b에서 알 수 있듯이, 보정 후에 미분 비선형성과 적분 비선형성이 모두 향상되었음을 알 수 있다.
상술한 바와 같이, 본 발명에 따른 파이프 라인 아날로그-디지털 변환기는 아날로그-디지털 변환기에 내장할 수 있는 디지털 보정회로를 구비하므로 자동 디지털 보정 기능을 가진다. 또한, 본 발명에 따른 파이프 라인 아날로그-디지털 변환기는 선형성이 우수하다. 또한, 본 발명에 따른 파이프 라인 아날로그-디지털 변환기는 하나의 외부 플래그 신호에 응답하여 디지털 보정을 수행하므로 추가 신호의 설정이 필요하지 않다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 캐스케이드 연결된 복수의 1 비트 스테이지를 가지고, 아날로그 입력신호를 복수 비트를 가지는 제 1 디지털 신호로 변환하는 파이프 라인 변환회로; 및
    상기 파이프 라인 변환회로로부터 상기 제 1 디지털 신호를 수신하고, 상기 복수의 1 비트 스테이지 각각에 대한 보정계수를 추출하고 저장하며, 상기 보정계수를 읽고 피드백 신호를 보정하여 복수 비트를 가지는 제 2 디지털 신호를 발생시키는 디지털 보정회로를 포함하는 파이프 라인 아날로그-디지털 변환기.
  2. 제 1 항에 있어서,
    상기 피드백 신호는 파이프 라인 아날로그-디지털 변환기의 출력신호인 것을 특징으로 하는 파이프 라인 아날로그-디지털 변환기.
  3. 제 2 항에 있어서, 상기 디지털 보정회로는
    플래그 신호에 응답하여 상기 제 2 디지털 신호를 발생시키는 것을 특징으로 하는 파이프 라인 아날로그-디지털 변환기.
  4. 제 1 항에 있어서, 상기 디지털 보정회로는
    상기 제 1 디지털 신호에 대해 기본적인 보정을 수행하고 제 3 디지털 신호를 발생시키는 기본 디지털 보정회로;
    제 1 클럭신호 및 제 1 플래그 신호에 응답하여 기준 클럭신호, 복수의 비트를 가지는 제 1 보정 제어신호, 및 복수의 비트를 가지는 제 2 보정 제어신호를 발생시키는 보정 제어회로;
    상기 기준 클럭신호, 제 1 보정 제어신호, 제 2 보정 제어신호, 및 상기 피드백 신호에 응답하여 상기 제 1 디지털 신호에 대한 복수의 제 1 보정 계수를 추출하는 보정계수 추출회로;
    상기 제 1 디지털 신호의 각 비트 및 상기 복수의 제 1 보정계수에 기초하여 복수의 비트를 가지는 제 2 보정계수를 발생시키는 보정 출력회로; 및
    상기 제 3 디지털 신호에 상기 제 2 보정계수를 가산하여 상기 제 2 디지털 신호를 발생시키는 가산기를 포함하는 것을 특징으로 하는 파이프 라인 아날로그-디지털 변환기.
  5. 제 4 항에 있어서, 상기 보정 제어회로는
    상기 제 1 클럭신호를 분주하여 제 2 클럭신호, 상기 기준 클럭신호, 및 제 3 클럭신호를 발생시키는 클럭 발생기;
    상기 제 2 클럭신호, 상기 기준 클럭신호, 및 상기 제 3 클럭신호에 응답하여 상기 제 1 플래그 신호를 검출하고 제 2 플래그 신호를 발생시키는 플래그 발생기; 및
    상기 제 3 클럭신호 및 상기 제 2 플래그 신호에 응답하여 상기 제 1 보정 제어신호 및 상기 제 2 보정 제어신호를 발생시키는 보정 제어신호 발생기를 포함 하는 것을 특징으로 하는 파이프 라인 아날로그-디지털 변환기.
  6. 제 5 항에 있어서, 상기 클럭 발생기는
    상기 제 1 클럭신호를 제 1 분주율로 분주하여 상기 제 2 클럭신호를 발생시키는 제 1 클럭 분주기;
    상기 제 2 클럭신호를 제 2 분주율로 분주하여 상기 기준 클럭신호를 발생시키는 제 2 클럭 분주기; 및
    상기 기준 클럭신호를 제 3 분주율로 분주하여 상기 제 3 클럭신호를 발생시키는 제 3 클럭 분주기를 포함하는 것을 특징으로 하는 파이프 라인 아날로그-디지털 변환기.
  7. 제 6 항에 있어서,
    상기 제 1 분주율은 1/64이고, 제 2 분주율은 1/33이고, 제 3 분주율은 1/2인 것을 특징으로 하는 파이프 라인 아날로그-디지털 변환기.
  8. 제 5 항에 있어서, 상기 플래그 발생기는
    상기 제 2 클럭신호에 응답하여 상기 제 1 플래그 신호의 에지(edge)를 검출하고 제 3 플래그 신호를 발생시키는 제 1 펄스 검출기;
    상기 기준 클럭신호에 응답하여 상기 제 2 플래그 신호의 에지(edge)를 검출하고 제 4 플래그 신호를 발생시키는 제 2 펄스 검출기; 및
    상기 제 3 클럭신호에 응답하여 상기 제 4 플래그 신호의 에지(edge)를 검출하고 상기 제 2 플래그 신호를 발생시키는 제 3 펄스 검출기를 포함하는 것을 특징으로 하는 파이프 라인 아날로그-디지털 변환기.
  9. 제 5 항에 있어서, 상기 보정 제어신호 발생기는
    상기 제 3 클럭신호에 응답하여 동작하는 2n(n>=1인 자연수) 번째 플립플롭들 및 상기 제 3 클럭신호가 반전된 제 4 클럭신호에 응답하여 동작하는 2n-1(n>=1인 자연수) 번째 플립플롭들을 포함하는 캐스케이드 연결된 n(n>=1인 자연수) 개의 플립플롭들; 및
    상기 2n-1 번째 플립플롭들 중 바로 이웃하는 2 개의 플립플롭들의 출력신호에 대해 논리합 연산을 수행하고 상기 제 2 보정 제어신호를 출력하는 OR 게이트를 포함하고,
    제 1 플립플롭의 출력신호가 상기 제 2 보정 제어신호의 최하위 비트이고, 상기 2n 번째 플립플롭들의 출력단자에서 상기 제 1 보정 제어신호의 각 비트가 출력되는 것을 특징으로 하는 파이프 라인 아날로그-디지털 변환기.
  10. 제 4 항에 있어서, 상기 보정계수 추출회로는
    상기 제 1 보정 제어신호의 각 비트 및 상기 제 2 보정 제어신호의 각 비트에 대해 논리 연산을 수행하고 제 3 보정 제어신호, 제 4 보정 제어신호, 및 제 5 보정 제어신호를 발생시키는 복수의 보정 제어신호 발생회로; 및
    상기 기준 클럭신호, 상기 제 3 보정 제어신호, 상기 제 4 보정 제어신호, 및 상기 제 5 보정 제어신호에 응답하여 상기 제 1 보정계수의 한 비트를 발생시키는 복수의 보정계수 추출부를 포함하는 것을 특징으로 하는 파이프 라인 아날로그-디지털 변환기.
  11. 제 10 항에 있어서, 상기 보정 제어신호 발생회로들 각각은
    상기 제 1 보정 제어신호의 각 비트 및 상기 제 2 보정 제어신호의 각 비트에 대해 논리합 연산을 수행하고 상기 제 3 보정 제어신호를 발생시키는 OR 게이트;
    상기 제 1 보정 제어신호를 반전시키는 제 1 인버터;
    상기 제 2 보정 제어신호를 반전시키는 제 2 인버터;
    상기 제 1 인버터의 출력신호 및 상기 제 2 보정 제어신호의 각 비트에 대해 논리곱 연산을 수행하고 상기 제 4 보정 제어신호를 발생시키는 제 1 AND 게이트; 및
    상기 제 2 인버터의 출력신호 및 상기 제 1 보정 제어신호의 각 비트에 대해 논리곱 연산을 수행하고 상기 제 5 보정 제어신호를 발생시키는 제 2 AND 게이트를 포함하는 것을 특징으로 하는 파이프 라인 아날로그-디지털 변환기.
  12. 제 10 항에 있어서, 상기 복수의 보정계수 추출부 각각은
    상기 기준 클럭신호에 응답하여 접지전압과 상기 제 2 디지털 신호 중 하나 를 선택하여 출력하는 제 1 선택회로;
    상기 제 3 보정 제어신호에 응답하여 상기 제 1 선택회로의 출력 신호와 상기 접지전압 중 하나를 선택하여 출력하는 제 2 선택회로;
    상기 제 2 선택회로의 출력신호를 지연시키는 제 1 플립플롭 어레이;
    상기 제 1 플립플롭 어레이의 출력신호에 제 1 피드백 신호를 가산하고 상기 제 1 플립플롭 어레이의 출력신호에서 상기 제 5 보정 제어신호를 감산하는 가산기;
    상기 제 4 보정 제어신호에 응답하여 접지전압과 상기 가산기의 출력신호 중 하나를 선택하여 출력하는 제 3 선택회로;
    상기 제 3 보정 제어신호에 응답하여 상기 제 3 선택회로의 출력 신호와 상기 접지전압 중 하나를 선택하여 출력하는 제 4 선택회로;
    상기 제 4 선택회로의 출력신호를 지연시키고 상기 제 1 피드백 신호를 출력하는 제 2 플립플롭 어레이;
    제 2 플립플롭 어레이;
    상기 제 1 피드백 신호를 제 1 분주율로 분주하는 제 1 분주기; 및
    상기 제 1 분주기의 출력신호를 제 2 분주율로 분주하고 상기 제 1 보정계수의 한 비트를 발생시키는 제 2 분주기를 포함하는 것을 특징으로 하는 파이프 라인 아날로그-디지털 변환기.
  13. 제 4 항에 있어서, 상기 보정 출력회로는
    상기 제 1 디지털 신호의 각 비트들의 에지(edge)를 검출하는 복수의 플립플롭;
    서로 캐스케이드 연결되어 있고 상기 복수의 제 1 보정계수 각각에 이전 단의 출력신호를 가산하고 상기 복수의 제 1 보정계수 각각에서 상기 복수의 플립플롭들 각각의 출력신호를 감산하여 출력하는 복수의 가산기; 및
    클럭신호와 반전 클럭신호에 응답하여 상기 복수의 가산기 중 가장 끝에 위치한 가산기의 출력신호를 지연시키고 상기 제 2 보정계수를 출력하는 플립플롭 어레이를 포함하는 것을 특징으로 하는 파이프 라인 아날로그-디지털 변환기.
  14. 제 1 디지털 신호에 대해 기본적인 보정을 수행하고 제 3 디지털 신호를 발생시키는 단계;
    제 1 클럭신호 및 제 1 플래그 신호에 응답하여 기준 클럭신호, 복수의 비트를 가지는 제 1 보정 제어신호, 및 복수의 비트를 가지는 제 2 보정 제어신호를 발생시키는 단계;
    상기 기준 클럭신호, 제 1 보정 제어신호, 제 2 보정 제어신호, 및 상기 피드백 신호에 응답하여 상기 제 1 디지털 신호에 대한 복수의 제 1 보정 계수를 추출하는 단계;
    상기 제 1 디지털 신호의 각 비트 및 상기 복수의 제 1 보정계수에 기초하여 복수의 비트를 가지는 제 2 보정계수를 발생시키는 단계; 및
    상기 제 3 디지털 신호에 상기 제 2 보정계수를 가산하여 상기 제 2 디지털 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 파이프 라인 아날로그-디지털 변환기의 디지털 보정방법.
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