TWI431946B - 切換式電容電路及管路式類比至數位轉換器 - Google Patents

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Description

切換式電容電路及管路式類比至數位轉換器
本發明係有關一種切換式電容電路，特別是關於一種用在管路式類比至數位轉換器(ADC)中的切換式電容電路。
近年來可攜式通訊及影音電子裝置的快速成長，使得延長裝置操作時間成為迫切的需求。但是，由於電池續航力的成長緩不濟急，因此，降低功率消耗便成為達到該需求的一種替代可行方案。
在目前的視訊應用規格當中，管路式(pipelined)類比至數位轉換器(ADC)較其他ADC架構被普遍使用。第一圖顯示傳統管路式ADC架構1。輸入訊號Vin首先經由前端取樣維持電路(front-end sample-and-hold amplifier，SHA)11進行取樣，以提供穩定維持訊號給後級電路12。如圖式中的展開方塊所示，每一級電路12包含子類比至數位轉換器(sub-ADC)121、子數位至類比轉換器(sub-DAC)122、取樣維持(S/H)電路123、類比減法器124及放大器(Gi)125。在高解析管路式ADC架構1設計中，一般需要高增益的運算放大器來達到高 精準度的類比訊號處理，然而，在先進的CMOS製程下，由於電晶體的本質增益(intrinsic gain)會逐漸下降，且支持管路式ADC架構1的工作電壓(power)也會遞減，進而導致放大器(Gi)125的增益值會越來越小，因而要在切換式電容電路中設計出具高增益的運算放大器，將是個很大的挑戰。
為了校正低增益運算放大器的增益誤差(gain error)，目前有提出使用相關性雙取樣(correlated double sampling,CDS)的類比至數位轉換器來解決，其使用兩組電容取樣，並控制兩組電容在不同時間進行放大。由於此技術必須額外增加一組電容(並增加電路面積)，輸入級的兩組電容造成雙負載(double loading)，因此會消耗較多的功率；又因為需要使用三個時脈階段(clock phase)，因此會降低整體電路的執行速度。
因此，亟需提出一種切換式電容電路，期能在使用低增益放大器時，校正增益誤差，以提升管路式類比至數位轉換器(ADC)的整體效率。
鑑於上述，本發明實施例的目的之一在於提出一種切換式電容電路，能在使用低增益放大器時，校正增益誤差，進而提升管路式類比至數位轉換器(ADC)的整體效率。
本發明係揭示一種管路式類比至數位轉換器(pipelined ADC)，其包含複數級電路。所述之每一級電路包含一乘積數位至類比轉換器(multiplying DAC,MDAC)，其包含一第一取樣電容、一第二 取樣電容、一運算放大器(op-amp)、一第三電容以及一第四電容。第一取樣電容係用來在一取樣階段時，取樣一輸入訊號；第二取樣電容係用來在取樣階段時取樣輸入訊號。其中，在一第一放大階段時，第三電容儲存運算放大器的一偏移電壓(offset voltage)，第四電容暫存第一取樣電容及第二取樣電容傳來的電荷，在一第二放大階段時，第四電容將所存的電荷歸還給第一取樣電容及第二取樣電容。
本發明又揭示一種切換式電容電路(switched-capacitor circuit)，其包含一第一取樣電容、一第二取樣電容、一運算放大器(op-amp)、一第三電容以及一第四電容。第一取樣電容係用來在一取樣階段時，取樣一輸入訊號；第二取樣電容係用來在取樣階段時取樣輸入訊號。其中，在一第一放大階段時，第三電容儲存運算放大器的一偏移電壓(offset voltage)，第四電容暫存第一取樣電容及第二取樣電容傳來的電荷，在一第二放大階段時，第四電容將所存的電荷歸還給第一取樣電容及第二取樣電容。
習知
1‧‧‧管路式ADC架構
Vin‧‧‧輸入訊號
11‧‧‧前端取樣維持電路
12‧‧‧級電路
121‧‧‧子類比至數位轉換器
122‧‧‧子數位至類比轉換器
123‧‧‧取樣維持電路
124‧‧‧類比減法器
125‧‧‧放大器
本發明
2‧‧‧管路式類比至數位轉換器
Vin‧‧‧輸入訊號
21‧‧‧前端取樣維持電路
22‧‧‧級電路
23‧‧‧延遲元件
24‧‧‧數位校正電路
220‧‧‧乘積數位至類比轉換器
221‧‧‧子類比至數位轉換器
222‧‧‧子數位至類比轉換器
223‧‧‧取樣維持電路
224‧‧‧類比減法器
225‧‧‧放大器
Cf‧‧‧第一取樣電容
Cs‧‧‧第二取樣電容
Ccp‧‧‧第三電容
Cbat‧‧‧第四電容
Vref‧‧‧參考電壓
Vos‧‧‧偏移電壓
SW1-SW10‧‧‧開關
clk1,clk2,clk3‧‧‧時脈訊號
第一圖係為傳統管路式類比至數位轉換器結構之示意圖。
第二圖係為本發明一實施例之管路式類比至數位轉換器之電路圖。
第三圖係為本發明一實施例之乘積數位至類比轉換器之電路圖。
第四A至第四C圖係為本發明第三圖之乘積數位至類比轉換器之操作示意圖。
首先，請參考第二圖，係為本發明一實施例之管路式類比至數位轉換器(pipelined ADC)2之電路圖。如第二圖所示，管路式類比至數位轉換器2包括一前端取樣維持電路(front-end sample-and-hold amplifier，SHA)21、複數級電路22、一延遲元件(delay element)23以及一數位校正電路24。輸入訊號Vin首先經由前端取樣維持電路21進行取樣，以提供穩定維持訊號給後級電路22。延遲元件23係連接於複數級電路22之輸出與數位校正電路24之間，每一級電路22分別解析部分位元(B)，經解析之部分位元藉由延遲元件23進行同步，並經由數位校正電路24進行校正及整合，以輸出完整的N位元數位碼(N為ADC的解析度)。
如圖式中的展開方塊所示，每一級電路22包含子類比至數位轉換器(sub-ADC)221、子數位至類比轉換器(sub-DAC)222、取樣維持(S/H)電路223、類比減法器224及放大器(Gi)225。每一級電路22的子ADC 221各自對輸入訊號進行初步量化，以產生部分數位碼；所述之部分數位碼再經由子DAC 122轉換成相對應的類比電壓值。
第三圖係為本發明一實施例之乘積數位至類比轉換器(multiplying DAC,MDAC)220之電路圖。乘積數位至類比轉換器220包含了前述的子數位至類比轉換器222、取樣維持電路223、類比減法器224及放大器(Gi)125(例如運算放大器)。在此例子中，乘積數位至類比轉換器220係以如圖所示的切換式電容電路來實現，其包 含一第一取樣電容Cf、一第二取樣電容Cs、一第三電容Ccp、一第四電容Cbat、一運算放大器(op-amp)225以及複數個開關SW1-SW10。乘積數位至類比轉換器220中提供一參考電壓Vref，其值係由子ADC 221的輸出來決定。乘積數位至類比轉換器220至少具有取樣階段、第一(次)放大階段以及第二(次)放大階段等三個時脈階段(clock phase)，並由開關SW1-SW10來對其切換。
請一併參考第四A至第四C圖，係為第三圖之乘積數位至類比轉換器之操作示意圖。如圖所示，當時脈訊號clk1變為高電位(”1”)時，導通開關SW1,SW2,SW5,SW6,SW8,SW9乘積數位至類比轉換器220進入取樣階段，第一取樣電容Cf及第二取樣電容Cs對輸入訊號Vin進行取樣。此階段的第一取樣電容Cf及第二取樣電容Cs係電性並聯，並耦接於一預設電位而被重置(reset)。具體來說，該預設電位可以是接地端(在單端電路(Single Ended Circuit)中)或共模(common)電位(在雙端的差動電路(Double Ended Differential Circuit)中)，但不以揭露者為限。
接著，當時脈訊號clk2變為高電位(”1”)時，導通開關SW3,SW6,SW7,SW10，乘積數位至類比轉換器220進入第一放大階段，此時電容Cs會耦接於參考電壓Vref。運算放大器225的輸入端具有一個偏移電壓(offset voltage)Vos，第三電容Ccp及第四電容Cbat係以相反極板電性連接於運算放大器225之輸入端，且第四電容Cbat分別電性連接第一取樣電容Cf及第二取樣電容Cs。此階段的第三電容Ccp儲存了運 算放大器225的偏移電壓Vos，且第四電容Cbat會暫存第一取樣電容Cf及第二取樣電容Cs傳來的電荷，以阻止電荷流到第三電容Ccp。而基於電荷守恆定律，第三電容Ccp會感應出和第四電容Cbat相同的電荷量，但極性相反。
最後，當時脈訊號clk3變為高電位(”1”)時，導通開關SW3,SW4,SW9,SW10，乘積數位至類比轉換器220進入第二放大階段，此時第三電容Ccp耦接於第四電容Cbat之一端及運算放大器225之間，且第四電容Cbat之另一端耦接於預設電位(接地端或共模(common)電位)。此階段的第四電容Cbat進行放電，將原先暫存的電荷歸還給第一取樣電容Cf及第二取樣電容Cs，並且第四電容Cbat的另一端電壓會接近或等於預設電位。因為在放大階段中，第四電容Cbat阻止第一取樣電容Cf及第二取樣電容Cs的電荷流至第三電容Ccp，因此不會改變從取樣電容Cf、Cs取樣的輸入訊號，進而避免運算放大器225的增益誤差。
值得注意的是，第一放大階段以及第二放大階段時，第一取樣電容Cf會一直耦接於第二取樣電容Cs以及運算放大器225之輸出端Vout之間，以作為迴授電容(feedback capacitor)。因此，運算放大器225之輸出端Vout不會因切換階段而被干擾，進而維持較為穩定的輸出。此外，本架構改良雙負載的習知缺點，可增快電路操作速度。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效 改變或修飾，均應包含在下述之申請專利範圍內。
2‧‧‧管路式類比至數位轉換器
Vin‧‧‧輸入訊號
21‧‧‧前端取樣維持電路
22‧‧‧級電路
23‧‧‧延遲元件
24‧‧‧數位校正電路
220‧‧‧乘積數位至類比轉換器
221‧‧‧子類比至數位轉換器
222‧‧‧子數位至類比轉換器
223‧‧‧取樣維持電路
224‧‧‧類比減法器
225‧‧‧放大器

Claims (13)

  1. 一種管路式類比至數位轉換器(pipelined ADC)，包含：複數級電路，每一級電路包含：一乘積數位至類比轉換器(multiplying DAC,MDAC)，包含：一第一取樣電容，用來在一取樣階段時，取樣一輸入訊號；一第二取樣電容，用來在該取樣階段時取樣該輸入訊號；一運算放大器(op-amp)；一第三電容；及一第四電容；其中，在一第一放大階段時，該第三電容儲存該運算放大器的一偏移電壓(offset voltage)，該第四電容暫存該第一取樣電容及該第二取樣電容傳來的電荷，且在一第二放大階段時，該第四電容將所存的電荷歸還給該第一取樣電容及該第二取樣電容。
  2. 如申請專利範圍第1項所述之管路式類比至數位轉換器，更包括複數個開關，用來切換該取樣階段、該第一放大階段以及該第二放大階段。
  3. 如申請專利範圍第2項所述之管路式類比至數位轉換器，其中在該取樣階段時，該第一取樣電容及該第二取樣電容係電性並聯，並耦接於一預設電位。
  4. 如申請專利範圍第3項所述之管路式類比至數位轉換器，其中該運算放大器具有一輸出端，且在該第一放大階段以及該第二放大階段 時，該第一取樣電容係耦接於該第二取樣電容以及該運算放大器之該輸出端之間。
  5. 如申請專利範圍第4項所述之管路式類比至數位轉換器，其中在該第一放大階段時，該第二取樣電容耦接於一參考電壓，該第三電容及該第四電容係以相反極板電性連接於該運算放大器，且該第四電容分別電性連接該第一取樣電容及該第二取樣電容。
  6. 如申請專利範圍第5項所述之管路式類比至數位轉換器，其中在該第二放大階段時，該第三電容耦接於該第四電容之一端及該運算放大器之間，且該第四電容之另一端耦接於該預設電位。
  7. 如申請專利範圍第1項所述之管路式類比至數位轉換器，其中每一級電路更包含：一子類比至數位轉換器(sub-ADC)，對該複數級電路之該輸入訊號進行初步量化。
  8. 如申請專利範圍第7項所述之管路式類比至數位轉換器，更包含一前端取樣維持電路，用以提供該輸入訊號給該複數級電路。
  9. 一種切換式電容電路(switched-capacitor circuit)，包含：一第一取樣電容，用來在一取樣階段時，取樣一輸入訊號；一第二取樣電容，用來在該取樣階段時取樣該輸入訊號；一運算放大器(op-amp)；一第三電容；及一第四電容； 其中，在一第一放大階段時，該第三電容儲存該運算放大器的一偏移電壓(offset voltage)，該第四電容暫存該第一取樣電容及該第二取樣電容傳來的電荷，且在一第二放大階段時，該第四電容將所存的電荷歸還給該第一取樣電容及該第二取樣電容。
  10. 如申請專利範圍第9項所述之切換式電容電路，更包括複數個開關，用來切換該取樣階段、該第一放大階段以及該第二放大階段，其中在該取樣階段時，該第一取樣電容及該第二取樣電容係電性並聯，並耦接於一預設電位。
  11. 如申請專利範圍第10項所述之切換式電容電路，其中該運算放大器具有一輸出端，且在該第一放大階段以及該第二放大階段時，該第一取樣電容係耦接於該第二取樣電容以及該運算放大器之該輸出端之間。
  12. 如申請專利範圍第11項所述之切換式電容電路，其中在該第一放大階段時，該第二取樣電容耦接於一參考電壓，該第三電容及該第四電容係以相反極板電性連接於該運算放大器，且該第四電容分別電性連接該第一取樣電容及該第二取樣電容。
  13. 如申請專利範圍第12項所述之切換式電容電路，其中在該第二放大階段時，該第三電容耦接於該第四電容之一端及該運算放大器之間，且該第四電容之另一端耦接於該預設電位。
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