JP5398802B2 - パイプライン型a/d変換回路 - Google Patents
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- アナログ入力信号をサンプルホールドした後、サンプルホールドされたサンプルホールド信号を出力するサンプルホールド回路と、
互いに縦続接続された複数段のA/D変換回路部を含み、前記サンプルホールド信号をパイプライン形式でA/D変換するA/D変換回路と、
を備えたパイプライン型A/D変換回路において、
前記各段のA/D変換回路部は、
複数の比較器を含み、入力信号を所定ビットのデジタル信号にA/D変換するサブA/D変換回路と、
前記サブA/D変換回路からのデジタル信号を、参照電圧を基準値として用いて生成したアナログ制御信号にD/A変換し、前記アナログ制御信号に基づいて、前記入力信号を、複数のサンプリングキャパシタを用いてサンプリングし、ホールドし、増幅することによりD/A変換する乗算型D/A変換回路と、
後段側の前記乗算型D/A変換回路で前記サンプリングをする前に、後段側の前記サンプリングキャパシタを、前記サブA/D変換回路に含まれる前記複数の比較器の出力する比較結果信号に応じて、前記参照電圧の上限と下限との間にある中間電圧値に予め充電するプリチャージ回路と、
を有し、
前記プリチャージ回路は、前記複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で複数の合成容量として直列に接続するための第1の制御スイッチと、前記複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で並列に接続するための第2の制御スイッチと、を有しており、前記複数のサンプリングキャパシタを正の参照電圧源と負の参照電圧源の間で前記第1の制御スイッチを用いて複数の合成容量として直列に接続した後に、前記複数のサンプリングキャパシタを前記第2の制御スイッチを用いて並列に接続を変更することによって前記充電を行うことを特徴とする、パイプライン型A/D変換回路。 - 前記A/D変換回路部のうち初段のA/D変換回路部が有する前記サブA/D変換回路は、それぞれ、前記各A/D変換回路部のA/D変換の基準値をVrとしたときに、−Vr/2と、−Vr/4と、0と、+Vr/4と、+Vr/2と、のしきい値を有する5個の比較器を含み、
前記A/D変換回路部のうち、初段以外のA/D変換回路部が有する前記サブA/D変換回路は、それぞれ−Vr/4と、0と、+Vr/4と、のしきい値を有する3個の比較器を含み、
前記プリチャージ回路は、前記比較器からの各比較結果信号に基づいて、−2Vr/3と、−Vr/3と、0と、Vr/3と、2Vr/3と、の5値の出力信号を出力することを特徴とする請求項1に記載のパイプライン型A/D変換回路。 - 前記サブA/D変換回路は、
それぞれ、前記各A/D変換回路部のA/D変換の基準値をVrとしたときに、−Vr/2と、−Vr/4と、0と、+Vr/4と、+Vr/2と、のしきい値を有する5個の比較器を含み、
前記プリチャージ回路は、前記5個の比較器からの各比較結果信号に基づいて、−2Vr/3と、−Vr/3と、0と、Vr/3と、2Vr/3と、の5値の出力信号を出力することを特徴とする請求項1に記載のパイプライン型A/D変換回路。 - 互いに縦続接続される複数段の誤差補正回路を有するデジタル誤差補正回路をさらに備え、
前記誤差補正回路のうち、初段の前記誤差補正回路は、前記A/D変換回路部の有する前記サブA/D変換回路が出力するデジタル信号と、前記A/D変換回路部の有する前記サブA/D変換回路に含まれる前記比較器が出力する比較結果信号と、を用いて前記A/D変換回路部よりも後段にある前記A/D変換回路部が出力する前記入力信号を補正し、
前記誤差補正回路のうち、初段以外の前記誤差補正回路は、前記A/D変換回路部の有する前記サブA/D変換回路が出力するデジタル信号と、前記A/D変換回路部の有する前記サブA/D変換回路に含まれる前記比較器が出力する比較結果信号と、他段の誤差補正回路によって補正された前記入力信号とを用いて、前記A/D変換回路部が出力する前記入力信号を補正することを特徴とする、請求項1に記載のパイプライン型A/D変換回路。
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