JP3851305B2 - アナログ−デジタル変換回路 - Google Patents

Description

本発明は、アナログ信号をデジタル信号に変換するアナログ−デジタル変換回路に関する。

近年、ビデオ信号のデジタル処理技術の進歩に伴い、ビデオ信号処理用のアナログ−デジタル変換回路（Ａ／Ｄコンバータ）の需要が大きくなっている。ビデオ信号処理用のアナログ−デジタル変換回路には高速変換動作が要求されるため、従来、２ステップフラッシュ（２ステップパラレル）方式が広く用いられていた。

しかし、変換ビット数の増大に伴い、２ステップフラッシュ方式では十分な変換精度が得られなくなってきたため、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路が開発された。

図２４は従来の多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。図２４のアナログ−デジタル変換回路は、１０ビット４段パイプライン構成を有する。

図２４において、アナログ−デジタル変換回路１０１は、１段目の回路１０３、２段目の回路１０４、３段目の回路１０５、４段目の回路１０６、複数のラッチ回路１０７および出力回路１０８から構成されている。

１段目（初段）〜３段目の回路１０３〜１０５は、サブＡ／Ｄコンバータ１０９、サブＤ／Ａ（デジタル−アナログ）コンバータ１１０、演算増幅器１１１および減算回路１１２を含む。４段目（最終段）の回路１０６は、サブＡ／Ｄコンバータ１０９のみを含む。以下、演算増幅器１１１および減算回路１１２が差分増幅回路１１４を構成する。

１段目の回路１０３は４ビット構成、２〜４段目の回路１０４〜１０６はそれぞれ２ビット構成である。１段目〜３段目の回路１０３〜１０５において、サブＡ／Ｄコンバータ１０９のビット数（ビット構成）およびサブＤ／Ａコンバータ１１０のビット数（ビット構成）は同じに設定されている。

次に、アナログ−デジタル変換回路１０１の動作を説明する。以下、アナログ−デジタル変換をＡ／Ｄ変換と略記する。

まず、アナログ入力信号Ｖｉｎが１段目の回路１０３へ転送される。１段目の回路１０３において、サブＡ／Ｄコンバータ１０９はアナログ入力信号Ｖｉｎに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結果である上位４ビットのデジタル信号Ｄ９，Ｄ８，Ｄ７，Ｄ６は、サブＤ／Ａコンバータ１１０へ転送されるとともに、４つのラッチ回路１０７を介して出力回路１０８へ転送される。

減算回路１１２は、アナログ入力信号ＶｉｎからサブＤ／Ａコンバータ１１０のＤ／Ａ変換結果を減算する。演算増幅器１１１は、減算回路１１２の出力を増幅する。演算増幅器１１１の出力は２段目の回路１０４へ転送される。

２段目の回路１０４においては、１段目の回路１０３の演算増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。また、３段目の回路１０５においては、２段目の回路１０４の演算増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。そして、２段目の回路１０４から中上位２ビットのデジタル信号Ｄ５，Ｄ４が得られ、３段目の回路１０５から中下位２ビットのデジタル信号Ｄ３，Ｄ２が得られる。

４段目の回路１０６においては、３段目の回路１０５の演算増幅器１１１の出力に対して、サブＡ／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビットのデジタル信号Ｄ１，Ｄ０が得られる。

１段目〜４段目の回路１０３〜１０６のデジタル信号Ｄ９〜Ｄ０は、各ラッチ回路１０７を経て同時に出力回路１０８に到達する。すなわち、各ラッチ回路１０７は、各回路１０３〜１０６のデジタル信号Ｄ９〜Ｄ０の出力の同期をとるために設けられている。出力回路１０８はアナログ入力信号Ｖｉｎの１０ビットのデジタル出力値Ｄｏｕｔを出力する。

このように、アナログ−デジタル変換回路１０１においては、各段の回路１０３〜１０５において、アナログ入力信号Ｖｉｎまたは前段の回路１０３，１０４の演算増幅器１１１の出力と、その段の回路１０３〜１０５のデジタル出力のＤ／Ａ変換結果との差分が演算増幅器１１１によって増幅される。そのため、変換ビット数が増大してＬＳＢ（Least Significant Bit）が小さくなっても、サブＡ／Ｄコンバータ１０９を構成する各コンパレータの分解能を実質的に向上させることが可能になり、十分な変換精度を得ることができる。

次に、図２５は図２４の差分増幅回路１１４の一例を示す回路図である。図２６は図２５の差分増幅回路１１４の動作を説明するための図である。

図２５において、演算増幅器１１１の反転入力端子はノードｎｂに接続され、非反転入力端子は接地されている。また、演算増幅器１１１の出力端子はノードｎｏに接続されるとともにコンデンサ１０２を介して反転入力端子に接続されている。演算増幅器１１１の反転入力端子と非反転入力端子との間にはスイッチＳＷ１が接続され、ノードｎｂとノードｎａとの間にコンデンサ１０３が接続されている。ノードｎａは、スイッチＳＷ２を介してノードｎ１に接続され、かつスイッチＳＷ３を介してノードｎ２に接続されている。ノードｎ１に電圧Ｖ１が入力され、ノードｎ２に電圧Ｖ２が入力され、ノードｎｏから電圧Ｖｏが出力される。

ここで、図２６を参照しながら図２５の差分増幅回路１１４の動作を説明する。なお、コンデンサ１０２の容量値をＣとし、コンデンサ１０３の容量値をＫＣとし、接地電位をＶＧとする。Ｋは定数である。

まず、図２６に示すように、スイッチＳＷ１およびスイッチＳＷ２をオンにし、スイッチＳＷ３をオフにする。それにより、ノードｎａの電圧はＶ１となる。また、ノードｎｏの電圧は０となる。このとき、ノードｎｂの電荷Ｑａは次式のようになる。

Ｑａ＝（ＶＧ−Ｖ１）ＫＣ…（１）
次に、図２４に示すように、スイッチＳＷ１をオフにした後、スイッチＳＷ２をオフにし、かつスイッチＳＷ３をオンにする。それにより、ノードｎａの電圧はＶ２となる。また、ノードｎｏの電圧はＶｏとなる。このとき、ノードｎｂは仮想接地するため、ノードｎｂの電荷Ｑｂは次式のようになる。

Ｑｂ＝（ＶＧ−Ｖ２）ＫＣ＋（ＶＧ−Ｖｏ）Ｃ…（２）
ノードｎｂには電荷が抜け出る経路がないので、電荷保存則によりＱａ＝Ｑｂとなる。したがって、次式が成立する。

（ＶＧ−Ｖ１）ＫＣ＝（ＶＧ−Ｖ２）ＫＣ＋（ＶＧ−Ｖｏ）Ｃ…（３）
上式から、ノードｎｏの電圧Ｖｏは次式のようになる。

Ｖｏ＝ＶＧ＋（Ｖ１−Ｖ２）Ｋ…（４）
このようにして、電圧Ｖ１から電圧Ｖ２が減算され、その減算値がＫ倍に増幅される。

しかし、これは理想状態の差分増幅回路１１４の動作である。現実には、差分増幅回路１１４の製造工程のばらつき等の影響で容量の比精度に誤差が発生する場合がある。コンデンサ１０３の容量値を（Ｋ−ｅｒｒ）Ｃとすると、式（４）のノードｎｏの電圧Ｖｏは次式のようになる。

Ｖｏ＝ＶＧ＋（Ｖ１−Ｖ２）・（Ｋ−ｅｒｒ）
＝ＶＧ＋（Ｖ１−Ｖ２）Ｋ−（Ｖ１−Ｖ２）ｅｒｒ・・・（５）
式（５）の右辺の第３項が容量の比精度誤差により発生する差分増幅回路１１４のゲインエラーを表している。ｅｒｒはゲインエラーの傾きである。

次に、図２７は図２４のアナログ−デジタル変換回路１０１の入出力特性を示す図である。図２８は図２７の入出力特性のα部の拡大図である。図２７および図２８の横軸はアナログ入力信号Ｖｉｎを示し、縦軸はデジタル出力値Ｄｏｕｔを示す。

図２７の破線Ｔｒはアナログ−デジタル変換回路１０１の理想的な入出力特性を示し、実線Ｅｒはアナログ−デジタル変換回路１０１の差分増幅回路１１４がゲインエラーを有する場合の入出力特性を示す。

理想的には、破線Ｔｒで示されるようにデジタル出力値Ｄｏｕｔがアナログ入力信号Ｖｉｎに対して一定の比例関係を有することが望ましい。しかし、差分増幅回路１１４がゲインエラーを有する場合、アナログ−デジタル変換回路１０１の入出力特性には、実線Ｅｒで示されるように非直線性誤差（以下、段差エラーと呼ぶ。）が現れる。

図２４に示すアナログ−デジタル変換回路１０１では、１段目の回路１０３の差分増幅回路１１４のゲインエラー、２段目の回路１０４の差分増幅回路１１４のゲインエラーおよび３段目の回路１０５の差分増幅回路１１４のゲインエラーが入出力特性に影響を与えるが、１段目の回路１０３が上位４ビットのデジタル信号Ｄ９〜Ｄ６を出力するため、１段目の回路１０３の差分増幅回路１１４のゲインエラーが入出力特性に最も大きく影響を与える。

したがって、１段目の差分増幅回路１１４のゲインエラーによる段差エラーを補正することによりアナログ−デジタル変換回路１０１の入出力特性における段差エラーを改善することができる。
特開平１１−０８８１７２号公報

以上のような多段パイプライン構成を有するアナログ−デジタル変換回路におけるゲインエラーによる段差エラーの問題は、予め設計した通りにアナログ−デジタル変換回路を作製した後、段差エラーにより生じるデジタル値の計測を行って再度アナログ−デジタル変換回路の各部パラメータの調整を行うチューニング設計により解決されている。しかし、このような能動的な手法では、アナログ−デジタル変換回路の開発コストが高くなる。

また、チューニング設計後に差分増幅回路に供給される電源電圧が変動した場合には、電源電圧の変動による段差エラーを防止することができず、特性の劣化につながる。

本発明の目的は、入出力特性の段差エラーを検出することが可能なアナログ−デジタル変換回路を提供することである。

第１の発明に係るアナログ−デジタル変換回路は、複数段の回路からなる多段パイプライン構成を有し、アナログ信号をデジタル出力値に変換するアナログ−デジタル変換回路であって、複数段の回路のうち少なくとも一段の回路は、入力されるアナログ信号を基準電圧と比較する比較器と、比較器の出力信号に応答して動作する演算増幅器と、基準電圧と等価な基準電圧およびアナログ信号を選択的に比較器に入力する第１のスイッチとを備え、等価な基準電圧を入力したときのデジタル出力値を用いて段差エラーを補正するものである。

第１の発明に係るアナログ−デジタル変換回路においては、複数段の回路のうち少なくとも一段の回路で入力されるアナログ信号が基準電圧と比較器により比較され、比較器の出力信号に応答して演算増幅器が動作する。第１のスイッチにより比較器にアナログ信号が入力された場合には、アナログ信号に対応するデジタル出力値が得られる。

したがって、第１のスイッチにより比較器に基準電圧と等価な基準電圧が入力された場合に得られるデジタル出力値を用いて演算増幅器のゲインエラーによる入出力特性の段差エラーを容易に検出することが可能となる。

第２の発明に係るアナログ−デジタル変換回路は、複数段の回路からなる多段パイプライン構成を有し、アナログ信号をデジタル出力値に変換するアナログ−デジタル変換回路であって、複数段の回路のうち少なくとも一段の回路は、入力されるアナログ信号を基準電圧と比較する比較器と、比較器の出力信号に応答して動作する演算増幅器と、基準電圧と等価な基準電圧およびアナログ信号を選択的に比較器に入力する第１のスイッチと、第１の論理値を有する第１の信号および第２の論理値を有する第２の信号を生成する信号生成回路とを備え、演算増幅器は、第１のスイッチにより比較器に等価な基準電圧が入力される場合に信号生成回路により生成される第１の信号および第２の信号に応答して動作するものである。

第２の発明に係るアナログ−デジタル変換回路においては、複数段の回路のうち少なくとも一段の回路で入力されるアナログ信号が基準電圧と比較器により比較され、比較器の出力信号に応答して演算増幅器が動作する。第１のスイッチにより比較器にアナログ信号が入力された場合には、アナログ信号に対応するデジタル出力値が得られる。

第１のスイッチにより比較器に基準電圧と等価な基準電圧が入力された場合には、演算増幅器は信号生成回路により生成される第１の信号および第２の信号に応答して動作する。この場合、第１の信号への応答時に得られるデジタル出力値と第２の信号への応答時に得られるデジタル出力値との差が演算増幅器のゲインエラーによる入出力特性の段差エラーの大きさに相当する。したがって、入出力特性の段差エラーを容易に検出することが可能となる。

第３の発明に係るアナログ−デジタル変換回路は、複数段の回路からなる多段パイプライン構成を有し、アナログ信号をデジタル出力値に変換するアナログ−デジタル変換回路であって、最終段を除く各段の回路が、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、入力されたアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器とを備え、アナログ−デジタル変換器は、入力されたアナログ信号を複数の基準電圧とそれぞれ比較する複数の比較器と、複数の比較器の出力信号を符号化することによりデジタル信号を生成するエンコーダとを含み、複数段の回路のうち少なくとも一段の回路は、外部または前段の回路から与えられるアナログ信号と複数の比較器のうち少なくとも１つの比較器に与えられる基準電圧に等価な基準電圧とを選択的に入力する第１のスイッチと、第１の論理値を有する第１の信号および第２の論理値を有する第２の信号を生成する信号生成回路と、第１のスイッチにより等価な基準電圧が入力される場合に、信号生成回路により生成される第１の信号および第２の信号に対応するデジタル−アナログ変換器からの出力信号を差分増幅器に与える第２のスイッチとを含むものである。

第３の発明に係るアナログ−デジタル変換回路において、最終段を除く各段の回路で入力されたアナログ信号がデジタル信号にアナログ−デジタル変換器により変換され、アナログ−デジタル変換器から出力されるデジタル信号がデジタル−アナログ変換器によりアナログ信号に変換され、入力されたアナログ信号と前デジタル−アナログ変換器から出力されるアナログ信号との差分が差分増幅器により増幅される。この場合、各段の回路のアナログ−デジタル変換器では、入力されたアナログ信号が複数の比較器により複数の基準電圧とそれぞれ比較され、複数の比較器の出力信号がエンコーダにより符号化される。それにより、デジタル信号が生成される。デジタル出力値は、複数段の回路内のアナログ−デジタル変換器から出力されるデジタル信号により構成される。

複数段の回路のうち少なくとも一段の回路において、第１のスイッチにより等価な基準電圧が入力される場合に、信号生成回路により生成される第１の信号および第２の信号に対応するデジタル−アナログ変換器からの出力信号が第２のスイッチにより差分増幅器に与えられる。

この場合、第１の信号が与えられたときに得られるデジタル出力値と第２の信号が与えられたときに得られるデジタル出力値との差が差分増幅器のゲインエラーによる入出力特性の段差エラーの大きさに相当する。したがって、入出力特性の段差エラーを容易に検出することが可能となる。

第１のスイッチは、外部または前段の回路から与えられるアナログ信号と複数の比較器のうち複数の比較器に与えられる複数の基準電圧にそれぞれ等価な複数の基準電位とを選択的に入力し、第２のスイッチは、第１のスイッチにより等価な複数の基準電圧のいずれかが入力される場合に、対応する比較器の出力信号に代えて信号生成回路により生成される第１の信号および第２の信号を順にエンコーダに与えてもよい。

この場合、入出力特性における段差エラーが異なる段差を有する場合においても、段差エラーの大きさを容易に検出することが可能となる。

少なくとも一段の回路は、複数段の回路を含み、複数段の回路の各々は、外部または前段の回路から与えられるアナログ信号と複数の比較器のうち少なくとも１つの比較器に与えられる基準電圧に等価な基準電圧とを選択的に入力する第１のスイッチと、第１の論理値を有する第１の信号および第２の論理値を有する第２の信号を生成する信号生成回路と、第１のスイッチにより等価な基準電位が入力される場合に、少なくとも１つの比較器の出力信号に代えて信号生成回路により生成される第１の信号および第２の信号を順にエンコーダに与える第２のスイッチとを含むものである。

この場合、複数段の回路の差分増幅器のゲインエラーにより入出力特性に段差エラーが生じる場合においても、段差エラーの大きさを容易に検出することができる。

第４の発明に係るアナログ−デジタル変換回路は、第１および第２のノードを有する第１の回路と、入力されたアナログ信号および第２のノードのアナログ信号のいずれか一方を選択的に第１のノードに与える切替器と、切替器を制御する制御装置とを備え、第１の回路は、第１のノードからのアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、第１のノードからのアナログ信号とデジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して第２のノードに出力する差分増幅器とを含み、制御装置は、入力されたアナログ信号が第１のノードに与えられた後、アナログ−デジタル変換器による変換動作、デジタル−アナログ変換器による変換動作および差分増幅器による増幅動作が所定サイクル数行われるように切替器を制御し、アナログ−デジタル変換器は、入力されたアナログ信号を複数の基準電圧とそれぞれ比較する複数の比較器と、複数の比較器の出力信号を符号化することによりデジタル信号を生成するエンコーダとを含み、第１の回路は、外部または前段の回路から与えられるアナログ信号と複数の比較器のうち少なくとも１つの比較器に与えられる基準電圧に等価な基準電圧とを選択的に入力する第１のスイッチと、第１の論理値を有する第１の信号および第２の論理値を有する第２の信号を生成する信号生成回路と、第１のスイッチにより等価な基準電圧が入力される場合に、信号生成回路により生成される第１の信号および第２の信号に対応するデジタル−アナログ変換器からの出力信号を差分増幅器に与える第２のスイッチとを含むものである。

第４の発明に係るアナログ−デジタル変換回路においては、入力されたアナログ信号が第１のノードに与えられた後、第１の回路において、アナログ−デジタル変換器による変換動作、デジタル−アナログ変換器による変換動作および差分増幅器による増幅動作が所定サイクル数行われる。それにより、各サイクルごとに第１の回路内のアナログ−デジタル変換器からデジタル信号が順次出力される。

このようにして、第１の回路を繰り返し使用することにより多段パイプライン構成と同様の処理が実現される。

第１の回路において、第１のスイッチにより等価な基準電圧が入力される場合に、信号生成回路により生成される第１の信号および第２の信号に対応するデジタル−アナログ変換器からの出力信号が第２のスイッチにより差分増幅器に与えられる。

この場合、第１の信号が与えられたときに得られるデジタル−出力値と第２の信号が与えられたときに得られるデジタル出力値との差が段差エラーの大きさに相当する。したがって、入出力特性の段差エラーを容易に検出することが可能となる。

第５の発明に係るアナログ−デジタル変換回路は、複数段の回路からなる多段パイプライン構成を有し、アナログ信号をデジタル出力値に変換するアナログ−デジタル変換回路であって、複数段の回路のうち少なくとも一段の回路が、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、入力されたアナログ信号を増幅する演算増幅器と、演算増幅器から出力されるアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器と、入力されたアナログ信号を基準電圧と比較する比較器と、比較器の出力信号に基づいて演算増幅器に入力されるアナログ信号の電圧レンジおよびデジタル−アナログ変換器の電圧レンジを調整する調整回路と、入力されるアナログ信号と比較器に与えられる基準電圧に等価な基準電圧とを選択的に入力する第１のスイッチと、第１の論理値を有する第１の信号および第２の論理値を有する第２の信号を生成する信号生成回路と、第１のスイッチにより等価な基準電圧が入力される場合に、比較器の出力信号に代えて信号生成回路により生成される第１の信号および第２の信号を順に調整回路に与える第２のスイッチとを含むものである。

第５の発明に係るアナログ−デジタル変換回路においては、複数段の回路のうち少なくとも一段の回路に入力されたアナログ信号がアナログ−デジタル変換器によりデジタル信号に変換され、アナログ−デジタル変換器から出力されるデジタル信号がデジタル−アナログ変換器によりアナログ信号に変換される。また、入力されたアナログ信号が演算増幅器により増幅され、演算増幅器から出力されるアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分が差分増幅器により増幅される。デジタル出力値は、複数段の回路内のアナログ−デジタル変換器から出力されるデジタル信号により構成される。

この場合、入力されたアナログ信号が比較器により基準電圧と比較され、比較器の出力信号に基づいて演算増幅器に入力されるアナログ信号の電圧レンジおよびデジタル−アナログ変換器の電圧レンジが調整回路により調整される。

第１のスイッチにより等価な基準電圧が入力される場合に、比較器の出力信号に代えて信号生成回路により生成される第１の信号および第２の信号が順に第２のスイッチにより調整回路に与えられる。

この場合、第１の信号が与えられたときに得られるデジタル出力値と第２の信号が与えられたときに得られるデジタル出力値との差が演算増幅器のゲインエラーにより入出力特性の段差エラーの大きさに相当する。したがって、入出力特性の段差エラーを容易に検出することが可能となる。

少なくとも一段の回路の後段の回路の電圧レンジは、正規レンジおいび冗長レンジを含み、等価な基準電圧は、少なくとも１つの比較器に与えられる基準電圧を含む正規レンジと冗長レンジとの重複領域の任意の電圧であってもよい。

等価な基準電圧として少なくとも１つの比較器に与えられる基準電圧を含む正規レンジと冗長レンジとの重複領域内の任意の電圧を用いることができる。それにより、入出力特性の段差エラーを容易に検出することができる。

アナログ−デジタル変換回路は、第１の信号がエンコーダに与えられたときのデジタル出力値と第２の信号がエンコーダに与えられたときのデジタル出力値との差分を算出する減算器をさらに備えてもよい。

この場合、第１の信号がエンコーダに与えられたときのデジタル出力値と第２の信号がエンコーダに与えられたときのデジタル出力値との差分が減算器により算出されることにより、入出力特性の段差エラーが容易に検出される。

アナログ−デジタル変換回路は、減算器の出力信号に基づいてデジタル出力値を補正する補正回路をさらに備えてもよい。

この場合、検出された段差エラーの大きさに基づいて補正回路によりデジタル出力値が補正される。それにより、段差エラーを有さない入出力特性が得られる。

本発明によれば、スイッチにより比較器に基準電圧と等価な基準電圧が入力された場合には、信号生成回路により生成される第１の信号および第２の信号に応答して動作する。この場合、第１の信号への応答時に得られるデジタル出力値と第２の信号への応答時に得られるデジタル出力値との差が演算増幅器のゲインエラーによる入出力特性の段差エラーの大きさに相当する。したがって、入出力特性の段差エラーを容易に検出することが可能となる。

以下、本発明の実施の形態を図面を参照しながら説明する。

（第１の実施の形態）
図１は、第１の実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。図１のアナログ−デジタル変換回路１は、１０ビット４段パイプライン構成を有する。

図１において、アナログ−デジタル変換回路１は、主に１段目の回路３、２段目の回路４、３段目の回路５、４段目の回路６、複数のラッチ回路７、出力回路８、段差エラー検出制御回路３０、メモリ１５、減算器１６および補正回路１７から構成されている。

１段目（初段）の回路３は、サブＡ／Ｄ（アナログ−デジタル）コンバータ９ａ、サブＤ／Ａ（デジタル−アナログ）コンバータ１０、演算増幅器１１および減算回路１２を含む。また、１段目の回路３には、段差エラー検出制御回路３０によりオンおよびオフが制御されるスイッチＳＷ３１，ＳＷ３２が設けられる。スイッチＳＷ３１の一端には基準電圧Ｖｒｅｆａが印加される。

２段目および３段目の回路４，５は、サブＡ／Ｄコンバータ９、サブＤ／Ａコンバータ１０、演算増幅器１１および減算回路１２を含む。以下、減算回路１２および演算増幅器１１が差分増幅回路１４を構成する。

１段目の回路３、２段目の回路４および３段目の回路５内の演算増幅器１１の利得は４である。４段目（最終段）の回路６は、サブＡ／Ｄコンバータ９のみを含む。ここで、サブＡ／Ｄコンバータ９ａは、サブＡ／Ｄコンバータ９の構成にさらに後述するモード切替回路を含む。また、各段のサブＡ／Ｄコンバータ９，９ａおよびサブＤ／Ａコンバータ１０は、それぞれ第１基準電圧ＶＲＴおよび第２基準電圧ＶＲＢを参照する。

１段目の回路３は４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビット構成である。ただし、１段目以外のサブＡ／Ｄコンバータ９には、ほぼ１ビット程度の冗長ビットが用意されている。この冗長ビットの詳細については後述する。

次に、図１のアナログ−デジタル変換回路１の動作を説明する。

通常のＡ／Ｄ変換動作時においては、段差エラー検出制御回路３０は、スイッチＳＷ３１をオフにし、スイッチＳＷ３２をオンにする。それにより、アナログ入力信号Ｖｉｎが、１段目の回路３の差分増幅回路１４およびサブＡ／Ｄコンバータ９ａへ転送される。

次に、１段目の回路３において、サブＡ／Ｄコンバータ９ａは、アナログ入力信号Ｖｉｎに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９ａのＡ／Ｄ変換結果である上位４ビットのデジタル信号Ｄ９，Ｄ８，Ｄ７，Ｄ６は、サブＤ／Ａコンバータ１０へ転送されるとともに、４つのラッチ回路７を介して出力回路８へ転送される。サブＤ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９ａのＡ／Ｄ変換結果である上位４ビットのデジタル信号Ｄ９，Ｄ８，Ｄ７，Ｄ６をアナログ信号に変換する。

減算回路１２は、アナログ入力信号ＶｉｎからサブＤ／Ａコンバータ１０のＤ／Ａ変換結果を減算する。演算増幅器１１は、減算回路１２の出力を増幅する。演算増幅器１１の出力は、２段目の回路４へ転送される。

２段目の回路４においては、サブＡ／Ｄコンバータ９が、１段目の回路３の演算増幅器１１の出力に対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果は、サブＤ／Ａコンバータ１０へ転送されるとともに、３つのラッチ回路７を介して出力回路８へ転送される。これにより、２段目の回路４から中上位２ビットのデジタル信号Ｄ５，Ｄ４が得られる。

２段目の回路４の減算回路１２は、１段目の回路３の演算増幅器１１の出力からサブＤ／Ａコンバータ１０のＤ／Ａ変換結果を減算する。２段目の回路４の演算増幅器１１は、減算回路１２の出力を増幅する。演算増幅器１１の出力は、３段目の回路５へ転送される。

３段目の回路５においては、２段目の回路４と同様の動作が行われる。それにより、３段目の回路５から中下位２ビットのデジタル信号Ｄ３，Ｄ２が得られる。

４段目の回路６においては、３段目の回路５の演算増幅器１１の出力に対してサブＡ／Ｄコンバータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル信号Ｄ１，Ｄ０が得られる。

１段目〜４段目の回路３〜６のデジタル信号Ｄ９〜Ｄ０は、各ラッチ回路７を経て同時に出力回路８に到達する。すなわち、各ラッチ回路７は各回路３〜６のデジタル信号Ｄ９〜Ｄ０の出力の同期をとるために設けられている。

出力回路８は、後述する補正回路１７からの与えられる補正信号に応じてアナログ入力信号Ｖｉｎに対応する１０ビットのデジタル出力値Ｄｏｕｔを出力する。

次に、図２は、図１のアナログ−デジタル変換回路１の入出力特性を示す図である。図２の横軸はアナログ入力信号Ｖｉｎを示し、縦軸はデジタル出力値Ｄｏｕｔを示す。

図２の破線Ｔｒはアナログ−デジタル変換回路１の理想的な入出力特性を示し、実線Ｅｒはアナログ−デジタル変換回路１の差分増幅回路１４の演算増幅器１１がゲインエラーを有する場合の入出力特性を示す。

理想的には、破線Ｔｒで示されるようにデジタル出力値Ｄｏｕｔがアナログ入力信号Ｖｉｎに対して一定の比例関係を有することが望ましい。しかし、演算増幅器１１がゲインエラーを有する場合、アナログ−デジタル変換回路１の入出力特性には、実線Ｅｒで示されるように非直線性誤差の段差エラーが現れる。

具体的に、図１のアナログ−デジタル変換回路１においては、１段目の回路３において上位４ビットのＡ／Ｄ変換を行っているため、図２に示す１６個の段差を有する段差エラーが発生する。２段目の回路４によりその１６個の各段差に細かい段差エラーが発生する。３段目の回路５によりその細かい各段差にさらに細かい段差が発生する。このように、本実施の形態におけるアナログ−デジタル変換回路１においては、１段目の回路３が上位ビットのデジタル信号Ｄ９〜Ｄ６を出力するため、１段目の回路３の演算増幅器１１のゲインエラーが入出力特性に最も大きく影響を与える。

図３は、図２に示す入出力特性の一部の拡大図である。本実施の形態では、１断目の回路３における演算増幅器１１がゲインエラーを有するものとする。

図３においては、図２と同様に破線Ｔｒがアナログ−デジタル変換回路１の理想的な入出力特性を示し、実線Ｅｒはアナログ−デジタル変換回路１の差分増幅回路１４の演算増幅器１１がゲインエラーを有する場合の入出力特性を示す。

図３に示すように、破線Ｔｒで示す理想的な入出力特性では、アナログ入力信号Ｖｉｎが後述する基準電圧Ｖｒｅｆａよりも低い領域（後述する外部入力信号ＣＤＳａが“０”となる領域）とアナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆａ以上の領域（外部入力信号ＣＤＳａが“１”となる領域）とでデジタル出力値Ｄｏｕｔが連続的に変化する。一方、実線Ｅｒで示すように、１段目の回路３の演算増幅器１１がゲインエラーを有する場合には、アナログ入力信号Ｖｉｎが後述する基準電圧Ｖｒｅｆａよりも低い領域（外部入力信号ＣＤＳａが“０”となる領域）とアナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆａ以上の領域（外部入力信号ＣＤＳａが“１”となる領域）とでデジタル出力値Ｄｏｕｔが不連続となる。

段差エラーにおいてアナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆａのときのデジタル出力値Ｄｏｕｔの差を段差エラーの大きさＥＳと呼ぶ。

段差エラー検出時には、段差エラー検出制御回路３０がスイッチＳＷ３１をオンし、スイッチＳＷ３２をオフする。それにより、基準電圧Ｖｒｅｆａが１段目の回路３の差分増幅回路１４およびサブＡ／Ｄコンバータ９ａに印加される。また、段差エラー検出制御回路３０は、後述するサブＡ／Ｄコンバータ９ａのモード切替回路に外部入力信号（ＣＤＳａ）およびテストモード信号（ＭＤ１）を与える。この外部入力信号（ＣＤＳａ）およびテストモード信号（ＭＤ１）については後述する。

次に、サブＡ／Ｄコンバータ９ａの構成について説明する。図４は、サブＡ／Ｄコンバータ９ａの内部構成を示す回路図である。

図４のサブＡ／Ｄコンバータ９ａは、全並列比較（フラッシュ）方式サブＡ／Ｄコンバータである。サブＡ／Ｄコンバータ９ａは、複数の基準抵抗Ｒ０〜Ｒ１５、複数のコンパレータ９００〜９１５、エンコーダ９２０およびモード切替回路９１から構成される。

複数の基準抵抗Ｒ０〜Ｒ１５は全て同じ抵抗値を有し、第１基準電圧ＶＲＴを受けるノードと第２基準電圧ＶＲＢを受けるノードとの間に直列に接続されている。

複数の基準抵抗Ｒ０〜Ｒ１５により第１基準電圧ＶＲＴと第２基準電圧ＶＲＢとの間の電位差が分割され、複数の基準電圧が生成される。基準抵抗Ｒ０と基準抵抗Ｒ１との間のノードには基準電圧Ｖｒｅｆａが生成される。

コンパレータ９００〜９１５は、それぞれ対応する基準電圧をアナログ入力信号Ｖｉｎと比較する。上記のように、本実施の形態においては、コンパレータ９０１に与えられる基準電圧Ｖｒｅｆａが図１のスイッチＳＷ３１に与えられる。

モード切替回路９１は、ＣＭＯＳ（相補型金属酸化物半導体）スイッチＳＷ５１、ＣＭＯＳスイッチＳＷ６１およびインバータ７１から構成される。

ＣＭＯＳスイッチＳＷ５１は、ＰチャネルＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳＦＥＴと呼ぶ）５２およびＮチャネルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳＦＥＴと呼ぶ）５３から構成され、ＣＭＯＳスイッチＳＷ６１は、ＰチャネルＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳＦＥＴと呼ぶ）６２およびＮチャネルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳＦＥＴと呼ぶ）６３から構成される。

段差エラー検出制御回路３０は、テストモード信号ＭＤ１を出力する端子ＩＴ１および外部入力信号ＣＤＳａを出力する端子ＩＴ２を有する。

ＣＭＯＳスイッチＳＷ５１は、段差エラー検出制御回路３０の出力端子ＩＴ２とノードＮ１との間に接続されている。ＣＭＯＳスイッチＳＷ６１は、コンパレータ９０１の出力端子とノードＮ１との間に接続されている。

ＰＭＯＳＦＥＴ５２のゲートおよびＮＭＯＳＦＥＴ６３のゲートには、段差エラー検出制御回路３０の端子ＩＴ１のテストモード信号ＭＤ１が与えられ、ＰＭＯＳＦＥＴ６２のゲートおよびＮＭＯＳＦＥＴ５３のゲートには、インバータ７１を介してテストモード信号ＭＤ１の反転信号が与えられる。

通常のＡ／Ｄ変換動作時には、段差エラー検出制御回路３０の端子ＩＴ１のテストモード信号ＭＤ１が“１”となる。それにより、ＣＭＯＳスイッチＳＷ５１がオフし、ＣＭＯＳスイッチＳＷ６１がオンする。その結果、コンパレータ９０１の出力信号がノードＮ１から出力信号ＣＤＳ１として出力される。

段差エラー検出時には、段差エラー検出制御回路３０の端子ＩＴ１のテストモード信号ＭＤ１が“０”となる。それにより、ＣＭＯＳスイッチＳＷ５１がオンし、ＣＭＯＳスイッチＳＷ６１がオフする。その結果、段差エラー検出制御回路３０の端子ＩＴ２の外部入力信号ＣＤＳａがノードＮ１から出力信号ＣＤＳ１として出力される。

エンコーダ９２０は、各コンパレータ９００，９０２〜９１５の出力信号ＣＤＳ０，ＣＤＳ２〜ＣＤＳ１５およびモード切替回路９１の出力信号ＣＤＳ１に基づいて、上位４ビットのデジタル信号Ｄ９，Ｄ８，Ｄ７，Ｄ６を生成する。

ここで、段差エラー検出時のアナログ−デジタル変換回路１の動作について説明する。例えば、アナログ−デジタル変換回路１のＡ／Ｄ変換動作前に段差エラー検出を行う。この場合、上記のように、テストモード信号ＭＤ１が“０”に設定される。まず、段差エラー検出制御回路３０は、外部入力信号ＣＤＳａを“０”に設定する。このときのデジタル出力値Ｄｏｕｔが図１のメモリ１５に記憶される。次に、段差エラー検出制御回路３０は、外部入力信号ＣＤＳａを“１”に設定する。このときのデジタル出力値Ｄｏｕｔが減算器１６に与えられる。減算器１６は、外部入力信号ＣＤＳａが“１”のときのデジタル出力値Ｄｏｕｔとメモリ１５に記憶されたデジタル出力値Ｄｏｕｔとの差分値を算出する。減算器１６により算出された差分値が図３の段差エラーの大きさＥＳに相当する。減算器１６により算出された差分値は、補正回路１７に与えられる。

補正回路１７は、メモリを内蔵する。この場合、補正回路１７は、段差エラーの大きさＥＳをメモリに記憶するとともに、段差エラーの大きさＥＳに基づいて段差エラーの補正のための式または係数を算出し、メモリに記憶する。

アナログ−デジタル変換回路１のＡ／Ｄ変換動作時に、補正回路１７は、メモリに記憶された式または係数に基づいて、出力回路８から出力されるデジタル出力値Ｄｏｕｔを補正し、補正されたデジタル出力値Ｄｏｕｔａを出力する。

以上のように、本実施の形態に係るアナログ−デジタル変換回路１では、段差エラーを検出することができるとともに、検出された段差エラーが補正回路１７により補正される。その結果、段差エラーを有さないデジタル出力値Ｄｏｕｔａを出力することが可能となる。

また、本実施の形態に係るアナログ−デジタル変換回路１では、段差エラーを補正するためにチューニング設計のような調整を行う必要がないため、開発コストを低減することができる。

さらに、本実施の形態に係るアナログ−デジタル変換回路１では、差分増幅回路１４に供給される電源電圧が変動した場合でも、容易に段差エラーを検出および補正することができるので、入出力特性の劣化を容易に防止することができる。

本実施の形態においては、１段目の回路３、２段目の回路４、３段目の回路５および４段目の回路６が複数段の回路に相当し、アナログ−デジタル変換回路１がアナログ−デジタル変換回路に相当し、サブＡ／Ｄコンバータ９ａ，９がアナログ−デジタル変換器に相当し、サブＤ／Ａコンバータ１０がデジタル−アナログ変換器に相当し、コンパレータ９００〜９１５が比較器に相当し、演算増幅器１１が演算増幅器に相当し、基準電圧Ｖｒｅｆａが基準電圧に相当し、アナログ入力信号Ｖｉｎがアナログ信号に相当し、スイッチＳＷ３１，ＳＷ３２が第１のスイッチに相当し、“０”が第１の論理値に相当し、“１”が第２の論理値に相当し、外部入力信号ＣＤＳａ“０”が第１の論理値を有する第１の信号に相当し、外部入力信号ＣＤＳａ“１”が第２の論理値を有する第２の信号に相当し、段差エラー検出制御回路３０が信号生成回路に相当し、正規レンジＯＲが正規レンジに相当し、冗長レンジｅＲ１，ｅＲ２が冗長レンジに相当し、減算器１６が減算器に相当し、補正回路１７が補正回路に相当する。

（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。図５のアナログ−デジタル変換回路１ａの構成が、図１のアナログ−デジタル変換回路１の構成と異なるのは、以下の点である。

図５において、１段目の回路３には、段差エラー検出制御回路３０の代わりに段差エラー検出制御回路３０ｂが設けられ、段差エラー検出制御回路３０ｂによりオンおよびオフが制御されるスイッチＳＷ３１，ＳＷ３２，ＳＷ３３が設けられる。また、スイッチＳＷ３１の一端には、後述する基準電圧Ｖｒｅｆａが印加され、スイッチＳＷ３３の一端には、後述する基準電圧Ｖｒｅｆｂが印加される。さらに、図１の１段目の回路３のサブＡ／Ｄコンバータ９ａの代わりにサブＡ／Ｄコンバータ９ｂが設けられる。

通常のＡ／Ｄ変換動作時においては、段差エラー検出制御回路３０ｂは、スイッチＳＷ３１，ＳＷ３３をオフにし、スイッチＳＷ３２をオンにする。それにより、アナログ入力信号Ｖｉｎが１段目の回路３の差分増幅回路１４およびサブＡ／Ｄコンバータ９ｂへ転送される。

次に、図６は、図５のアナログ−デジタル変換回路１ａの入出力特性を示す図である。図６の横軸はアナログ入力信号Ｖｉｎを示し、縦軸はデジタル出力値Ｄｏｕｔを示す。

図６の破線Ｔｒはアナログ−デジタル変換回路１ａの理想的な入出力特性を示し、実線Ｅｒはアナログ−デジタル変換回路１の演算増幅器１１がゲインエラーを有する場合の入出力特性を示す。

理想的には、破線Ｔｒで示されるようにデジタル出力値Ｄｏｕｔがアナログ入力信号Ｖｉｎに対して一定の比例関係を有することが望ましい。しかし、演算増幅器１１が入力電圧により異なるゲインエラーを有する場合、アナログ−デジタル変換回路１の入出力特性には、実線Ｅｒで示されるようにそれぞれ大きさの異なる段差が現れる。本実施の形態においては、アナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆａとなるα部における段差エラーの大きさＥＳとアナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆｂとなるβ部における段差エラーの大きさＥＳ１とが異なる。

段差エラー検出時には、段差エラー検出制御回路３０ｂがスイッチＳＷ３１をオンし、スイッチＳＷ３２，ＳＷ３３をオフする。それにより、基準電圧Ｖｒｅｆａが１段目の回路３の差分増幅回路１４およびサブＡ／Ｄコンバータ９ｂに印加される。また、段差エラー検出制御回路３０ｂは、後述するサブＡ／Ｄコンバータ９ｂのモード切替回路に外部入力信号（ＣＤＳａ）およびテストモード信号（ＭＤ１）を与える。

続いて、段差エラー検出制御回路３０ｂはスイッチＳＷ３３をオンし、スイッチＳＷ３１，ＳＷ３２をオフする。それにより、基準電圧Ｖｒｅｆｂが１段目の回路３の差分増幅回路１４およびサブＡ／Ｄコンバータ９ｂに印加される。また、段差エラー検出制御回路３０は、後述するサブＡ／Ｄコンバータ９ｂのモード切替回路に外部入力信号（ＣＤＳｂ）およびテストモード信号（ＭＤ２）を与える。

次に、サブＡ／Ｄコンバータ９ｂの構成について説明する。図７は、サブＡ／Ｄコンバータ９ｂの内部構成を示す回路図である。

図７のサブＡ／Ｄコンバータ９ｂが図４のサブＡ／Ｄコンバータ９ａと異なるのは次の点である。図７のサブＡ／Ｄコンバータ９ｂは、図４のサブＡ／Ｄコンバータ９ａに加えてモード切替回路９２をさらに含む。

本実施の形態においては、コンパレータ９１４に与えられる基準電圧Ｖｒｅｆｂが図５のスイッチＳＷ３３に与えられる。

図７のモード切替回路９１は、図４のモード切替回路９１と同じ構成を有する。一方、図７のモード切替回路９２は、ＣＭＯＳスイッチＳＷ５５、ＣＭＯＳスイッチＳＷ６５およびインバータ７５から構成される。

ＣＭＯＳスイッチＳＷ５５は、ＰＭＯＳＦＥＴ５６およびＮＭＯＳＦＥＴ５７から構成され、ＣＭＯＳスイッチＳＷ６５は、ＰＭＯＳＦＥＴ６６およびＮＭＯＳＦＥＴ６７から構成される。

段差エラー検出制御回路３０ｂは、テストモード信号ＭＤ１を出力する端子ＩＴ１、テストモード信号ＭＤ２を出力する端子ＩＴ２、外部入力信号ＣＤＳａを出力する端子ＩＴ２および外部入力信号ＣＤＳｂを出力する端子ＩＴ４を有する。

ＣＭＯＳスイッチＳＷ５５は、段差エラー検出制御回路３０ｂの出力端子ＩＴ４とノードＮ２との間に接続されている。ＣＭＯＳスイッチＳＷ６５は、コンパレータ９１４の出力端子とノードＮ２との間に接続されている。

ＰＭＯＳＦＥＴ５６のゲートおよびＮＭＯＳＦＥＴ６７のゲートには、段差エラー検出制御回路３０ｂの端子ＩＴ３のテストモード信号ＭＤ２が与えられ、ＰＭＯＳＦＥＴのゲート６６およびＮＭＯＳＦＥＴ５７のゲートには、インバータ７５を介してテストモード信号ＭＤ２の反転信号が与えられる。

通常のＡ／Ｄ変換動作時には、段差エラー検出制御回路３０ｂの端子ＩＴ１のテストモード信号ＭＤ１および端子ＩＴ１のテストモード信号ＭＤ２が“１”となる。それにより、ＣＭＯＳスイッチＳＷ５１，ＳＷ５５がオフし、ＣＭＯＳスイッチＳＷ６１，ＳＷ６５がオンする。その結果、コンパレータ９０１の出力信号がノードＮ１から出力信号ＣＤＳ１として出力され、コンパレータ９１４の出力信号がノードＮ２から出力信号ＣＤＳ１４として出力される。

段差エラー検出時には、まず、段差エラー検出制御回路３０ｂの端子ＩＴ１のテストモード信号ＭＤ１が“０”となり、端子ＩＴ３のテストモード信号ＭＤ２が“１”となる。それにより、ＣＭＯＳスイッチＳＷ５１，ＳＷ６５がオンし、ＣＭＯＳスイッチＳＷ５５，ＳＷ６１がオフする。その結果、段差エラー検出制御回路３０ｂの端子ＩＴ２の外部入力信号ＣＤＳａがノードＮ１から出力信号ＣＤＳ１として出力される。

エンコーダ９２０は、各コンパレータ９００，９０２〜９１５の出力信号ＣＤＳ０，ＣＤＳ２〜ＣＤＳ１５およびモード切替回路９１の出力信号ＣＤＳ１に基づいて、上位４ビットのデジタル信号Ｄ９，Ｄ８，Ｄ７，Ｄ６を生成する。

続いて、段差エラー検出制御回路３０ｂの端子ＩＴ１のテストモード信号ＭＤ１が“１”となり、端子ＩＴ３のテストモード信号ＭＤ２が“０”となる。それにより、ＣＭＯＳスイッチＳＷ５５，ＳＷ６１がオンし、ＣＭＯＳスイッチＳＷ５１，ＳＷ６５がオフする。その結果、段差エラー検出制御回路３０ｂの端子ＩＴ４の外部入力信号ＣＤＳｂがノードＮ２から出力信号ＣＤＳ１４として出力される。

エンコーダ９２０は、各コンパレータ９００〜９１３，９１５の出力信号ＣＤＳ０〜ＣＤＳ１３，ＣＤＳ１５およびモード切替回路９２の出力信号ＣＤＳ１４に基づいて、上位４ビットのデジタル信号Ｄ９，Ｄ８，Ｄ７，Ｄ６を生成する。

ここで、段差エラー検出時のアナログ−デジタル変換回路１ａの動作について説明する。例えば、アナログ−デジタル変換回路１ａのＡ／Ｄ変換動作前に段差エラー検出を行う。

この場合、上記のように、最初に、テストモード信号ＭＤ１が“０”に設定され、テストモード信号ＭＤ２が“１”に設定される。

まず、段差エラー検出制御回路３０ｂは、外部入力信号ＣＤＳａを“０”に設定する。このときのデジタル出力値Ｄｏｕｔが図５のメモリ１５に記憶される。次に、段差エラー検出制御回路３０ｂは、外部入力信号ＣＤＳａを“１”に設定する。このときのデジタル出力値Ｄｏｕｔが減算器１６に与えられる。減算器１６は、外部入力信号ＣＤＳａが“１”のときのデジタル出力値Ｄｏｕｔとメモリ１５に記憶されたデジタル出力値Ｄｏｕｔとの差分値を算出する。減算器１６により算出された差分値が図６の段差エラーの大きさＥＳに相当する。減算器１６により算出された差分値は、補正回路１７に与えられる。

続いて、テストモード信号ＭＤ１が“１”に設定され、テストモード信号ＭＤ２が“０”に設定される。

まず、段差エラー検出制御回路３０ｂは、外部入力信号ＣＤＳｂを“０”に設定する。このときのデジタル出力値Ｄｏｕｔが図５のメモリ１５に記憶される。次に、段差エラー検出制御回路３０ｂは、外部入力信号ＣＤＳｂを“１”に設定する。このときのデジタル出力値Ｄｏｕｔが減算器１６に与えられる。減算器１６は、外部入力信号ＣＤＳｂが“１”のときのデジタル出力値Ｄｏｕｔとメモリ１５に記憶されたデジタル出力値Ｄｏｕｔとの差分値を算出する。減算器１６により算出された差分値が図６の段差エラーの大きさＥＳ１に相当する。減算器１６により算出された差分値は、補正回路１７に与えられる。

補正回路１７は、段差エラーの大きさＥＳ，ＥＳ１をメモリに記憶するとともに、段差エラーの大きさＥＳ，ＥＳ１に基づいて段差エラーの補正のための式または係数を算出し、メモリに記憶する。

アナログ−デジタル変換回路１ａのＡ／Ｄ変換動作時に、補正回路１７は、メモリに記憶された式または係数に基づいて、出力回路８から出力されるデジタル出力値Ｄｏｕｔを補正し、補正されたデジタル出力値Ｄｏｕｔａを出力する。

以上のように、本実施の形態に係るアナログ−デジタル変換回路１ａでは、大きさの異なる段差を有する段差エラーを検出することができるとともに、検出された段差エラーが補正回路１７により補正される。その結果、段差エラーを有さないデジタル出力値Ｄｏｕｔａを出力することが可能となる。

また、本実施の形態に係るアナログ−デジタル変換回路１ａでは、段差エラーを補正するためにチューニング設計のような調整を行う必要がないため、開発コストを低減することができる。

さらに、本実施の形態に係るアナログ−デジタル変換回路１ａでは、差分増幅回路１４に供給される電源電圧が変動した場合でも、容易に段差エラーを検出および補正することができるので、入出力特性の劣化を容易に防止することができる。

第２の実施の形態においては、１段目の回路３、２段目の回路４、３段目の回路５および４段目の回路６が複数段の回路に相当し、アナログ−デジタル変換回路１ａがアナログ−デジタル変換回路に相当し、サブＡ／Ｄコンバータ９ｂ，９がアナログ−デジタル変換器に相当し、サブＤ／Ａコンバータ１０がデジタル−アナログ変換器に相当し、コンパレータ９００〜９１５が比較器に相当し、演算増幅器１１が演算増幅器に相当し、基準電圧Ｖｒｅｆａ，Ｖｒｅｆｂが基準電圧に相当し、アナログ入力信号Ｖｉｎがアナログ信号に相当し、スイッチＳＷ３１，ＳＷ３２，ＳＷ３３が第１のスイッチに相当し、段差エラー検出制御回路３０ｂが信号生成回路に相当し、正規レンジＯＲが正規レンジに相当し、冗長レンジｅＲ１，ｅＲ２が冗長レンジに相当し、減算器１６が減算器に相当し、補正回路１７が補正回路に相当する。

（第３の実施の形態）
図８は、本発明の第３の実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。図８のアナログ−デジタル変換回路１ｂの構成が、図１のアナログ−デジタル変換回路１の構成と異なるのは、以下の点である。

図８において、段差エラー検出制御回路３０の代わりに段差エラー検出制御回路３０ｃが設けられる。１段目の回路３には、段差エラー検出制御回路３０ｃによりオンおよびオフが制御されるスイッチＳＷ３１，ＳＷ３２が設けられる。２段目の回路４には、段差エラー検出制御回路３０ｃによりオンおよびオフが制御されるスイッチＳＷ４１，ＳＷ４２が設けられ、３段目の回路５には、段差エラー検出制御回路３０ｃによりオンおよびオフが制御されるスイッチＳＷ５１，ＳＷ５２が設けられる。

また、スイッチＳＷ３１の一端には、基準電圧Ｖｒｅｆａが印加され、スイッチＳＷ４１の一端には、基準電圧Ｖｒｅｆｃが印加され、スイッチＳＷ５１の一端には、基準電圧Ｖｒｅｆｄが印加される。

さらに、図１の２段目の回路４および３段目の回路５のサブＡ／Ｄコンバータ９の代わりにサブＡ／Ｄコンバータ９ｃが設けられる。

通常のＡ／Ｄ変換動作時においては、段差エラー検出制御回路３０ｃは、スイッチＳＷ３１，ＳＷ４１，ＳＷ５１をオフし、スイッチＳＷ３２，ＳＷ４２，ＳＷ５２をオンにする。それにより、アナログ入力信号Ｖｉｎが、１段目の回路３の差分増幅回路１４およびサブＡ／Ｄコンバータ９ａに転送される。１段目の回路３から出力されるアナログ入力信号Ｖｉｎ１が２段目の回路４の差分増幅回路１４およびサブＡ／Ｄコンバータ９ｃに転送され、２段目の回路４から出力されるアナログ入力信号Ｖｉｎ２が３段目の回路５の差分増幅回路１４およびサブＡ／Ｄコンバータ９ｃに転送される。

次に、図９は、図８のアナログ−デジタル変換回路１ｂの入出力特性を示す図である。図９の横軸はアナログ入力信号Ｖｉｎを示し、縦軸はデジタル出力値Ｄｏｕｔを示す。

図９の破線Ｔｒはアナログ−デジタル変換回路１ｂの理想的な入出力特性の一部を示し、実線Ｅｒはアナログ−デジタル変換回路１ｂの１段目の回路３の演算増幅器１１がゲインエラーを有する場合の入出力特性を示し、実線Ｅｒ１はアナログ−デジタル変換回路１ｂの１段目の回路３および２段目の回路４の演算増幅器１１がゲインエラーを有する場合の入出力特性を示し、実線Ｅｒ２はアナログ−デジタル変換回路１ｂの１段目の回路３、２段目の回路４および３段目の回路５の演算増幅器１１がゲインエラーを有する場合の入出力特性を示す。

本実施の形態においては、１段目の回路３の演算増幅器１１による段差エラーの大きさＥＳ、１段目の回路３および２段目の回路４の演算増幅器１１による段差エラーの大きさＥＳ２、１段目の回路３、２段目の回路４および３段目の回路５の演算増幅器１１による段差エラーの大きさＥＳ３がそれぞれ検出される。

段差エラー検出時には、段差エラー検出制御回路３０ｃがスイッチＳＷ３１，ＳＷ４２，ＳＷ５２をオンし、スイッチＳＷ３２，ＳＷ４１，ＳＷ５１をオフする。それにより、基準電圧Ｖｒｅｆａが１段目の回路３の差分増幅回路１４およびサブＡ／Ｄコンバータ９ａに印加される。また、段差エラー検出制御回路３０ｃは、図４に示した１段目の回路３のサブＡ／Ｄコンバータ９ａのモード切替回路９１に外部入力信号ＣＤＳａおよびテストモード信号ＭＤ１を与える。

次に、段差エラー検出制御回路３０ｃはスイッチＳＷ４１をオンし、スイッチＳＷ４２をオフする。それにより、基準電圧Ｖｒｅｆｃが２段目の回路４の差分増幅回路１４およびサブＡ／Ｄコンバータ９ｃに印加される。また、段差エラー検出制御回路３０ｃは、後述する２段目の回路４のサブＡ／Ｄコンバータ９ｃのモード切替回路に外部入力信号ＣＤＳａおよびテストモード信号ＭＤ１を与える。

続いて、段差エラー検出制御回路３０ｃはスイッチＳＷ５１をオンし、スイッチＳＷ５２をオフする。それにより、基準電圧Ｖｒｅｆｄが３段目の回路５の差分増幅回路１４およびサブＡ／Ｄコンバータ９ｃに印加される。また、段差エラー検出制御回路３０ｃは、後述する３段目の回路５のサブＡ／Ｄコンバータ９ｃのモード切替回路に外部入力信号ＣＤＳａおよびテストモード信号ＭＤ１を与える。

図８の１段目の回路３のサブＡ／Ｄコンバータ９ａは、図４のサブＡ／Ｄコンバータ９ａの構成と同じである。

次に、２段目の回路４のサブＡ／Ｄコンバータ９ｃの構成について説明する。図１０は、サブＡ／Ｄコンバータ９ｃの内部構成を示す回路図である。図１０の２段目の回路４のサブＡ／Ｄコンバータ９ｃが図４のサブＡ／Ｄコンバータ９ａと異なるのは次の点である。

図１０のサブＡ／Ｄコンバータ９ｃは、図４の基準抵抗Ｒ０〜Ｒ１５の代わりに基準抵抗Ｒ０〜Ｒ７を含み、図４のコンパレータ９００〜９１５の代わりにコンパレータ９００〜９０７を含む。

サブＡ／Ｄコンバータ９ｃの複数の基準抵抗Ｒ０〜Ｒ７により基準電圧ＶＲＴ１と基準電圧ＶＲＢ１との間の電位差が分割され、複数の基準電圧が生成される。基準抵抗Ｒ２と基準抵抗Ｒ３との間のノードには基準電圧Ｖｒｅｆｃが生成される。

また、サブＡ／Ｄコンバータ９ｃにおいては、正規レンジの上下に冗長レンジが設けられており、コンパレータ９００，９０１，９０６，９０７の出力信号Ｒｅｓ０，Ｒｅｓ１，Ｒｅｓ６，Ｒｅｓ７が冗長エンコーダ９２１に与えられる。

冗長エンコーダ９２１は、出力信号Ｒｅｓ０，Ｒｅｓ１，Ｒｅｓ６，Ｒｅｓ７に基づいて冗長レンジ判定信号ＲＥ０，ＲＥ１を生成する。

コンパレータ９０２〜９０５は、それぞれ対応する基準電圧を１段目の回路３から出力されるアナログ入力信号Ｖｉｎ１と比較する。上記のように、本実施の形態においては、コンパレータ９０３に与えられる基準電圧Ｖｒｅｆｃが図８のスイッチＳＷ４１に与えられる。

図１０のモード切替回路９１は、図４のモード切替回路９１と同じ構成を有する。

段差エラー検出制御回路３０ｃは、テストモード信号ＭＤ１を出力する端子ＩＴ１および外部入力信号ＣＤＳａを出力する端子ＩＴ２を有する。

通常のＡ／Ｄ変換動作時には、段差エラー検出制御回路３０ｃの端子ＩＴ１のテストモード信号ＭＤ１が“１”となる。それにより、ＣＭＯＳスイッチＳＷ５１がオフし、ＣＭＯＳスイッチＳＷ６１がオンする。その結果、コンパレータ９０３の出力信号がノードＮ１から出力信号ＣＤＳ１として出力される。

段差エラー検出時には、段差エラー検出制御回路３０ｃの端子ＩＴ１のテストモード信号ＭＤ１が“０”となる。それにより、ＣＭＯＳスイッチＳＷ５１がオンし、ＣＭＯＳスイッチＳＷ６１がオフする。その結果、段差エラー検出制御回路３０ｃの端子ＩＴ２の外部入力信号ＣＤＳａがノードＮ１から出力信号ＣＤＳ１として出力される。

エンコーダ９２０は、各コンパレータ９０２，９０４，９０５の出力信号ＣＤＳ０，ＣＤＳ２，ＣＤＳ３およびモード切替回路９１の出力信号ＣＤＳ１に基づいて、中上位２ビットのデジタル信号Ｄ５，Ｄ４を生成する。

まず、段差エラー検出制御回路３０ｃは、外部入力信号ＣＤＳａを“０”に設定する。このときのデジタル出力値Ｄｏｕｔが図８のメモリ１５に記憶される。

次に、段差エラー検出制御回路３０ｃは、外部入力信号ＣＤＳａを“１”に設定する。このときのデジタル出力値Ｄｏｕｔが減算器１６に与えられる。減算器１６は、外部入力信号ＣＤＳａが“１”のときのデジタル出力値Ｄｏｕｔとメモリ１５に記憶されたデジタル出力値Ｄｏｕｔとの差分値を算出する。減算器１６により算出された差分値が図９の段差エラーの大きさＥＳ２に相当する。減算器１６により算出された差分値は、補正回路１７に与えられる。

３段目の回路５のサブＡ／Ｄコンバータ９ｃの構成および動作は、図１０に示す２段目の回路４のサブＡ／Ｄコンバータ９ｃの構成および動作と同じである。

３段目の回路５のサブＡ／Ｄコンバータ９ｃでは基準抵抗Ｒ２と基準抵抗Ｒ３との間のノードには基準電圧Ｖｒｅｆｄが生成される。

コンパレータ９０２〜９０５は、それぞれ対応する基準電圧を２段目の回路４から出力されるアナログ入力信号Ｖｉｎ２と比較する。上記のように、本実施の形態においては、コンパレータ９０３に与えられる基準電圧Ｖｒｅｆｄが図８のスイッチＳＷ５１に与えられる。

３段目の回路５のサブＡ／Ｄコンバータ９ｃのエンコーダ９２０は、各コンパレータ９０２，９０４，９０５の出力信号ＣＤＳ０，ＣＤＳ２，ＣＤＳ３およびモード切替回路９１の出力信号ＣＤＳ１に基づいて、中下位２ビットのデジタル信号Ｄ３，Ｄ２を生成する。

まず、段差エラー検出制御回路３０ｃは、３段目の回路５のサブＡ／Ｄコンバータ９ｃに与える外部入力信号ＣＤＳａを“０”に設定する。このときのデジタル出力値Ｄｏｕｔが図８のメモリ１５に記憶される。

次に、段差エラー検出制御回路３０ｃは、３段目の回路５のサブＡ／Ｄコンバータ９ｃに与える外部入力信号ＣＤＳａを“１”に設定する。このときのデジタル出力値Ｄｏｕｔが減算器１６に与えられる。減算器１６は、外部入力信号ＣＤＳａが“１”のときのデジタル出力値Ｄｏｕｔとメモリ１５に記憶されたデジタル出力値Ｄｏｕｔとの差分値を算出する。減算器１６により算出された差分値が図９の段差エラーの大きさＥＳ３に相当する。減算器１６により算出された差分値は、補正回路１７に与えられる。

補正回路１７は、段差エラーの大きさＥＳ，ＥＳ２，ＥＳ３をメモリに記憶するとともに、段差エラーの大きさＥＳ，ＥＳ２，ＥＳ３に基づいて段差エラーの補正のための式または係数を算出し、メモリに記憶する。

アナログ−デジタル変換回路１ｂのＡ／Ｄ変換動作時に、補正回路１７は、メモリに記憶された式または係数に基づいて、出力回路８から出力されるデジタル出力値Ｄｏｕｔを補正し、補正されたデジタル出力値Ｄｏｕｔａを出力する。

以上のように、本実施の形態に係るアナログ−デジタル変換回路１ｂでは、２段目の回路３および３段目の回路４の演算増幅器１４による段差エラーを検出することができるとともに、検出された段差エラーが補正回路１７により補正される。その結果、段差エラーを有さないデジタル出力値Ｄｏｕｔａを出力することが可能となる。

また、本実施の形態に係るアナログ−デジタル変換回路１ｂでは、段差エラーを補正するためにチューニング設計のような調整を行う必要がないため、開発コストを低減することができる。

さらに、本実施の形態に係るアナログ−デジタル変換回路１ｂでは、差分増幅回路１４に供給される電源電圧が変動した場合でも、容易に段差エラーを検出および補正することができるので、入出力特性の劣化を容易に防止することができる。

第３の実施の形態においては、１段目の回路３、２段目の回路４、３段目の回路５および４段目の回路６が複数段の回路に相当し、アナログ−デジタル変換回路１がアナログ−デジタル変換回路に相当し、サブＡ／Ｄコンバータ９ａ，９ｃがアナログ−デジタル変換器に相当し、サブＤ／Ａコンバータ１０がデジタル−アナログ変換器に相当し、コンパレータ９００〜９０７が比較器に相当し、演算増幅器１１が演算増幅器に相当し、基準電圧Ｖｒｅｆａ，Ｖｒｅｆｃ，Ｖｒｅｆｄが基準電圧に相当し、アナログ入力信号Ｖｉｎ，Ｖｉｎ１，Ｖｉｎ２がアナログ信号に相当し、スイッチＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２，ＳＷ５１，ＳＷ５２が第１のスイッチに相当し、段差エラー検出制御回路３０ｃが信号生成回路に相当し、正規レンジＯＲが正規レンジに相当し、冗長レンジｅＲ１，ｅＲ２が冗長レンジに相当し、減算器１６が減算器に相当し、補正回路１７が補正回路に相当する。

（第４の実施の形態）
図１１は、本発明の第４の実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。図１１のアナログ−デジタル変換回路１ｃは、回路ＳＴ０、スイッチＳＷ１１，ＳＷ１２、ＳＷ７１、段差エラー検出制御回路３０ｄおよび信号発生器４０を含む。

図１１において、回路ＳＴ０は、演算増幅器５０、サブＡ／Ｄコンバータ９ａ、サブＤ／Ａコンバータ１０、減算回路１２および演算増幅器１１を含む。減算回路１２および演算増幅器１１が差分増幅器１４を構成する。

回路ＳＴ０内の演算増幅器１１の利得は２であり、演算増幅器５０の利得は４である。また、回路ＳＴ０のサブＡ／Ｄコンバータ９ａは４ビット構成である。

信号発生器４０は、クロック信号ＣＬＫ１，ＣＬＫ２および制御信号ＳＷを発生する。クロック信号ＣＬＫ１の周波数はＦｓであり、クロック信号ＣＬＫ３の周波数はクロック信号ＣＬＫ１の周波数Ｆｓの３倍すなわち３Ｆｓである。制御信号ＳＷの周波数はクロック信号ＣＬＫ１の周波数Ｆｓと等しい。

回路ＳＴ０内の演算増幅器５０、サブＡ／Ｄコンバータ９ａ、サブＤ／Ａコンバータ１０および演算増幅器１１は、クロック信号ＣＬＫ３に応答して動作する。また、スイッチＳＷ１１，ＳＷ１２は、制御信号ＳＷに応答して相補的にオンおよびオフする。スイッチＳＷ７１は、段差エラー検出制御回路３０ｄによりオンおよびオフが制御される。スイッチＳＷ７１の一端には、後述する基準電圧Ｖｒｅｆｅが印加される。

次に、図１１のアナログ−デジタル変換回路１ｃの動作を説明する。

通常のＡ／Ｄ変換動作時においては、段差エラー検出制御回路３０ｄは、スイッチＳＷ７１をオフにする。それにより、アナログ入力信号Ｖｉｎが、スイッチＳＷ１１のオン時に回路ＳＴ０内の演算増幅器５０およびサブＡ／Ｄコンバータ９ａへ転送される。

サブＡ／Ｄコンバータ９ａは、アナログ入力信号Ｖｉｎに対してＡ／Ｄ変換を行い、Ａ／Ｄ変換結果である上位４ビットのデジタル信号Ｄ９〜Ｄ６を出力するとともにそのデジタル信号をサブＤ／Ａコンバータ１０に与える。サブＤ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９ａから与えられる４ビットのデジタル信号に対してＤ／Ａ変換を行い、アナログ信号を出力する。

一方、演算増幅器５０は、入力ノードＮＩのアナログ入力信号Ｖｉｎをサンプリングおよび増幅して出力する。減算回路１２は、演算増幅器５０から出力されたアナログ入力信号ＶｉｎとサブＤ／Ａコンバータ１０から出力されたアナログ信号とを減算する。演算増幅器１１は、減算回路１２の出力信号を増幅してアナログ信号を出力する。演算増幅器１１から出力されるアナログ信号は、スイッチＳＷ１２のオン時に入力ノードＮＩに与えられる。この動作を繰り返すことにより、サブＡ／Ｄコンバータ９ａから中位３ビットＤ５〜Ｄ３と、下位３ビットＤ２〜Ｄ０とが得られる。これにより、サブＡ／Ｄコンバータ９ａは、アナログ入力信号Ｖｉｎに対応する１０ビットのデジタル出力値Ｄｏｕｔを出力する。

次に、図１１のアナログ−デジタル変換回路１ｃの通常のＡ／Ｄ変換動作時について説明する。図１２は図１１のアナログ−デジタル変換回路１ｃの通常のＡ／Ｄ変換動作時を説明するためのタイミングチャートである。

図１２において、ＡＭＰは増幅動作を示し、ＡＺはオートゼロ動作を示し、ＳＭＰはサンプリング動作を示す。

期間Ｔ１〜Ｔ２では、制御信号ＳＷがハイレベルになる。それにより、スイッチＳＷ１１がオンし、スイッチＳＷ１２がオフする。したがって、入力端子Ｉｎに与えられるアナログ入力信号ＶｉｎがスイッチＳＷ１１を介して入力ノードＮＩに転送される。

まず、期間Ｔ１では、クロック信号ＣＬＫ３がハイレベルになる。それにより、回路ＳＴ０内の演算増幅器５０がオートゼロ動作およびサンプリング動作を行い、サブＡ／Ｄコンバータ９ａがオートゼロ動作およびサンプリング動作を行う。このとき、演算増幅器１１は増幅動作を行い、サブＤ／Ａコンバータ１０の出力は不定となっている。

次に、期間Ｔ２では、クロック信号ＣＬＫ３がローレベルになる。それにより、回路ＳＴ０内の演算増幅器５０が増幅動作を行い、サブＡ／Ｄコンバータ９ａがＡ／Ｄ変換動作を行う。この場合、サブＡ／Ｄコンバータ９ａから上位４ビットのデジタル信号Ｄ９〜Ｄ６が出力される。

期間Ｔ３〜Ｔ６では、制御信号ＳＷがローレベルになる。それにより、スイッチＳＷ１１がオフし、スイッチＳＷ１２がオンする。したがって、演算増幅器１１から出力ノードＮＯに出力されるアナログ信号がスイッチＳＷ１２を介して入力ノードＮＩに与えられる。

まず、期間Ｔ３では、クロック信号ＣＬＫ３がハイレベルになる。それにより、回路ＳＴ０内の演算増幅器５０がオートゼロ動作およびサンプリング動作を行い、サブＡ／Ｄコンバータ９ａがオートゼロ動作およびサンプリング動作を行う。このとき、演算増幅器１１は増幅動作を行い、サブＤ／Ａコンバータ１０はＤ／Ａ変換動作を行う。その結果、演算増幅器１１から出力ノードＮＯに出力されるアナログ信号がスイッチＳＷ１２を介して入力ノードＮＩに与えられる。

次に、期間Ｔ４では、クロック信号ＣＬＫ３がローレベルになる。それにより、回路ＳＴ０内の演算増幅器５０が増幅動作を行い、サブＡ／Ｄコンバータ９ａがＡ／Ｄ変換動作を行う。この場合、サブＡ／Ｄコンバータ９ａから中位３ビットのデジタル信号Ｄ５〜Ｄ３および冗長１ビットが出力される。このとき、演算増幅器１１はオートゼロ動作およびサンプリング動作を行い、サブＤ／Ａコンバータ１０の出力は不定となっている。

さらに、期間Ｔ５では、クロック信号ＣＬＫ３がハイレベルになる。それにより、回路ＳＴ０内の演算増幅器５０がオートゼロ動作およびサンプリング動作を行い、サブＡ／Ｄコンバータ９ａがオートゼロ動作およびサンプリング動作を行う。このとき、演算増幅器１１は増幅動作を行い、サブＤ／Ａコンバータ１０はＤ／Ａ変換動作を行う。その結果、演算増幅器１１から出力ノードＮＯに出力されるアナログ信号がスイッチＳＷ１２を介して入力ノードＮＩに与えられる。

続いて、期間Ｔ６では、クロック信号ＣＬＫ３がローレベルになる。それにより、回路ＳＴ０内の演算増幅器５０が増幅動作を行い、サブＡ／Ｄコンバータ９ａがＡ／Ｄ変換動作を行う。この場合、サブＡ／Ｄコンバータ９ａから下位３ビットのデジタル信号Ｄ２〜Ｄ０および冗長１ビットが出力される。このとき、演算増幅器１１はオートゼロ動作およびサンプリング動作を行い、サブＤ／Ａコンバータ１０の出力は不定となっている。

次に、図１３は図１１のアナログ−デジタル変換回路１ｃの段差エラー検出時の動作を説明するためのタイミングチャートである。

図１３において、ＡＭＰは増幅動作を示し、ＡＺはオートゼロ動作を示し、ＳＭＰはサンプリング動作を示す。段差エラー検出時には、段差エラー検出制御回路３０ｄがテストモード信号ＭＤ１を“０”に設定する。

期間Ｔ１〜Ｔ２では、段差エラー検出制御回路３０ｄがスイッチＳＷ７１をオンにする。また、スイッチＳＷ１１，ＳＷ１２はオフにされる。それにより、基準電圧ＶｒｅｆｅがスイッチＳＷ７１を介して入力ノードＮＩに与えられる。

この場合、段差エラー検出制御回路３０ｄは外部入力信号ＣＤＳａを“０”に設定する。それにより、図４に示したように、外部入力信ＣＤＳａがノードＮ１から出力信号ＣＤＳ１として出力される。それにより、サブＡ／Ｄコンバータ９ａから上位４ビットのデジタル信号Ｄ９〜Ｄ６が出力される。

期間Ｔ３〜Ｔ６では、スイッチＳＷ１１，ＳＷ７１がオフにされ、スイッチＳＷ１２がオンにされる。したがって、演算増幅器１２から出力ノードＮＯに出力されるアナログ信号がスイッチＳＷ１２を介して入力ノードＮＩに与えられる。

それにより、サブＡ／Ｄコンバータ９ａから中位３ビットのデジタル信号Ｄ５〜Ｄ３および冗長１ビットが出力される。続いて、サブＡ／Ｄコンバータ９ａから下位３ビットのデジタル信号Ｄ２〜Ｄ０および冗長１ビットが出力される。このときのデジタル出力値Ｄｏｕｔが図１１のメモリ１５に記憶される。

期間Ｔ７〜Ｔ８では、段差エラー検出制御回路３０ｄがスイッチＳＷ７１をオンにする。また、スイッチＳＷ１１，ＳＷ１２はオフにされる。それにより、基準電圧ＶｒｅｆｅがスイッチＳＷ７１を介して入力ノードＮＩに与えられる。

この場合、段差エラー検出制御回路３０ｄは外部入力信号ＣＤＳａを”１”に設定する。それにより、図４に示したように、外部入力信ＣＤＳａがノードＮ１から出力信号ＣＤＳ１として出力される。それにより、サブＡ／Ｄコンバータ９ａから上位４ビットのデジタル信号Ｄ９〜Ｄ６が出力される。

期間Ｔ９〜Ｔ１２では、スイッチＳＷ１１，ＳＷ７１がオフにされ、スイッチＳＷ１２がオンにされる。したがって、演算増幅器１２から出力ノードＮＯに出力されるアナログ信号がスイッチＳＷ１２を介して入力ノードＮＩに与えられる。

それにより、サブＡ／Ｄコンバータ９ａから中位３ビットのデジタル信号Ｄ５〜Ｄ３および冗長１ビットが出力される。続いて、サブＡ／Ｄコンバータ９ａから下位３ビットのデジタル信号Ｄ２〜Ｄ０および冗長１ビットが出力される。

このときのデジタル出力値Ｄｏｕｔが減算器１６に与えられる。減算器１６は、外部入力信号ＣＤＳａが“１”のときのデジタル出力値Ｄｏｕｔとメモリ１５に記憶されたデジタル出力値Ｄｏｕｔとの差分値を算出する。減算器１６により算出された差分値が段差エラーの大きさＥＳに相当する。減算器１６により算出された差分値は、補正回路１７に与えられる。

補正回路１７は、段差エラーの大きさＥＳをメモリに記憶するとともに、段差エラーの大きさＥＳに基づいて段差エラーの補正のための式または係数を算出し、メモリに記憶する。

アナログ−デジタル変換回路１ｃのＡ／Ｄ変換動作時に、補正回路１７は、メモリに記憶された式または係数に基づいて、サブＡ／Ｄコンバータ９ａから出力されるデジタル出力値Ｄｏｕｔを補正し、補正されたデジタル出力値Ｄｏｕｔａを出力する。

以上のように、本実施の形態に係るアナログ−デジタル変換回路１ｃでは、段差エラーを検出することができるとともに、検出された段差エラーが補正回路１７により補正される。その結果、段差エラーを有さないデジタル出力値Ｄｏｕｔａを出力することが可能となる。

また、本実施の形態に係るアナログ−デジタル変換回路１ｃでは、段差エラーを補正するためにチューニング設計のような調整を行う必要がないため、開発コストを低減することができる。

さらに、本実施の形態に係るアナログ−デジタル変換回路１ｃでは、差分増幅回路１４に供給される電源電圧が変動した場合でも、容易に段差エラーを検出および補正することができるので、入出力特性の劣化を容易に防止することができる。

また、本実施の形態に係るアナログ−デジタル変換回路１ｃにおいては、１段の回路ＳＴ０から上位４ビットのデジタル信号Ｄ９〜Ｄ６、中位３ビットのデジタル信号Ｄ５〜Ｄ３および下位３ビットのデジタル信号Ｄ２〜Ｄ０が順次出力される。このようにして、１段の回路ＳＴ０により１０ビットの３段パイプライン構成が実現される。したがって、省面積化が実現される。

さらに、上記実施の形態では、回路ＳＴ０において、２段の演算増幅器１１，５０が設けられているが、回路に１段の演算増幅器または３段以上の演算増幅器を設けてもよい。

第４の実施の形態においては、入力ノードＮＩおよび出力ノードＮＯが第１および第２のノードに相当し、アナログ−デジタル変換回路１ｃが第１の回路に相当し、サブＡ／Ｄコンバータ９ａがアナログ−デジタル変換器に相当し、サブＤ／Ａコンバータ１０がデジタル−アナログ変換器に相当し、スイッチＳＷ１１，ＳＷ１２が切替器に相当し、コンパレータ９００〜９１５が比較器に相当し、演算増幅器１１が演算増幅器に相当し、基準電圧Ｖｒｅｆｅが基準電圧に相当し、アナログ入力信号Ｖｉｎがアナログ信号に相当し、スイッチＳＷ７１が第１のスイッチに相当し、段差エラー検出制御回路３０ｄが信号生成回路に相当し、モード切替回路９１が第２のスイッチに相当し、正規レンジＯＲが正規レンジに相当し、冗長レンジｅＲ１，ｅＲ２が冗長レンジに相当し、減算器１６が減算器に相当し、補正回路１７が補正回路に相当する。

（第５の実施の形態）
図１４は、本発明の第５の実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。図１４のアナログ−デジタル変換回路１ｄの構成が、図１のアナログ−デジタル変換回路１の構成と異なるのは、以下の点である。

図１４において、１段目の回路３には、調整ユニット２７がさらに設けられ、サブＤ／Ａコンバータ１０の代わりにサブＤ／Ａコンバータ１０ａが設けられている。調整ユニット２７は、コンパレータ２５、サンプルホールド回路２６およびモード切替回路９１を含む。スイッチＳＷ３１の一端には、後述する基準電圧Ｖｒｅｆｆが印加される。なお、モード切替回路９１は図４のサブＡ／Ｄコンバータ９ａのモード切替回路９１と同じ構成を有する。

調整ユニット２７のサンプルホールド回路２６は、２倍の増幅率を有する演算増幅器および演算増幅器に与えられる基準電圧を調整する調整回路を含む。また、サブＤ／Ａコンバータ１０ａは、図１のサブＤ／Ａコンバータ１０の構成に加えて、サンプルホールド回路２６における基準電圧の調整に基づいて出力電圧を調整する調整回路を含む。

図１５は調整ユニット２７の動作を説明するための模式図である。図１５（ａ）の左側の軸はアナログ入力信号Ｖｉｎの電圧レンジを示し、右側はコンパレータ２５による比較結果を示す。また、図１５（ｂ），（ｃ）の左側の軸はアナログ−デジタル変換回路１ｄへ入力可能なアナログ入力信号Ｖｉｎの電圧レンジを示し、中央の軸はサンプルホールド回路２６の演算増幅器の入力電圧を示し、右側の軸はサンプルホールド回路２６の演算増幅器の出力電圧を示す。図１５において、ＶＲＴは第１基準電圧であり、ＶＲＢは第２基準電圧である。また、コンパレータ２５には、基準電圧Ｖｒｅｆｆが与えられる。本実施の形態では、一例として第２基準電圧ＶＲＢを０Ｖとして説明する。

図１５（ａ）に示すように、コンパレータ２５は、アナログ入力信号Ｖｉｎを基準電圧Ｖｒｅｆｆと比較し、比較結果を示す判定信号ＣＰｏｕｔを出力する。

アナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆｆ以上の場合、コンパレータ２５による判定信号ＣＰｏｕｔは“１（Ｈ）”になる。この場合、サンプルホールド回路２６の調整回路が演算増幅器の基準電圧を調整することにより、図１５（ｂ）に示すように、例えばアナログ入力信号ＶｉｎからＶＲＴ／４を減算した電圧が演算増幅器に入力される。それにより、演算増幅器の入力電圧の範囲はＶＲＴ／４から３ＶＲＴ／４に相当し、従来の半分となる。演算増幅器は、入力電圧を２倍に増幅して出力する。演算増幅器の出力電圧の範囲は０ＶからＶＲＴまでとなる。

アナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆｆよりも低い場合、コンパレータ２５による判定信号ＣＰｏｕｔは“０（Ｌ）”になる。この場合、サンプルホールド回路２６の調整回路が演算増幅器の基準電圧を調整することにより、図１５（ｃ）に示すように、例えばアナログ入力信号ＶｉｎにＶＲＴ／４を加算した電圧が演算増幅器に入力される。それにより、演算増幅器の入力電圧の範囲はＶＲＴ／４から３ＶＲＴ／４に相当し、従来の半分となる。演算増幅器は、入力電圧を２倍に増幅して出力する。演算増幅器の出力電圧の範囲は０ＶからＶＲＴに相当し、従来の半分となる。

このように、サンプルホールド回路２６の演算増幅器の入力電圧の範囲はＶＲＴ／４から３ＶＲＴ／４までとなるので、演算増幅器の入力電圧の範囲が０ＶからＶＲＴまでの場合に比べて、演算増幅器の出力電圧の範囲を小さくすることができる。それにより、アナログ入力信号Ｖｉｎを従来より大きな範囲にしても、入力電圧と出力電圧との線形性を確保することができる。また、アナログ−デジタル変換回路１ｄおける電圧を低減することができ、低消費電力化を図ることができる。

コンパレータ２５による判定信号ＣＰｏｕｔが“１（Ｈ）”の場合には、サブＤ／Ａコンバータ１０ａ内の調整回路は、基準電圧Ｖｒｅｆｆに対応するデジタル値からＶＲＴに対応するデジタル値までの範囲が０ＶからＶＲＴまでのアナログ電圧の範囲に変換されるように、サブＤ／Ａコンバータ１０ａ内の基準電圧を調整する。

コンパレータ２５による判定信号ＣＰｏｕｔが“０（Ｌ）”の場合には、サブＤ／Ａコンバータ１０ａ内の調整回路が０Ｖに対応するデジタル値から基準電圧Ｖｒｅｆｆに対応するデジタル値までの範囲が０ＶからＶＲＴまでのアナログ電圧の範囲に変換されるように、サブＤ／Ａコンバータ１０ａ内の基準電圧を調整する。

図１６は、図１４のアナログ−デジタル変換回路１ｄの入出力特性を示す図である。図１６の横軸はアナログ入力信号Ｖｉｎを示し、縦軸はデジタル出力値Ｄｏｕｔを示す。

図１６の破線Ｔｒはアナログ−デジタル変換回路１ｄの理想的な入出力特性を示し、実線Ｅｒ３はアナログ−デジタル変換回路１ｄのサンプルホールド回路２６の演算増幅器がゲインエラーを有する場合の入出力特性を示し、実線Ｅｒ４はアナログ−デジタル変換回路１ｄの１段目の回路３の演算増幅器１１がゲインエラーを有する場合の入出力特性を示す。

サンプルホールド回路２６の演算増幅器がゲインエラーを有する場合には、アナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆｆよりも低い領域とアナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆｆ以上の領域とでデジタル出力値Ｄｏｕｔが不連続となる。サンプルホールド回路２６の演算増幅器のゲインエラーによる段差エラーにおいて、アナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆｆのときのデジタル出力値Ｄｏｕｔの差を段差エラーの大きさＥＳ４と呼ぶ。

次に、調整ユニット２７の構成について説明する。図１７は、調整ユニット２７の構成を示す回路図である。

段差エラー検出制御回路３０とモード切替回路９１との接続は、図４に示した接続と同様である。コンパレータ２５の一方の入力端子にアナログ入力信号Ｖｉｎが与えられ、他方の入力端子に基準電圧Ｖｒｅｆｆが与えられる。コンパレータ２５の出力端子は、ＣＭＯＳスイッチＳＷ６１を通してノードＮ１に接続されている。

通常のＡ／Ｄ変換動作時には、段差エラー検出制御回路３０は、スイッチＳＷ３１をオフにし、スイッチＳＷ３２をオンにする。それにより、アナログ入力信号Ｖｉｎが調整ユニット２７およびサブＡ／Ｄコンバータ９に入力される。また、段差エラー検出制御回路３０の端子ＩＴ１のテストモード信号ＭＤ１が“１”となる。それにより、ＣＭＯＳスイッチＳＷ５１がオフし、ＣＭＯＳスイッチＳＷ６１がオンする。その結果、コンパレータ２５の出力信号がノードＮ１から判定出力ＣＰｏｕｔとしてサンプルホールド回路２６およびサブＤ／Ａコンバータ１０ａに出力される。

段差エラー検出時には、段差エラー検出制御回路３０は、スイッチＳＷ３１をオンにし、スイッチＳＷ３２をオフにする。それにより、基準電圧Ｖｒｅｆｆが調整ユニット２７およびサブＡ／Ｄコンバータ９に入力される。また、段差エラー検出制御回路３０の端子ＩＴ１のテストモード信号ＭＤ１が“０”となる。それにより、ＣＭＯＳスイッチＳＷ５１がオンし、ＣＭＯＳスイッチＳＷ６１がオフする。その結果、段差エラー検出制御回路３０の端子ＩＴ２の外部入力信号ＣＤＳａがノードＮ１から判定出力ＣＰｏｕｔとして出力される。

まず、段差エラー検出制御回路３０は、外部入力信号ＣＤＳａを“０”に設定する。それにより、基準電圧ＶｒｅｆｆにＶＲＴ／４を加算した電圧がサンプルホールド回路２６の演算増幅器に入力され、２倍に増幅される。このときのデジタル出力値Ｄｏｕｔが図１４のメモリ１５に記憶される。

次に、段差エラー検出制御回路３０は、外部入力信号ＣＤＳａを“１”に設定する。それにより、基準電圧ＶｒｅｆｆからＶＲＴ／４を減算した電圧がサンプルホールド回路２６の演算増幅器に入力され、２倍に増幅される。このときのデジタル出力値Ｄｏｕｔが減算器１６に与えられる。

減算器１６は、外部入力信号ＣＤＳａが“１”のときのデジタル出力値Ｄｏｕｔとメモリ１５に記憶されたデジタル出力値Ｄｏｕｔとの差分値を算出する。減算器１６により算出された差分値が図１６の段差エラーの大きさＥＳ４に相当する。減算器１６により算出された差分値は、補正回路１７に与えられる。

補正回路１７は、段差エラーの大きさＥＳ４をメモリに記憶するとともに、段差エラーの大きさＥＳ４に基づいて段差エラーの補正のための式または係数を算出し、メモリに記憶する。

アナログ−デジタル変換回路１ｄのＡ／Ｄ変換動作時に、補正回路１７は、メモリに記憶された式または係数に基づいて、出力回路８から出力されるデジタル出力値Ｄｏｕｔを補正し、補正されたデジタル出力値Ｄｏｕｔａを出力する。

以上のように、本実施の形態に係るアナログ−デジタル変換回路１ｄでは、サンプルホールド回路２６の演算増幅器のゲインエラーによる段差エラーを検出することができるとともに、検出された段差エラーが補正回路１７により補正される。その結果、段差エラーを有さないデジタル出力値Ｄｏｕｔａを出力することが可能となる。

また、本実施の形態に係るアナログ−デジタル変換回路１ｄでは、段差エラーを補正するためにチューニング設計のような調整を行う必要がないため、開発コストを低減することができる。

さらに、本実施の形態に係るアナログ−デジタル変換回路１ｄでは、サンプルホールド回路２６の演算増幅器に供給される電源電圧が変動した場合でも、容易に段差エラーを検出および補正することができるので、入出力特性の劣化を容易に防止することができる。

第５の実施の形態においては、１段目の回路３、２段目の回路４、３段目の回路５および４段目の回路６が複数段の回路に相当し、アナログ−デジタル変換回路１ｄがアナログ−デジタル変換回路に相当し、サブＡ／Ｄコンバータ９がアナログ−デジタル変換器に相当し、サブＤ／Ａコンバータ１０がデジタル−アナログ変換器に相当し、コンパレータ９００〜９１５が比較器に相当し、演算増幅器１１が演算増幅器に相当し、基準電圧Ｖｒｅｆｆが基準電圧に相当し、アナログ入力信号Ｖｉｎがアナログ信号に相当し、スイッチＳＷ３１，ＳＷ３２が第１のスイッチに相当し、差分増幅回路１４が差分増幅器に相当し、比較器２５が比較器に相当し、サンプルホールド回路２６が演算増幅器および調整回路に相当し、段差エラー検出制御回路３０が信号生成回路に相当し、モード切替回路９１が第２のスイッチに相当し、正規レンジＯＲが正規レンジに相当し、冗長レンジｅＲ１，ｅＲ２が冗長レンジに相当し、減算器１６が減算器に相当し、補正回路１７が補正回路に相当する。

（第６の実施の形態）
図１８は、本発明の第６の実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。

図１８のアナログ−デジタル変換回路１ｅの構成が、図１のアナログ−デジタル変換回路１の構成と異なるのは、以下の点である。

図１８において、補正回路１７の代わりに制御回路１０１が設けられ、第１段目の回路３の演算増幅回路１１の代わりに演算増幅回路１１ａが設けられている。制御回路１０１は、減算器１６から出力された段差エラーの値に応じて演算増幅回路１１ａの増幅率を変更することにより、段差エラーを補正する。

図１９は、図１８の演算増幅回路１１ａの構成の一例を示す回路図である。

図１９に示す演算増幅回路１１ａは、演算増幅器１１０、コンデンサ２００，２０１，２０２，２０３，２０４およびスイッチＳＷ１０１，ＳＷ１０２，ＳＷ１０３を含む。

コンデンサ２００は容量４００Ｃを有し、コンデンサ２０１は容量９６Ｃを有し、コンデンサ２０２は容量１Ｃを有し、コンデンサ２０３は容量２Ｃを有し、コンデンサ２０４は容量４Ｃを有する。

演算増幅器１１０の反転入力端子と出力端子の間にコンデンサ２０１、コンデンサ２０２とスイッチＳＷ１０１との直列回路、コンデンサ２０３とスイッチＳＷ１０２との直列回路およびコンデンサ２０４とスイッチＳＷ１０３との直列回路が接続されている。演算増幅器１１０の反転入力端子には、コンデンサ２００が接続されている。演算増幅器１１０の非反転入力端子は、接地されている。

制御回路１０１が減算器１６から出力される段差エラーの値に応じてスイッチＳＷ１０１〜ＳＷ１０３を選択的にオンまたはオフすることにより演算増幅回路１１ａの増幅率を１％ずつ８段階に切り替えることができる。

例えば、制御回路１０１がスイッチＳＷ１０１〜ＳＷ１０３の全てをオフにした場合、演算増幅回路１１ａの利得は、４００Ｃ／９６Ｃ＝約４．１６（約４％）となる。また、制御回路１０１がスイッチＳＷ１０１をオンし、スイッチＳＷ１０２，ＳＷ１０３をオフした場合、演算増幅回路１１ａの利得は、４００Ｃ／９７Ｃ＝約４．１２（約３％）となる。制御回路１０１がスイッチＳＷ１０１〜ＳＷ１０３の全てをオンにした場合、演算増幅回路１１ａの利得は、４００Ｃ／１０４Ｃ＝約３．８４（約−４％）となる。その結果、段差エラーを補正することができる。

また、制御回路１０１による段差エラーの補正動作を繰り返し行うことにより段差エラーを最小にしてもよい。

また、本実施の形態においては、制御回路１０１を用いて差分増幅回路１４の演算増幅器１１の増幅率を調整することにより段差エラーを補正することとしたが、これに限定されず、例えば、制御回路１０１が段差エラーに応じて２段目の回路４のサブＡ／Ｄコンバータ９の基準電圧を調整することにより段差エラーを補正してもよい。

（冗長補正）
上記第１の実施の形態のアナログ−デジタル変換回路１において、１段目，２段目および３段目の回路３，４，５の出力電圧が２段目，３段目および４段目の回路４，５，６のサブＡ／Ｄコンバータ９の正規レンジから外れる場合を想定し、２段目，３段目および４段目の回路４，５，６のサブＡ／Ｄコンバータ９の電圧レンジは正規レンジの上下に冗長レンジを有する。

この場合、２段目，３段目および４段目の回路４，５，６のサブＡ／Ｄコンバータ９は、２ビットのデジタル信号Ｄ５，Ｄ４に加えて冗長レンジに対応する１つの冗長ビットを有する。すなわち、２段目，３段目および４段目の回路４，５，６のサブＡ／Ｄコンバータ９は、冗長ビットを含めて３ビット構成を有する。

図２０は、アナログ−デジタル変換回路１の１段目の回路３および２段目の回路４におけるサブＡ／Ｄコンバータ９ａ，９の電圧レンジを示す説明図である。図２０（ａ）〜（ｄ）の左側に１段目の回路３のサブＡ／Ｄコンバータ９ａの電圧レンジとデジタル信号の値との関係を示し、図２０（ａ）〜（ｄ）の右側に２段目の回路４のサブＡ／Ｄコンバータ９の電圧レンジの一部とデジタル信号の値との関係を示す。

２段目の回路４のサブＡ／Ｄコンバータ９は、正規レンジ（理想レンジ）ＯＲの上下に冗長ビットで表される冗長レンジｅＲ１，ｅＲ２を有する。デジタル信号Ｄ５，Ｄ４（正規ビット）および冗長ビットの合計３ビットにより８個のデジタル値が表される。正規レンジ（理想レンジ）ＯＲに８個のデジタル値のうち中間の４個のデジタル値が割り当てられ、上下の冗長レンジｅＲ１，ｅＲ２の各々に２個のデジタル値が割り当てられる。

１段目の回路３が正常に動作する場合には、図２０（ａ）に示すように、１段目の演算増幅器１１の出力電圧は２段目の回路４のサブＡ／Ｄコンバータ９の正規レンジＯＲ内にある。

図２０（ｂ）の例では、１段目の演算増幅器１１が入力オフセットを有することにより、演算増幅器１１の出力電圧の一部が２段目の回路４のサブＡ／Ｄコンバータ９の正規レンジＯＲから外れ、冗長レンジｅＲ１内にある。

図２０（ｃ）の例では、１段目の演算増幅器１１がゲインエラーを有することにより、演算増幅器１１の出力電圧の一部が２段目の回路４のサブＡ／Ｄコンバータ９の正規レンジＯＲから外れ、冗長レンジｅＲ１，ｅＲ２内にある。

図２０（ｄ）の例では、１段目の回路３のサブＡ／Ｄコンバータ９ａが誤動作することにより、１段目の演算増幅器１１の出力電圧の一部が２段目の回路４のサブＡ／Ｄコンバータ９の正規レンジＯＲから外れ、冗長レンジｅＲ２内にある。

このように、１段目の演算増幅器１１の出力電圧が２段目の回路４のサブＡ／Ｄコンバータ９の冗長レンジｅＲ１，ｅＲ２内にある場合には、１段目の回路３のサブＡ／Ｄコンバータ９ａから出力されるデジタル信号Ｄ９〜Ｄ６の値および２段目のサブＡ／Ｄコンバータ９から出力されるデジタル信号Ｄ５〜Ｄ４の値を補正する。

例えば、１段目の回路３のサブＡ／Ｄコンバータ９ａから出力されるデジタル信号Ｄ９〜Ｄ６の値が“０１１１”であり、演算増幅器１１の出力電圧が２段目の回路４のサブＡ／Ｄコンバータ９の冗長レンジｅＲ２内にある場合には、デジタル信号Ｄ９〜Ｄ６の値を“０１１０”に補正し、２段目の回路３のサブＡ／Ｄコンバータ９ａのデジタル信号Ｄ５，Ｄ４の値を“１１”に補正する。

このようにして、１段目の回路３における演算増幅器１１の出力電圧が２段目の回路４のサブＡ／Ｄコンバータ９の正規レンジＯＲから外れる場合でも、冗長レンジｅＲ１，ｅＲ２の存在により誤ったデジタル信号Ｄ９〜Ｄ４が出力されることを防止することができる。

図２１（ａ）は１段目の回路３の演算増幅器１１が入力オフセットを有する場合の演算増幅器１１の出力電圧を示す図であり、図２１（ｂ）は１段目の回路３の演算増幅器１１が入力オフセットを有する場合のアナログ−デジタル変換回路１の入出力特性を示す図である。

図２１（ａ）において、１段目の回路３の演算増幅器１１が入力オフセットを有さない場合の演算増幅器１１の出力電圧を実線で示し、１段目の回路３の演算増幅器１１が入力オフセットを有する場合の演算増幅器１１の出力電圧を破線で示す。図２１（ｂ）において、１段目の回路３の演算増幅器１１が入力オフセットを有さない場合のアナログ−デジタル変換回路１の入出力特性を実線で示し、１段目の回路３の演算増幅器１１が入力オフセットを有する場合のアナログ−デジタル変換回路１の入出力特性を破線で示す。

図２１（ａ）に示すように、１段目の回路３の演算増幅器１１が入力オフセットを有する場合、その演算増幅器１１の出力電圧は２段目の回路４のサブＡ／Ｄコンバータ９の正規レンジＯＲから外れる。この場合、冗長レンジｅＲ１，ｅＲ２を設けることにより、ミスコード（誤ったデジタル値）が発生することが防止される。図２１（ｂ）に示すように、アナログ−デジタル変換回路１の入出力特性は、全体的にオフセットを有するが、直線性は保たれる。

図２２（ａ）は１段目の回路３の演算増幅器１１がゲインエラーを有する場合の演算増幅器１１の出力電圧を示す図であり、図２２（ｂ）は１段目の回路３の演算増幅器１１がゲインエラーを有する場合のアナログ−デジタル変換回路１の入出力特性を示す図である。

図２２（ａ）において、１段目の回路３の演算増幅器１１がゲインエラーを有さない場合の演算増幅器１１の出力電圧を実線で示し、１段目の回路３の演算増幅器１１がゲインエラーを有する場合の演算増幅器１１の出力電圧を破線で示す。

図２２（ｂ）において、１段目の回路３の演算増幅器１１がゲインエラーを有さない場合のアナログ−デジタル変換回路１の入出力特性を実線で示し、１段目の回路３の演算増幅器１１がゲインエラーを有する場合のアナログ−デジタル変換回路１の入出力特性を破線で示す。

図２２（ａ）に示すように、１段目の回路３の演算増幅器１１がゲインエラーを有する場合、その演算増幅器１１の出力電圧は２段目の回路４のサブＡ／Ｄコンバータ９の正規レンジＯＲから外れる。この場合、冗長レンジｅＲ１，ｅＲ２を設けることにより、ミスコードが発生することが防止される。図２２（ｂ）に示すように、アナログ−デジタル変換回路１の入出力特性には段差エラーが生じるが、各段の入出力特性の境界はつながる。

図２３は２段目の回路４のサブＡ／Ｄコンバータ９が冗長レンジを有する場合のアナログ−デジタル変換回路１の入出力特性を示す図である。

図２３においては、基準電圧Ｖｒｅｆは、図４の基準抵抗Ｒ１〜Ｒ１５により生成される基準電圧のいずれかである。上記のように、２段目の回路４のサブＡ／Ｄコンバータ９が冗長レンジｅＲ１，ｅＲ２を有する場合、入出力特性において正規レンジＯＲと冗長レンジｅＲ１，ｅＲ２とが重なる領域（以下、オーバーラップ領域と呼ぶ）が存在する。図２３の例では、冗長レンジｅＲ２の下限の電圧Ｖｒｅｆ１から冗長レンジｅＲ１の上限の電圧Ｖｒｅｆ２までの範囲がオーバーラップ領域である。

この場合、段差エラー検出時に基準電圧Ｖｒｅｆの代わりにオーバーラップ領域の任意の電圧を差分増幅回路１４およびサブＡ／Ｄコンバータ９ａに印加することができる。すなわち、段差エラー検出時に図１のスイッチＳＷ３１に基準電圧Ｖｒｅｆａの代わりにオーバーラップ領域の任意の電圧Ｖｒｅｆｎを印加することにより、段差エラーの大きさを検出することができる。

この場合にも、まず、外部入力信号ＣＤＳａが“０”のときのデジタル出力値Ｄｏｕｔと外部入力信号ＣＤＳａが“１”のときのデジタル出力値Ｄｏｕｔとの差分値が段差エラーの大きさに相当する。

第２の実施の形態に係るアナログ−デジタル変換回路１ａにおいても、同様に、段差エラー検出時に基準電圧Ｖｒｅｆａ，Ｖｒｅｆｂの代わりにオーバーラップ領域の任意の電圧を図５のスイッチＳＷ３１，ＳＷ３３を介して差分増幅回路１４およびサブＡ／Ｄコンバータ９ｂに印加することにより、段差エラーの大きさを検出することができる。

第３の実施の形態に係るアナログ−デジタル変換回路１ｂにおいても、同様に、段差エラー検出時に基準電圧Ｖｒｅｆａ，Ｖｒｅｆｃ，Ｖｒｅｆｄの代わりにオーバーラップ領域の任意の電圧をスイッチＳＷ３１，ＳＷ４１，ＳＷ５１を介して差分増幅回路１４およびサブＡ／Ｄコンバータ９ａ，９ｃに印加することにより、段差エラーの大きさを検出することができる。

第４の実施の形態に係るアナログ−デジタル変換回路１ｃにおいても、同様に、段差エラー検出時に基準電圧Ｖｒｅｆｅの代わりにオーバーラップ領域の任意の電圧をスイッチＳＷ７１を介して入力ノードＮＩに印加することにより、段差エラーの大きさを検出することができる。

第５の実施の形態に係るアナログ−デジタル変換回路１ｄにおいても、同様に、段差エラー検出時に基準電圧Ｖｒｅｆｆの代わりにオーバーラップ領域の任意の電圧をスイッチＳＷ３１を介して比較器２５およびサンプルホールド回路２６に印加することにより、段差エラーの大きさを検出することができる。

第６の実施の形態に係るアナログ−デジタル変換回路１ｅにおいても、同様に、段差エラー検出時に基準電圧Ｖｒｅｆａの代わりにオーバーラップ領域の任意の電圧を図１８のスイッチＳＷ３１，ＳＷ３３を介して差分増幅回路１４およびサブＡ／Ｄコンバータ９ｂに印加することにより、段差エラーの大きさを検出することができる。

なお、上記第１〜第６の実施の形態において、スイッチＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ４１，ＳＷ４２，ＳＷ５１，ＳＷ５２，ＳＷ６１，ＳＷ６２，ＳＷ７１，ＳＷ１１，ＳＷ１２は、例えばＣＭＯＳスイッチにより構成されるが、これに限定されず、電界効果トランジスタ、バイポーラトランジスタ等の種々のスイッチング素子により構成することができる。

本発明に係るアナログ−デジタル変換回路は、入出力特性の段差エラーを検出することができ、その検出結果に応じてアナログ信号をデジタル信号に変換するアナログ−デジタル変換回路等に利用可能である。

第１の実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。 図１のアナログ−デジタル変換回路の入出力特性を示す図である。 図２に示す入出力特性の一部の拡大図である。 サブＡ／Ｄコンバータの内部構成を示す回路図である。 本発明の第２の実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。 図５のアナログ−デジタル変換回路の入出力特性を示す図である。 サブＡ／Ｄコンバータの内部構成を示す回路図である。 本発明の第３の実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。 図８のアナログ−デジタル変換回路の入出力特性を示す図である。 サブＡ／Ｄコンバータの内部構成を示す回路図である。 本発明の第４の実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。 図１１のアナログ−デジタル変換回路の通常のＡ／Ｄ変換動作時を説明するためのタイミングチャートである。 図１１のアナログ−デジタル変換回路の段差エラー検出時の動作を説明するためのタイミングチャートである。 本発明の第５の実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。 調整ユニットの動作を説明するための模式図である。 図１４のアナログ−デジタル変換回路の入出力特性を示す図である。 調整ユニットの構成を示す回路図である。 本発明の第６の実施の形態に係る多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。 図１８の制御回路の内部構成の一例を示す回路図である。 アナログ−デジタル変換回路の１段目の回路３および２段目の回路におけるサブＡ／Ｄコンバータの電圧レンジを示す説明図である。 （ａ）は１段目の回路の演算増幅器が入力オフセットを有する場合の演算増幅器の出力電圧を示す図であり、（ｂ）は１段目の回路の演算増幅器が入力オフセットを有する場合のアナログ−デジタル変換回路の入出力特性を示す図である。 （ａ）は１段目の回路の演算増幅器がゲインエラーを有する場合の演算増幅器の出力電圧を示す図であり、（ｂ）は１段目の回路の演算増幅器がゲインエラーを有する場合のアナログ−デジタル変換回路の入出力特性を示す図である。 ２段目の回路のサブＡ／Ｄコンバータが冗長レンジを有する場合のアナログ−デジタル変換回路１の入出力特性を示す図である。 従来の多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。 図２４の差分増幅回路の一例を示す回路図である。 図２５の差分増幅回路の動作を説明するための図である。 図２４のアナログ−デジタル変換回路の入出力特性を示す図である。 図２７の入出力特性のα部の拡大図である。

符号の説明

１，１ｂ，１ｃ，１ｄ アナログ−デジタル変換回路
３ １段目の回路
４ ２段目の回路
５ ３段目の回路
６ ４段目の回路
９，９ａ，９ｂ，９ｃ サブＡ／Ｄコンバータ
１０，１０ａ サブＤ／Ａコンバータ
１１ 演算増幅器
１４ 差分増幅回路
１６ 減算器
１７ 補正回路
２５ 比較器
２６ サンプルホールド回路
３０ａ，３０ｂ，３０ｃ，３０ｄ 段差エラー検出制御回路
９１，９２ モード切替回路
９００〜９１５ コンパレータ
Ｖｒｅｆａ，Ｖｒｅｆｂ，Ｖｒｅｆｃ，Ｖｒｅｆｄ，Ｖｒｅｆｆ 基準電圧
Ｖｉｎ，Ｖｉｎ１，Ｖｉｎ２ アナログ入力信号
ＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ４１，ＳＷ４２，ＳＷ５１，ＳＷ５２ スイッチ
ＣＤＳａ 外部入力信号
ＭＤ１，ＭＤ２ テストモード信号
ＯＲ 正規レンジ
ｅＲ１，ｅＲ２ 冗長レンジ

Claims (7)

1. 複数段の回路からなる多段パイプライン構成を有し、アナログ信号をデジタル出力値に変換するアナログ−デジタル変換回路であって、
   前記複数段の回路のうち少なくとも一段の回路は、
   入力されるアナログ信号を基準電圧と比較する比較器と、
   前記比較器の出力信号に応答して動作する演算増幅器と、
   前記基準電圧と等価な基準電圧および前記アナログ信号を選択的に前記比較器に入力する第１のスイッチとを備え、
   前記等価な基準電圧を入力したときのデジタル出力値を用いて段差エラーを補正することを特徴とするアナログ−デジタル変換回路。
2. 複数段の回路からなる多段パイプライン構成を有し、アナログ信号をデジタル出力値に変換するアナログ−デジタル変換回路であって、
   前記複数段の回路のうち少なくとも一段の回路は、
   入力されるアナログ信号を基準電圧と比較する比較器と、
   前記比較器の出力信号に応答して動作する演算増幅器と、
   前記基準電圧と等価な基準電圧および前記アナログ信号を選択的に前記比較器に入力する第１のスイッチと、
   第１の論理値を有する第１の信号および第２の論理値を有する第２の信号を生成する信号生成回路とを備え、
   前記演算増幅器は、前記第１のスイッチにより前記比較器に前記等価な基準電圧が入力される場合に前記信号生成回路により生成される第１の信号および第２の信号に応答して動作することを特徴とするアナログ−デジタル変換回路。
3. 複数段の回路からなる多段パイプライン構成を有し、アナログ信号をデジタル出力値に変換するアナログ−デジタル変換回路であって、
   最終段を除く各段の回路が、
   入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、
   前記アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、
   入力されたアナログ信号と前記デジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器とを備え、
   前記アナログ−デジタル変換器は、
   前記入力されたアナログ信号を複数の基準電圧とそれぞれ比較する複数の比較器と、
   前記複数の比較器の出力信号を符号化することによりデジタル信号を生成するエンコーダとを含み、
   前記複数段の回路のうち少なくとも一段の回路は、
   外部または前段の回路から与えられるアナログ信号と前記複数の比較器のうち少なくとも１つの比較器に与えられる基準電圧に等価な基準電圧とを選択的に入力する第１のスイッチと、
   第１の論理値を有する第１の信号および第２の論理値を有する第２の信号を生成する信号生成回路と、
   前記第１のスイッチにより前記等価な基準電圧が入力される場合に、前記信号生成回路により生成される第１の信号および第２の信号に対応する前記デジタル−アナログ変換器からの出力信号を前記差分増幅器に与える第２のスイッチとを含むことを特徴とするアナログ−デジタル変換回路。
4. 第１および第２のノードを有する第１の回路と、
   入力されたアナログ信号および前記第２のノードのアナログ信号のいずれか一方を選択的に前記第１のノードに与える切替器と、
   前記第１のスイッチを制御する制御装置とを備え、
   前記第１の回路は、
   前記第１のノードからのアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、
   前記アナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、
   前記第１のノードからのアナログ信号と前記デジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して前記第２のノードに出力する差分増幅器とを含み、
   前記制御装置は、入力されたアナログ信号が前記第１のノードに与えられた後、前記アナログ−デジタル変換器による変換動作、前記デジタル−アナログ変換器による変換動作および前記差分増幅器による増幅動作が所定サイクル数行われるように前記切替器を制御し、
   前記アナログ−デジタル変換器は、
   前記入力されたアナログ信号を複数の基準電圧とそれぞれ比較する複数の比較器と、
   前記複数の比較器の出力信号を符号化することによりデジタル信号を生成するエンコーダとを含み、
   前記第１の回路は、
   外部または前段の回路から与えられるアナログ信号と前記複数の比較器のうち少なくとも１つの比較器に与えられる基準電圧に等価な基準電圧とを選択的に入力する第１のスイッチと、
   第１の論理値を有する第１の信号および第２の論理値を有する第２の信号を生成する信号生成回路と、
   前記第１のスイッチにより前記等価な基準電圧が入力される場合に、前記信号生成回路により生成される第１の信号および第２の信号に対応する前記デジタル−アナログ変換器からの出力信号を前記差分増幅器に与える第２のスイッチとを含むことを特徴とするアナログ−デジタル変換回路。
5. 複数段の回路からなる多段パイプライン構成を有し、アナログ信号をデジタル出力値に変換するアナログ−デジタル変換回路であって、
   前記複数段の回路のうち少なくとも一段の回路が、
   入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、
   前記アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、
   入力されたアナログ信号を増幅する演算増幅器と、
   前記演算増幅器から出力されるアナログ信号と前記デジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器と、
   前記入力されたアナログ信号を基準電圧と比較する比較器と、
   前記比較器の出力信号に基づいて前記演算増幅器に入力されるアナログ信号の電圧レンジおよび前記デジタル−アナログ変換器の電圧レンジを調整する調整回路と、
   入力されるアナログ信号と前記比較器に与えられる基準電圧に等価な基準電圧とを選択的に入力する第１のスイッチと、
   第１の論理値を有する第１の信号および第２の論理値を有する第２の信号を生成する信号生成回路と、
   前記第１のスイッチにより前記等価な基準電圧が入力される場合に、前記比較器の出力信号に代えて前記信号生成回路により生成される第１の信号および第２の信号を順に前記調整回路に与える第２のスイッチとを含むことを特徴とするアナログ−デジタル変換回路。
6. 前記第１の信号が前記エンコーダに与えられたときのデジタル出力値と前記第２の信号が前記エンコーダに与えられたときのデジタル出力値との差分を算出する減算器をさらに備えたことを特徴とする請求項２〜４のいずれかに記載のアナログ−デジタル変換回路。
7. 前記減算器の出力信号に基づいてデジタル出力値を補正する補正回路をさらに備えたことを特徴とする請求項６記載のアナログ−デジタル変換回路。
   

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