KR101840698B1 - 혼합형 아날로그 디지털 변환 장치 및 그것의 동작 방법 - Google Patents

혼합형 아날로그 디지털 변환 장치 및 그것의 동작 방법 Download PDF

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Abstract

아날로그 디지털 변환 장치는 제 1 및 제 2 기준 전압을 출력하는 기준 전압 발생 회로, 상기 기준 전압 발생회로로부터 수신된 상기 제 1 및 제 2 기준 전압 및 아날로그 입력신호의 전압 크기를 감압하는 감압부, 상기 감압된 제 1 및 제 2 기준 전압을 참조하여 상기 감압된 아날로그 입력신호를 제 1 디지털 신호로 변환하는 플래시 아날로그 디지털 변환기(플래시 ADC)를 포함한다. 또한, 상기 제 1 디지털 신호와 상기 제 1 및 제 2 기준 전압을 참조하여 순차 접근 동작에 따라 상기 아날로그 입력신호를 제 2 디지털 신호로 변환하는 순차 접근 아날로그 디지털 변환기(순차 접근 ADC)를 포함하는 아날로그 디지털 변환 장치를 포함한다.

Description

혼합형 아날로그 디지털 변환 장치 및 그것의 동작 방법{APPARATUS AND METHOD FOR CONVERTING ANALOG TO DIGITAL}
본 발명은 혼합형 아날로그 디지털 변환기에 관한 것으로, 더욱 상세하게는 감압부가 구비된 혼합형 아날로그 디지털 변환 장치 및 그것의 동작 방법에 관한 것이다.
최근에 들어, 혼성 시스템(mixed-mode system)의 사용이 증가됨에 따라, 아날로그-디지털 변환기(Analog Digital Converter: 이하, ADC라 칭함)의 필요성이 점차적으로 증가되는 추세이다. 특히, DVDP(Digital Video Disk Player)나 DBSR(Direct Broadcasting For Satellite Receiver)등과 같은 연구가 활발히 진행되고 있으며, 무선 신호(Radio Frequency signal; RF)를 직접 처리할 수 있는 ADC의 설계 기술이 최대 쟁점으로 부각되고 있다.
현재까지 다양한 타입들의 ADC들이 제안되었다. 플래시 ADC(Flash ADC), 파이프라인 ADC(Pipeline ADC) 및 순차 접근 ADC(Successive Approximation ADC) 등이 각각의 특성에 맞도록 적절한 응용 분야에서 사용된다. 플래시 ADC는 일반적으로 빠른 동작 특성을 갖는 장점이 있으나, 높은 전력 소모를 갖는다는 단점이 있다. 순차접근 ADC는 낮은 전력 소모를 갖고 회로의 구성이 간단하다는 장점이 있으나, 동작 속도가 낮다는 단점이 있다. 파이프라인 ADC는 플래시 ADC 및 순차 접근 ADC와 비교할 때, 중간 정도의 속도를 가진다. 최근, 이러한 ADC들의 장단점을 보완하기 위한 혼합형 ADC(Hybrid ADC)에 대한 연구가 진행되고 있다.
따라서, 본 발명의 목적은 아날로그 신호를 디지털 신호로 변환하는데 있어서, 감압부를 이용하여 플래시 ADC의 선형성을 향상시키는 혼합형 아날로그 디지털 변환 장치 및 그것의 동작 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 아날로그 디지털 변환 장치는 제 1 및 제 2 기준 전압을 출력하는 기준 전압 발생 회로, 상기 기준 전압 발생회로로부터 수신된 상기 제 1 및 제 2 기준 전압 및 아날로그 입력신호의 전압 크기를 감압하는 감압부, 상기 감압된 제 1 및 제 2 기준 전압을 참조하여 상기 감압된 아날로그 입력신호를 제 1 디지털 신호로 변환하는 플래시 아날로그 디지털 변환기(플래시 ADC)를 포함한다. 또한, 상기 제 1 디지털 신호와 상기 제 1 및 제 2 기준 전압을 참조하여 순차 접근 동작에 따라 상기 아날로그 입력신호를 제 2 디지털 신호로 변환하는 순차 접근 아날로그 디지털 변환기(순차 접근 ADC)를 포함하는 아날로그 디지털 변환 장치를 포함한다.
상기 목적을 달성하기 위한 아날로그 디지털 변환의 동작 방법은, 아날로그 입력신호 및 기준 전압의 전압 크기를 감압하는 단계, 상기 감압된 아날로그 입력신호 및 기준 전압을 참조하여 상위 M 비트를로 구성된 제 1 디지털 신호를 플래시 ADC에 의해서 생성하는 단계, 상기 상위 M 비트들에 기반하여 하위 N 비트들로 구성된 제 2 디지털 신호를 순차 접근 ADC에 의해서 생성하는 단계를 포함한다. 또한, 상기 제 1 및 제 2 디지털 신호들을 디지털 정정 회로에 의해 최종 디지털 출력 신호로 발생하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 플래시 ADC 및 순차 접근 ADC를 이용하여 아날로그 디지털 변환을 수행하는 데 있어서, 감압부를 이용하여 플래시 ADC의 선형성을 향상시키는 혼합형 아날로그 디지털 변환 장치가 제공된다.
도 1은 본 발명의 실시예에 따른 혼합형 아날로그 디지털 변환 장치를 보여주는 블록도이다.
도 2는 도 1의 아날로그 입력 신호가 K 비트들의 디지털 신호로 변환되는 것을 보여준다.
도 3은 도 1의 플래시 ADC를 보여주는 블록도이다.
도 4는 도 1의 순차 접근 ADC를 보여주는 블록도이다.
도 5는 도 1의 아날로그 입력신호를 디지털 신호로 변환하는 과정을 보여주는 순서도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 혼합형 아날로그 디지털 변환 장치를 보여주는 블록도이다. 도 1을 참조하면 혼합형 아날로그 디지털 변환 장치(100)는 감압부(110), 플래시 ADC(120), 순차 접근 ADC(130), 기준 전압 발생 회로(140), 및 컨트롤러(150)를 포함한다.
감압부(110)는 아날로그 입력신호(Vin)와 기준 전압 발생 회로(140)로부터 인가된 제 1 및 제 2 기준 전압(VREF1, VREF2)을 수신한다. 감압부(110)는 아날로그 입력신호(Vin)와 제 1 및 제 2 기준 전압(VREF1, VREF2)에 대해 (RSCALE-¹)의 크기만큼 감압하여 플래시 ADC(120)에 인가한다. 따라서, 플래시 ADC(120)는 감압된 입력 신호들을 수신함으로써, 크기가 큰 입력신호들에 대해 선형성이 떨어지는 것을 방지할 수 있다. 일반적으로, 입력신호들이 플래시 ADC(120)에 인가되면, 플래시 ADC(120)의 표본화기(미도시)는 입력신호들을 수신한다. 이 때, 표본화기의 트랜지스터 문턱전압 크기가 입력신호의 크기에 따라 가변되어 표본화기에서 출력되는 출력신호의 선형성을 떨어뜨린다.
플래시 ADC(120)는 감압부(110), 순차 접근 ADC(130), 및 컨트롤러(150)와 전기적으로 연결된다. 플래시 ADC(120)는 컨트롤러(150)로부터 수신된 플래시 제어 신호(FLC)에 응답하여 동작된다. 플래시 ADC(120)는 감압부(110)에 의해 (RSCALE-¹)의 크기만큼 감압된 아날로그 입력신호(Vin’)를 수신한다. 그리고 플래시 ADC(120)는 감압부(110)에 의해 (RSCALE-¹) 만큼의 크기가 감압된 제 1 및 제 2 기준 전압(VREF1’, VREF2’)을 수신한다. 따라서, 플래시 ADC(120)는 감압된 아날로그 입력신호(Vin’)와 제 1 및 제 2 기준 전압(VREF1’, VREF2’)을 이용하여 플래시 출력 신호(Fout)를 발생한다. 예시적으로, 플래시 출력 신호(Fout)는 M 비트들의 디지털 신호일 수 있다. 플래시 ADC(120)는 감압된 아날로그 입력신호(Vin’)를 각각 다른 전압 레벨들을 가지는 비교 전압과 동시에 비교하여 한번에 디지털 신호를 발생한다. 플래시 ADC(120)에 관해서는, 도 3을 참조하여 더 상세히 설명된다.
순차 접근 ADC(130)는 플래시 ADC(120), 기준 전압 발생 회로(140), 및 컨트롤러(150)와 전기적으로 연결된다. 순차 접근 ADC(120)는 컨트롤러(150)로부터 수신된 순차 접근 제어 신호(SC)에 응답하여 동작된다. 순차 접근 ADC(130)는 외부로부터 수신된 아날로그 입력신호(Vin)를 디지털 신호로 변환하도록 구성된다. 순차 접근 ADC(130)는 플래시 ADC(120)로부터 플래시 출력 신호(Fout)를 수신한다. 순차 접근 ADC(130)는 플래시 출력 신호(Fout)를 참조하여 외부로부터 수신된 아날로그 입력신호(Vin)를 디지털 신호로 변환한다. 예를 들면, 순차 접근 ADC(130)는 수신된 아날로그 입력신호(Vin)를 N 비트들의 디지털 신호로 변환한다. 이때, 제 1 및 제 2 기준 전압(VREF1, VREF2)이 이용된다. 이에 따라, 순차 접근 ADC(130)는 디지털 출력 신호(Dout)를 발생한다. 디지털 출력 신호(Dout)는 순차 접근 ADC(130)에서 변환된 디지털 신호(Dn) 및 플래시 출력 신호(Fout)를 포함한다. 예시적으로, 디지털 출력 신호(Dout)는 플래시 ADC(120)에서 결정된 M 비트들로 구성된 플래시 출력 신호(Fout), 그리고 순차 접근 ADC(130)에서 결정된 N 비트들 구성된 디지털 신호(Dn)를 포함할 수 있다.
기준 전압 발생 회로(140)는 감압부(110) 및 순차 접근 ADC(130)에 전기적으로 연결된다. 그리고 기준 전압 발생 회로(140)는 감압부(110) 및 순차 접근 ADC(130)에 제 1 및 제 2 기준 전압(VREF1, VREF2)을 제공한다. 도 1에 도시되지는 않으나, 기준 전압 발생 회로(140)는 외부로부터 전원 전압(미도시)을 수신한다. 그리고 기준 전압 발생 회로(140)는 외부로부터 수신된 전원 전압을 이용하여 제 1 및 제 2 기준 전압(VREF1, VREF1)을 발생할 수 있다.
컨트롤러(150)는 플래시 ADC(120) 및 순차 접근 ADC(130)에 전기적으로 연결된다. 컨트롤러(150)는 혼합형 아날로그 디지털 변환 장치(100)를 전반적으로 제어한다. 컨트롤러(150)는 외부로부터 외부 클럭 신호(VCLK)를 수신한다. 그리고 컨트롤러(150)는 수신된 외부 클럭 신호(VCLK)를 이용하여 플래시 제어 신호(FLC)와 순차 접근 제어 신호(SC)를 발생한다.
본 발명의 실시 예에 따르면, 혼합형 아날로그 디지털 변환 장치(100)는 아날로그 입력신호(Vin)를 K 비트들의 디지털 신호로 변환한다. 플래시 ADC(120)는 K 비트들 중 상위 M 비트들의 값을 결정한다. 그리고, 순차 접근 ADC(130)는 플래시 ADC(120)에서 결정된 상위 M 비트들에 기반하여 K 비트들 중 하위 N 비트들의 값을 결정한다.
도 2는 도 1의 아날로그 입력신호(Vin)가 K 비트들의 디지털 신호로 변환되는 것을 보여준다. 도 2를 참조하면, K 비트들은 상위 M 비트들 및 하위 N 비트들로 구성된다. 감압된 아날로그 입력신호(Vin’)와 제 1 및 제 2 기준 전압(VREF1’, VREF2’)에 의해 상위 M 비트들이 플래시 ADC(120)에서 결정될 것이다. 그리고 아날로그 입력신호(Vin)와 제 1 및 제 2 기준 전압(VREF1, VREF2)에 의해 하위 N 비트들이 순차 접근 ADC(130)에서 결정될 것이다.
도 3은 도 1의 플래시 ADC를 보여주는 블록도이다. 도 3에서, 설명의 편의를 위하여, 아날로그 입력신호(Vin)를 3 비트들의 디지털 신호로 변환하도록 구성되는 플래시 ADC(120)가 도시된다. 도 3을 참조하면, 플래시 ADC(120)는 이득 증폭기(121), 비교 전압 발생부(122), 증폭부(123), 및 인코더(124)를 포함한다.
이득 증폭기(121)는 아날로그 입력신호(Vin)를 수신하고, 수신된 아날로그 입력신호(Vin)를 (RSCALE-¹)의 크기만큼 감압한다. 이득 증폭기(121)는 감압된 아날로그 입력신호(Vin’)를 증폭부(123)의 복수의 비교 유닛(CPR1~CPR7)에 각각 제공한다.
비교 전압 발생부(122)는 복수의 저항들(R1~R8)을 포함한다. 비교 전압 발생부(122)는 제 1 및 제 2 기준 전압(VREF1, VREF2)의 전압을 (RSCALE-¹)의 크기만큼 감압된 형태로 조절한다. 비교 전압 발생부(122)는 (RSCALE-¹)의 크기만큼 감압된 제 1 및 제 2 기준 전압(VREF1’, VREF2’)을 이용하여 복수의 비교 전압(VC1~VC7)을 발생한다. 그리고 비교 전압 발생부(122)는 복수의 비교 전압(VC1~VC7)을 증폭부(123)에 제공한다.
여기서, (RSCALE-¹)이란 아날로그 입력신호(Vin)와 제 1 및 제 2 기준 전압(VREF1, VREF1)의 감압된 크기의 양을 의미한다.
증폭부(123)는 복수의 비교 유닛(CPR1~CPR7)을 포함한다. 복수의 비교 유닛(CPR1~CPR7)은 비교 전압 발생부(122)로부터 비교 전압(VC1~VC7)을 각각 수신한다. 그리고 복수의 비교 유닛(CPR1~CPR7)은 (RSCALE-¹)의 크기만큼 감압된 아날로그 입력신호(Vin’)를 수신한다. 그리고 복수의 비교 유닛(CPR1~CPR7) 각각은, (RSCALE-¹)의 크기만큼 감압된 아날로그 입력신호(Vin’)와 각각의 비교 유닛에 수신된 비교 전압 레벨의 차이를 증폭한 증폭 신호를 출력한다. 즉, 복수의 비교 유닛(CPR1~CPR7)은 복수의 증폭 신호들(Vamp1~Vamp7)을 각각 출력한다.
인코더(124)는 증폭부(123)와 전기적으로 연결되고, 복수의 증폭 신호들(Vamp1~Vamp7)을 수신한다. 인코더(124)는 복수의 증폭 신호들(Vamp1~Vamp7)에 기반하여 상위 M 비트들로 구성된 플래시 출력 신호(Fout, D0~D2)를 발생한다.
이처럼, 플래시 ADC(120)에서 상위 3 비트인 제 0 내지 제 2 비트들(D0~D2)이 결정된다. 플래시 ADC(120)는 감압된 제 1 및 제 2 기준 전압(VREF1’, VREF2’)을 이용하여 제 1 내지 제 7 비교 전압(VC1~VC7)을 발생한다. 그리고 플래시 ADC(120)는 플래시 제어 신호(FC)를 수신한다. 플래시 ADC(120)는 플래시 제어 신호(FC)에 응답하여 제 1 내지 제 7 비교 전압(VC1~VC7)과 감압된 아날로그 전압(Vin’)을 비교한다. 비교 결과에 따라, 플래시 ADC(110)는 3 비트들의 디지털 신호인 플래시 출력 신호(Fout, D0~D2)를 출력한다. 예를 들어, 플래시 ADC(120)에서 변환된 제 0 내지 제 2 비트들(D0~D2)이 각각 논리 값 “0”, “1”, “1” 이라고 가정한다. 이 경우, 복수의 비교 유닛(CR1~CR7)으로부터 출력된 제 1 내지 제 4 증폭 신호(Vamp1~Vamp4)의 논리 값은 각각 “0”이고, 제 5 내지 제 7 증폭 신호(Vamp5~Vamp7)의 논리 값은 각각 “1”이다. 이 때, 논리 값이 “0”으로 출력된 제 4 증폭 신호(Vamp4)와 논리 값이 “1”로 출력되기 시작한 제 5 증폭 신호(Vamp5)를 기반으로 하여 인코더(124)는 제 0 내지 제 2 비트들(D0~D2)을 생성한다. 이때, 제 4 및 제 5 비교 전압(VC4, VC5)이 기준 전압으로 사용된다. 다시 말해, 복수의 비교 유닛(CR1~CR7)으로부터 출력된 논리 값이 “0”에서 “1”로 변화는 두 증폭 신호에 기반하여 인코더(124)는 상위 3 비트들로 구성된 플래시 출력 신호(Fout, D0~D2)를 발생한다.
도 4는 도 1의 순차 접근 ADC를 보여주는 블록도이다. 도 4를 참조하면, 순차 접근 ADC(130)는 클럭 신호 생성기(131), 기준신호 생성기(132), ADC 연산부(133), 및 디지털 정정회로(134)를 포함한다.
클럭 신호 생성기(131)는 시스템 변환을 위한 외부 클럭 신호(VCLK)를 수신하고, 시스템 변환을 위한 클럭 신호에 응답하여 클럭 신호(QON)를 생성한다. 클럭 신호 생성기(131)는 생성된 클럭 신호(QON)를 순차 접근 ADC(130)에 인가하여 동작을 수행하게 한다.
기준신호 생성기(132)는 플래시 출력 전압(Fout, D0~D2)을 수신한다. 그리고 기준 전압 발생 회로(140)로부터 제 1 및 제 2 기준전압(VREF1, VREF2)을 수신한다. 기준신호 생성기(132)는 제 1 및 제 2 기준 전압(VREF1, VREF2)을 이용하여 복수의 비교 전압 구간들을 발생한다. 여기서, 복수의 비교 전압 구간은 감압부(110)를 통해 감압되지 않은 기준 신호이다. 또한, 순차 접근 ADC(130)는 감압되지 않은 아날로그 입력신호(Vin)를 수신한다. 기준신호 생성기(132)는 플래시 출력 전압(Fout, D0~D2)에 기반하여 순차 접근 ADC(130)에 인가할 새로운 기준 신호(VREF)를 발생한다. 예를 들어, 위에서 설명한 대로, 플래시 ADC(120)에서 변환된 제 0 내지 제 2 비트들(D0~D2)은 제 4 및 제 5 비교 전압(VC4, VC5)에 기반되어 각각 논리 값 “0”, “1”, “1”로 출력된다. 이 때, 기준신호 생성기(132)는 제 4 및 제 5 비교 전압(VC4, VC5)을 참조하고, 제 1 및 제 2 기준 전압(VREF1, VREF2)을 이용하여 제 4 및 제 5 비교 전압(VC4, VC5)에 대응하는 제 1 및 제 2 비교 전압 구간을 생성한다. 기준신호 생성기(132)는 제 1 및 제 2 비교 전압 구간의 중간 값을 새로운 기준 신호(VREF)로 설정하여 순차 접근 ADC(130)에 인가한다.
또한, 순차 접근 ADC(130)는 플래시 ADC(120)와 달리 비교기가 하나이다. 따라서, 순차 접근 ADC(130)는 디지털 신호가 출력될 때 마다 기준 신호(VREF)를 변환해가면서 동작을 반복 수행한다. 기준신호 생성기(132)는 플래시 출력 신호(Fout, D0~D2)를 기반으로 하여 생성된 기준 신호(VREF)와 아날로그 입력신호(Vin)의 비교 동작을 수행한다. 위의 예에서 설명한 두 비교 전압 구간을 통해서, 만약, 아날로그 입력신호(Vin)의 크기가 기준 신호(VREF)보다 크다면, 논리 값이 “0”인 제 1 비교 전압 구간이 다음 기준 신호로 선택된다. 반대로, 아날로그 입력신호(Vin)의 크기가 기준 신호(VREF)보다 작다면, 논리 값이 “1”인 제 2 비교 전압 구간이 다음 기준 신호로 선택된다. 이러한 동작은, 순차 접근 ADC(130)가 하위 4 비트들을 생성하는 동작이 끝날 때까지 순차적으로 수행된다.
ADC 연산부(133)는 클럭 신호(QON), 아날로그 입력신호(Vin), 기준 신호(VREF), 및 순차 접근 제어신호(SC)를 수신한다. 플래시 ADC(120)에서 출력된 상위 3 비트들을 참조하여, ADC 연산부(133)는 순차 접근 제어신호(SC)에 응답하여 디지털 신호(Dn, D3~D6)를 생성한다. ADC 연산부(133)는 생성된 하위 4 비트들(D3~D6)을 디지털 정정 회로(134)에 출력한다. 또한, ADC 연산부(133)는 비동기 방식으로 동작되어 전력의 소모를 줄일 수 있다. 그리고 하위 4 비트들은 순차 접근 동작에 의해 MSB(Most significant Bit)부터 LSB(Least Significant Bit)까지의 논리 값이 순차적으로 결정된다.
디지털 정정 회로(134)는 플래시 ADC(120)에서 출력된 상위 3 비트들 및 순차 접근 ADC(130)에서 출력된 하위 4 비트들의 디지털 에러를 정정한다. 디지털 출력 신호(DOUT)는 7개의 비트들(D0~D6)보다 적은 수의 비트들로 구성될 수 있다. 예시적으로, 디지털 정정 회로는 수신된 제 0 내지 제 6 비트들(D0~D6)의 디지털 에러를 정정한다. 디지털 정정 회로(134)는 디지털 에러를 정정하여 디지털 출력 신호(DOUT)를 발생한다. 즉, 제 0 내지 제 6 비트들(D0~D6)에 에러가 포함될 수 있고, 디지털 정정 회로(134)는 에러가 제거된 디지털 출력 신호(DOUT, D0~D6)를 발생한다.
이와 같이, 순차 접근 ADC(130)는 플래시 출력 신호(Fout, D0~D2)를 기반으로 하여 하위 N 비트들(D3~D6)을 생성한다. 또한, 본 발명의 순차 접근 ADC(130)는 비동기 방식으로 동작된다. 순차 접근 ADC(130)는 아날로그 디지털 변환기의 전력 소모의 대부분을 차지하는 전처리 증폭기(미도시)에 대해, 정의된 변환 시간 동안에만 동작시킴으로써 전력 소모를 감소시킬 수 있다.
도 5는 도 1의 아날로그 입력신호를 디지털 신호로 변환하는 과정을 보여주는 순서도이다. 도 5를 참조하여 보다 상세히 각 단계별 과정을 설명한다.
S110단계에서, 외부에서 수신된 아날로그 입력신호(Vin)와 기준 전압 발생 회로(140)로부터 인가된 제 1 및 제 2 기준 전압(VREF1, VREF2)은 플래시 ADC(120) 및 순차 접근 ADC(130)에 각각 인가된다. 특히, 플래시 ADC(120)에 아날로그 입력신호(Vin)와 제 1 및 제 2 기준 전압(VREF1, VREF2)이 인가될 때, 감압부(110)를 통해 (RSCALE-¹)의 크기만큼 감압되어 인가된다.
S120 단계에서, 플래시 ADC(120)에서 상위 M 비트들이 결정된다. 도 3을 참조하여 설명된 바와 같이, 플래시 ADC(120)는 감압부(110)를 통해 감압된 아날로그 입력신호(Vin’)와 감압된 제 1 및 제 2 기준 전압(VREF1’, VREF2’)을 이용하여 복수의 비교 전압(VC1~VC7)을 발생한다. 그리고 플래시 ADC(120)는 컨트롤러(150)로부터 플래시 제어 신호(FLC)를 수신한다. 플래시 ADC(120)는 수신된 플래시 제어 신호(FLC)에 응답하여 복수의 비교 전압(VC1~VC7)과 감압된 아날로그 입력신호(Vin’)를 비교한다. 비교 결과에 따라, 플래시 ADC(120)는 M 비트들로 구성된 플래시 출력 신호(Fout)를 출력한다.
S130 단계에서, 순차 접근 ADC(130)는 외부에서 인가된 제 1 및 제 2 기준 전압(VREF1, VREF2)을 수신한다. 그리고 순차 접근 ADC(130)는 플래시 ADC(120)에서 출력된 상위 M 비트들에 기반하여 새로운 기준 신호(VREF)를 생성한다. 이에 따라, 순차 접근 ADC(130)는 순차 접근 제어 신호(SC)에 응답하여 하위 N 비트들의 값을 결정할 것이다. 순차 접근 ADC(130)는 N 비트들로 구성되는 디지털 신호(Dn)를 출력한다. 또한, 하위 N 비트들은 순차 접근 동작에 의해 MSB(Most significant Bit)부터 LSB(Least Significant Bit)까지의 논리 값이 순차적으로 결정된다.
S140 단계에서, 디지털 정정 회로(134)는 플래시 ADC(120)의 출력 신호(Fout) 및 순차 접근 ADC(130)의 디지털 신호(Dn)를 수신한다. 디지털 정정 회로(134)는 플래시 ADC(120)에서 출력된 상위 M 비트들 및 순차 접근 ADC(130)에서 출력된 하위 N 비트들의 디지털 에러를 정정한다. 그리고 디지털 정정 회로(134)는 에러가 제거된 디지털 출력 신호(Dout)를 발생한다.
이처럼, 본 발명의 실시예에 따른 혼합형 아날로그 디지털 변환기(100)는 플래시 ADC(120) 및 순차 접근 ADC(130)를 이용하여 디지털 변환을 수행할 수 있다. 특히, 플래시 ADC(120)는 감압부(110)를 통해 감압된 입력 전압을 수신한다. 따라서, 입력 신호의 크기에 따라 플래시 ADC(120)의 선형성이 떨어지는 것을 방지할 수 있다. 또한, 순차 접근 ADC(130)는 비동기식 방식을 이용한다. 이는, 아날로그 디지털 변환기의 전력 소모의 대부분을 차지하는 전처리 증폭기(미도시)를 정의된 변환 시간 동안에만 동작시킴으로써 전력 소모를 감소시킬 수 있다. 따라서, 저전력을 소비하면서 빠른 동작 특성을 보장하는 혼합형 아날로그 디지털 장치(100)가 제공된다.
110: 감압부 120: 플래시 ADC
121: 이득 증폭기 122: 비교 전압부
123: 비교부 124: 인코더
130: 순차 접근 ADC 131: 클럭 신호 생성기
132: 기준신호 생성기 133: ADC 연산부
134: 디지털 정정회로 140: 기준 전압 발생 회로
150: 컨트롤러

Claims (14)

  1. 제 1 및 제 2 기준 전압을 출력하는 기준 전압 발생 회로;
    상기 제 1 및 제 2 기준 전압 및 아날로그 입력신호의 전압 크기를 감압하는 감압부;
    상기 감압된 제 1 및 제 2 기준 전압을 참조하여 상기 감압된 아날로그 입력신호를 제 1 디지털 신호로 변환하는 플래시 ADC; 및
    상기 제 1 디지털 신호와 상기 제 1 및 제 2 기준 전압을 참조하여 순차 접근 동작에 따라 상기 아날로그 입력신호를 제 2 디지털 신호로 변환하는 순차 접근 ADC를 포함하고,
    상기 감압부는 상기 아날로그 입력신호를 수신하고, 상기 수신된 아날로그 입력신호의 전압 크기를 제1 비율로 감압하는 이득 증폭기를 포함하고,
    상기 감압부는 상기 제1 및 제2 기준 전압의 전압 크기를 상기 제1 비율로 감압하는 아날로그 디지털 변환 장치.
  2. 제 1 항에 있어서,
    상기 플래시 ADC는, 상기 감압된 제 1 및 제 2 기준 전압 사이의 적어도 하나의 전압 레벨과 상기 감압된 아날로그 신호의 전압 레벨을 비교하여 상기 제 1 디지털 신호의 값을 결정하는 아날로그 디지털 변환 장치.
  3. 제 2 항에 있어서,
    상기 제 1 디지털 신호는 제 1 비트들로 구성되는 아날로그 디지털 변환 장치.
  4. 제 1 항에 있어서,
    상기 순차 접근 ADC는, 상기 제 1 디지털 신호를 참조하여, 상기 제 1 및 제 2 기준 전압 사이의 적어도 하나의 전압 레벨을 제 3 기준 전압으로 생성하는 아날로그 디지털 변환 장치.
  5. 제 4 항에 있어서,
    상기 순차 접근 ADC는 상기 제 3 기준 전압의 전압 레벨과 상기 아날로그 입력신호의 전압 레벨을 비교하여 상기 제 2 디지털 신호의 값을 결정하는 아날로그 디지털 변환 장치.
  6. 제 5 항에 있어서,
    상기 순차 접근 ADC는, 상기 제 1 디지털 신호를 구성하는 제 1 비트들을 참조하여 제 2 비트들로 구성되는 상기 제 2 디지털 신호를 생성하는 아날로그 디지털 변환 장치.
  7. 제 6 항에 있어서,
    상기 제 1 비트들은 상기 제 2 비트들보다 상위 비트들인 것을 특징으로 하는 아날로그 디지털 변환 장치.
  8. 제 7 항에 있어서,
    상기 제 1 비트들과 상기 제 2 비트들을 수신하여 에러를 검출하는 디지털 정정회로를 더 포함하는 아날로그 디지털 변환 장치.
  9. 제 8 항에 있어서,
    상기 디지털 정정회로는 최종 디지털 출력 신호를 생성하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
  10. 제 1 항에 있어서,
    상기 순차 접근 ADC는 비동기식 순차 접근 방식으로 동작되는 것을 특징으로 하는 아날로그 디지털 변환 장치.
  11. 아날로그 입력신호 및 기준 전압의 전압 크기를 감압하는 단계;
    상기 감압된 아날로그 입력신호 및 기준 전압을 참조하여 제 1 비트들로 구성된 제 1 디지털 신호를 플래시 ADC에 의해서 생성하는 단계;
    상기 제 1 비트들에 기반하여 제 2 비트들로 구성된 제 2 디지털 신호를 순차 접근 ADC에 의해서 생성하는 단계; 및
    상기 제 1 및 제 2 디지털 신호들을 디지털 정정 회로에 의해 최종 디지털 출력 신호로 발생하는 단계를 포함하고,
    상기 전압 크기를 감압하는 단계는,
    이득 증폭기를 이용하여 상기 아날로그 입력신호의 전압 크기를 제1 비율로 감압하는 단계; 및
    상기 기준 전압의 전압 크기를 상기 제1 비율로 감압하는 단계를 포함하는 아날로그 디지털 변환기의 동작 방법.
  12. 제 11 항에 있어서,
    상기 전압 크기를 감압하는 단계에서,
    이득 증폭기를 이용하여 상기 아날로그 입력신호의 전압 크기를 감압하고, 상기 기준 전압의 입력값을 조절함으로써 전압의 크기를 감압하는 아날로그 디지털 변환기의 동작 방법.
  13. 제 12 항에 있어서,
    상기 제 1 디지털 신호는 상기 제 2 디지털 신호보다 상위 비트들로 구성되는 아날로그 디지털 변환기의 동작 방법.
  14. 제 11 항에 있어서,
    상기 디지털 정정 회로는 상기 제 1 및 제 2 디지털 신호들의 에러를 정정하여 상기 최종 디지털 출력 신호로 발생하는 아날로그 디지털 변환기의 동작 방법.
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